JPS63245939A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63245939A JPS63245939A JP8021587A JP8021587A JPS63245939A JP S63245939 A JPS63245939 A JP S63245939A JP 8021587 A JP8021587 A JP 8021587A JP 8021587 A JP8021587 A JP 8021587A JP S63245939 A JPS63245939 A JP S63245939A
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- Japan
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- substrate
- layer
- epitaxial layer
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- oxide film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は溝を用いて素子間絶縁分離を行なう高集積度の
半導体装置に関する。
半導体装置に関する。
溝による素子間絶縁分離は、分離に要する面積が少なく
、素子の微細化・高密度化を進めるうえで有用である。
、素子の微細化・高密度化を進めるうえで有用である。
従来溝による素子間分離を、バイポーラ型半導体装置の
ような基板とは異なる導電型のエピタキシャル層を備え
た構造のものに対して行なう場合、基板の電位を表面に
取り出して電気的な接続を行なう為、第3図に示すよう
な構造のものがあった。
ような基板とは異なる導電型のエピタキシャル層を備え
た構造のものに対して行なう場合、基板の電位を表面に
取り出して電気的な接続を行なう為、第3図に示すよう
な構造のものがあった。
すなわち、エピタキシャル成長前にP型シリコン基板l
の表面に基板と同一導電型のP型拡散層14を形成して
おき、このP型拡散層14のエピタキシャル成長後にN
型エピタキシャル層3の表面から形成するP型拡散層1
5とを接続し、エピタキシャル層の表面に基板電位を取
り出すものである。
の表面に基板と同一導電型のP型拡散層14を形成して
おき、このP型拡散層14のエピタキシャル成長後にN
型エピタキシャル層3の表面から形成するP型拡散層1
5とを接続し、エピタキシャル層の表面に基板電位を取
り出すものである。
上述した従来の構造を有する半導体装置では、基板に形
成したP型拡散層14はエピタキシャル成長中にN型エ
ピタキシャル層3に上方拡散し、N型エピタキシャル層
3の表面からのP型拡散層15との接続を容易にする点
で重要である。
成したP型拡散層14はエピタキシャル成長中にN型エ
ピタキシャル層3に上方拡散し、N型エピタキシャル層
3の表面からのP型拡散層15との接続を容易にする点
で重要である。
しかしながらエピタキシャル成長前の基板にこのような
高濃度の拡散層を形成しておく事は、高濃度の拡散層か
らエピタキシャル層への不純物のオートドーピングを顕
著にし、エピタキシャル層の導電率の制御をむずかしく
するという欠点がある。特にバイポーラトランジスタを
形成する場合には、通常第3図に示したように、基板と
反対の導電型の高濃度拡散層を埋込コレクタ層2として
用いるので、これに加えて基板の電位を収り出す為にP
型拡散層14を形成する事はN型エピタキシャル層3の
導電率制御をいっそう複雑にするので、望ましくない。
高濃度の拡散層を形成しておく事は、高濃度の拡散層か
らエピタキシャル層への不純物のオートドーピングを顕
著にし、エピタキシャル層の導電率の制御をむずかしく
するという欠点がある。特にバイポーラトランジスタを
形成する場合には、通常第3図に示したように、基板と
反対の導電型の高濃度拡散層を埋込コレクタ層2として
用いるので、これに加えて基板の電位を収り出す為にP
型拡散層14を形成する事はN型エピタキシャル層3の
導電率制御をいっそう複雑にするので、望ましくない。
また、N型エピタキシャル層3が厚い場合には、エピタ
キシャル層表面からの拡散は高温または長時同行ない、
P型拡散層14をエピタキシャル層の厚さに応じて深く
形成しなければならないという欠点もある。
キシャル層表面からの拡散は高温または長時同行ない、
P型拡散層14をエピタキシャル層の厚さに応じて深く
形成しなければならないという欠点もある。
本発明の目的は、エピタキシャル層の導電率制御が容易
で、しかもエピタキシャル層表面から半導体基板の導通
を容易にとることのできる半導体装置を提供することに
ある。
で、しかもエピタキシャル層表面から半導体基板の導通
を容易にとることのできる半導体装置を提供することに
ある。
〔問題点を解決するための手段〕
本発明の半導体装置は、第1導電型の半導体基板上に形
成された第2導電型のエピタキシャル層と、該エピタキ
シャル層の表面から前記半導体基板内に達する複数の素
子間分離溝を備えた半導体装置において、前記素子間の
分i溝のうち少くとも一つの溝にはその側面及び底面に
第1導電型の不純物拡散層が形成されているものである
。
成された第2導電型のエピタキシャル層と、該エピタキ
シャル層の表面から前記半導体基板内に達する複数の素
子間分離溝を備えた半導体装置において、前記素子間の
分i溝のうち少くとも一つの溝にはその側面及び底面に
第1導電型の不純物拡散層が形成されているものである
。
次に本発明の実施例について図面を参照して製造方法と
共に説明する。
共に説明する。
第1図(a)〜(c)は本発明の一実施例を説明するた
めの主要工程における半導体チップの樅断面図である。
めの主要工程における半導体チップの樅断面図である。
まず第1図(a)に示すように、P型シリコン基板1の
主面上のバイポーラトランジスタを形成すべき領域に、
アンチモンを拡散してN+型埋込コレクタ層2を形成し
たのち、N型エピタキシャル層3を厚さ1μm、N型エ
ピタキシャル層3の表面に厚さ500人の第1のシリコ
ン酸化膜4及び厚さ1000人のシリコン窒化膜5を順
次形成する。次いで写真食刻技術によりシリコン窒化膜
5の表面からP型シリコン基板1に達する溝6゜7を形
成する。ここで溝6は素子間分離に用いる為の分離溝で
あり、一方溝7は基板電位の取り出しに用いる溝である
。
主面上のバイポーラトランジスタを形成すべき領域に、
アンチモンを拡散してN+型埋込コレクタ層2を形成し
たのち、N型エピタキシャル層3を厚さ1μm、N型エ
ピタキシャル層3の表面に厚さ500人の第1のシリコ
ン酸化膜4及び厚さ1000人のシリコン窒化膜5を順
次形成する。次いで写真食刻技術によりシリコン窒化膜
5の表面からP型シリコン基板1に達する溝6゜7を形
成する。ここで溝6は素子間分離に用いる為の分離溝で
あり、一方溝7は基板電位の取り出しに用いる溝である
。
次に第1図(b)に示すように、シリコン窒化膜5をマ
スクとして酸化を行ない、溝6.7の側面及底面に厚さ
4000人の第2のシリコン酸化膜8を形成し、写真食
刻工程を用いて溝7の内部のシリコン酸化膜8のみを除
去する。続いてボロンの拡散を行ない溝7の側面及び底
面にP型拡散層9を形成する。
スクとして酸化を行ない、溝6.7の側面及底面に厚さ
4000人の第2のシリコン酸化膜8を形成し、写真食
刻工程を用いて溝7の内部のシリコン酸化膜8のみを除
去する。続いてボロンの拡散を行ない溝7の側面及び底
面にP型拡散層9を形成する。
次に第1図(c)に示すように、再びシリコン窒化膜5
をマスクとして酸化を行ない、第3のシリコン酸化膜1
0を満7の側面及び底面に形成し、溝6,7の内部を多
結晶シリコン11で埋設した後、多結晶シリコン11の
表面を酸化して厚さ3000人の第4のシリコン酸化膜
12を形成する。次いでシリコン窒化膜5を除去し、P
型拡散層9の表面の第1のシリコン酸化膜4を開孔して
電極13を形成することにより、電極13からP型シリ
コン基板1に電位を与える事が可能となる。
をマスクとして酸化を行ない、第3のシリコン酸化膜1
0を満7の側面及び底面に形成し、溝6,7の内部を多
結晶シリコン11で埋設した後、多結晶シリコン11の
表面を酸化して厚さ3000人の第4のシリコン酸化膜
12を形成する。次いでシリコン窒化膜5を除去し、P
型拡散層9の表面の第1のシリコン酸化膜4を開孔して
電極13を形成することにより、電極13からP型シリ
コン基板1に電位を与える事が可能となる。
上記実施例では、エピタキシャル層の厚さを1μmとし
たが、さらに厚い場合でもP型拡散層9は溝7の側壁か
ら拡散して形成されるのでP型シリコン基板1との導通
はきわめて容易である。
たが、さらに厚い場合でもP型拡散層9は溝7の側壁か
ら拡散して形成されるのでP型シリコン基板1との導通
はきわめて容易である。
第2図は本発明の第2の実施例を示す断面図であり、第
1図における溝7の側面と底面に第3のシリコン酸化膜
10を形成しない事態外は第1の実施例と同じである。
1図における溝7の側面と底面に第3のシリコン酸化膜
10を形成しない事態外は第1の実施例と同じである。
第2図に示した第2の実施例で多結晶シリコン11を不
純物導入によりP型にすれば、さらに低抵抗でP型シリ
コン基板1との導通を得る事が可能となる。
純物導入によりP型にすれば、さらに低抵抗でP型シリ
コン基板1との導通を得る事が可能となる。
以上説明したように本発明は、素子間分離溝の一部の壁
面に基板の電位を取り出す為の拡散層を形成する事によ
り、エピタキシャル層表面から容易に基板との導通を収
る事ができる効果がある。
面に基板の電位を取り出す為の拡散層を形成する事によ
り、エピタキシャル層表面から容易に基板との導通を収
る事ができる効果がある。
また本発明によれば、エピタキシャル成長前に、基板と
同一導電型の高濃度拡散層を形成する必要がないので、
エピタキシャル層の不純物ドーピングの制御が容易とな
る。エピタキシャル層が厚い場合でもそれに応じて溝の
深さを増すだけで、基板との導通を確保する事ができる
。
同一導電型の高濃度拡散層を形成する必要がないので、
エピタキシャル層の不純物ドーピングの制御が容易とな
る。エピタキシャル層が厚い場合でもそれに応じて溝の
深さを増すだけで、基板との導通を確保する事ができる
。
第1図(a)〜(c)は本発明の第1の実施例を説明す
るための主要工程における縦断面図、第2図は本発明の
第2の実施例の縦断面図、第3図は従来の半導体装置の
一例の縦断面図である。 1・・・P型シリコン基板、2・・・N+型埋込コレク
タ層、3・・・N型エピタキシャル層、4・・・第1の
シリコン酸化膜、5・・・シリコン窒化膜、6.7・・
・溝、8・・・第2のシリコン酸化膜、9・・・P型拡
散層、10・・・第3のシリコン酸化膜、11・・・多
結晶シリコン、12・・・第4のシリコン酸化膜、13
・・・電極、14.15・・・P型拡散層。 代理人 弁理士 内 原 ′晋(′”、、ニー )ぐ・
・′ 万2図 第3図 ’?−7”l!紘鮎
るための主要工程における縦断面図、第2図は本発明の
第2の実施例の縦断面図、第3図は従来の半導体装置の
一例の縦断面図である。 1・・・P型シリコン基板、2・・・N+型埋込コレク
タ層、3・・・N型エピタキシャル層、4・・・第1の
シリコン酸化膜、5・・・シリコン窒化膜、6.7・・
・溝、8・・・第2のシリコン酸化膜、9・・・P型拡
散層、10・・・第3のシリコン酸化膜、11・・・多
結晶シリコン、12・・・第4のシリコン酸化膜、13
・・・電極、14.15・・・P型拡散層。 代理人 弁理士 内 原 ′晋(′”、、ニー )ぐ・
・′ 万2図 第3図 ’?−7”l!紘鮎
Claims (1)
- 第1導電型の半導体基板上に形成された第2導電型のエ
ピタキシャル層と、該エピタキシャル層の表面から前記
半導体基板内に達する複数の素子間分離溝を備えた半導
体装置において、前記素子間分離溝のうち少くとも一つ
の溝にはその側面及び底面に第1導電型の不純物拡散層
が形成されている事を特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8021587A JPS63245939A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8021587A JPS63245939A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63245939A true JPS63245939A (ja) | 1988-10-13 |
Family
ID=13712159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8021587A Pending JPS63245939A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63245939A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57103328A (en) * | 1980-11-21 | 1982-06-26 | Fujitsu Ltd | Semiconductor and manufacture thereof |
-
1987
- 1987-03-31 JP JP8021587A patent/JPS63245939A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57103328A (en) * | 1980-11-21 | 1982-06-26 | Fujitsu Ltd | Semiconductor and manufacture thereof |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
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