JP2658027B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2658027B2 JP2658027B2 JP61278193A JP27819386A JP2658027B2 JP 2658027 B2 JP2658027 B2 JP 2658027B2 JP 61278193 A JP61278193 A JP 61278193A JP 27819386 A JP27819386 A JP 27819386A JP 2658027 B2 JP2658027 B2 JP 2658027B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- semiconductor device
- groove
- mask pattern
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。
従来の半導体装置の製造方法は第２図及び第３図に示
す様な細造をしていて、半導体基板をテーパー状にエツ
チングした後不純物をイオンに打込で拡散するか気相成
長法で不純物を含む層を形成し熱処理によつて不純物を
拡散するかして、溝部側面に不純物を拡散していた。
す様な細造をしていて、半導体基板をテーパー状にエツ
チングした後不純物をイオンに打込で拡散するか気相成
長法で不純物を含む層を形成し熱処理によつて不純物を
拡散するかして、溝部側面に不純物を拡散していた。
しかし上記従来の技術では、半導体基板のテーバーエ
ツチングによる場合、寸法制御がむずかしかつたり、実
質的な素子分離寸法が小さくなる。また、固体からの不
純物拡散では、濃度及び拡散深さのコントロールがむず
かしく、CMOS構造の様に、２種類の不純物を拡散するに
は工程数が多くつまりすぎ、量産的でないという欠点が
あつた。また、素子領域の側面全面に不純物を拡散させ
ると、素子分離を完全にできたとしても、拡散領域にジ
ャンクション容量が生じ、高速化を妨げるという欠点が
あった。
ツチングによる場合、寸法制御がむずかしかつたり、実
質的な素子分離寸法が小さくなる。また、固体からの不
純物拡散では、濃度及び拡散深さのコントロールがむず
かしく、CMOS構造の様に、２種類の不純物を拡散するに
は工程数が多くつまりすぎ、量産的でないという欠点が
あつた。また、素子領域の側面全面に不純物を拡散させ
ると、素子分離を完全にできたとしても、拡散領域にジ
ャンクション容量が生じ、高速化を妨げるという欠点が
あった。
本発明はこの様な問題を解決するもので、その目的と
するところは、量産的で制御性に豊んだ、素子分離を有
する半導体装置を提供するところにある。
するところは、量産的で制御性に豊んだ、素子分離を有
する半導体装置を提供するところにある。
本発明の半導体装置の製造方法は、半導体基板表面上
に、所定の第１パターンを形成する工程、 前記第１マスクパターンをマスクとしエッチングによ
り、前記半導体基板表面に溝部を設ける工程、 前記第１マスクパターンの一部を除去し、前記第１マ
スクパターンに用いたマスク材と同一マスク材を用い
て、第２マスクパターンを形成する工程、 前記溝部と前記半導体基板の角部とを露出させる工
程、 前記第２マスクパターンをマスクとし、イオン注入法
により、セルファラインで露出した前記溝部の底部及び
前記角部に不純物を注入し、前記底部及び前記角部に拡
散領域を離して設ける工程、及び、 前記溝部を絶縁物により埋め込む工程とからなること
を特徴とする。
に、所定の第１パターンを形成する工程、 前記第１マスクパターンをマスクとしエッチングによ
り、前記半導体基板表面に溝部を設ける工程、 前記第１マスクパターンの一部を除去し、前記第１マ
スクパターンに用いたマスク材と同一マスク材を用い
て、第２マスクパターンを形成する工程、 前記溝部と前記半導体基板の角部とを露出させる工
程、 前記第２マスクパターンをマスクとし、イオン注入法
により、セルファラインで露出した前記溝部の底部及び
前記角部に不純物を注入し、前記底部及び前記角部に拡
散領域を離して設ける工程、及び、 前記溝部を絶縁物により埋め込む工程とからなること
を特徴とする。
本発明の作用を述べれば、半導体基板に溝部を形成し
た時のマスク材を後退させ、不純物を打込み、溝部を埋
める事により、トランジスタのチヤンネル領域の周辺に
不純物層を形成できるため、溝の側壁をつたわつて流れ
出すリーク電流を低減する事ができる。
た時のマスク材を後退させ、不純物を打込み、溝部を埋
める事により、トランジスタのチヤンネル領域の周辺に
不純物層を形成できるため、溝の側壁をつたわつて流れ
出すリーク電流を低減する事ができる。
以下本発明について、実施例に基づき詳細に説明す
る。
る。
本発明の半導体装置の製造方法は、基本的には第１図
（ａ）〜（ｆ）の様になる。
（ａ）〜（ｆ）の様になる。
以下工程を追いながら説明する。
まずシリコン基板にＰウエル領域及びＮウエル領域を
形成する。
形成する。
ついで、シリコン基板を酸化した後、フオトエツチン
グによつて素子分離領域のシリコン酸化膜を除去しシリ
コンエツチング用のマスクパターンを形成する。第１図
（ａ） 前記マスクパターンを用いシリコン基板をエツチング
し溝部を形成する。第１図（ｂ） ついで、フツ酸水溶液で処理する事により、シリコン
酸化膜のマスクパターンをわずかに後退させる。第１図
（ｃ） ついで、フオト工程によりＰチヤンネル領域に、レジ
ストパターンを形成し、シリコン基板を全面イオン打込
によつてボロンを不純物として拡散する。第１図（ｄ） ついで同様にＮチヤンネル領域にレジストパターンを
形成し、シリコン基板を全面イオン打込みによつてリン
を不純物として拡散する。第１図（ｅ） この後溝部に酸化シリコンを埋め込み、ゲートP+領
域、N+領域、配線等を形成し半導体装置を形成する。第
１図（ｆ） 本実施例では、シリコン基板に溝部を形成するさいの
マスクとして酸化シリコンを酸化により得ているが、こ
れに限定されるものではない。
グによつて素子分離領域のシリコン酸化膜を除去しシリ
コンエツチング用のマスクパターンを形成する。第１図
（ａ） 前記マスクパターンを用いシリコン基板をエツチング
し溝部を形成する。第１図（ｂ） ついで、フツ酸水溶液で処理する事により、シリコン
酸化膜のマスクパターンをわずかに後退させる。第１図
（ｃ） ついで、フオト工程によりＰチヤンネル領域に、レジ
ストパターンを形成し、シリコン基板を全面イオン打込
によつてボロンを不純物として拡散する。第１図（ｄ） ついで同様にＮチヤンネル領域にレジストパターンを
形成し、シリコン基板を全面イオン打込みによつてリン
を不純物として拡散する。第１図（ｅ） この後溝部に酸化シリコンを埋め込み、ゲートP+領
域、N+領域、配線等を形成し半導体装置を形成する。第
１図（ｆ） 本実施例では、シリコン基板に溝部を形成するさいの
マスクとして酸化シリコンを酸化により得ているが、こ
れに限定されるものではない。
以上の様に、素子領域の外周ごく限られた領域により
セルフアラインで不純物を打込む事で、ジヤンクシヨン
リーク及び、ソース・ドレイン間のリークを十分に低減
できた。
セルフアラインで不純物を打込む事で、ジヤンクシヨン
リーク及び、ソース・ドレイン間のリークを十分に低減
できた。
以上延べた様に、半導体装置の素子分離領域と素子領
域の境界部分にエツチングに用いたマスク材を後退させ
る事によりセルフアラインで不純物を打込む事により、
トランジスタのソース・ドレイン間のテール領域のリー
ク及び、ジヤンクシヨンリークを十分に低減する事で信
頼性が高い半導体装置を実現した。
域の境界部分にエツチングに用いたマスク材を後退させ
る事によりセルフアラインで不純物を打込む事により、
トランジスタのソース・ドレイン間のテール領域のリー
ク及び、ジヤンクシヨンリークを十分に低減する事で信
頼性が高い半導体装置を実現した。
第１図（ａ）〜（ｆ）は本発明による半導体装置の製造
方法の実施例を示す製造工程断面図。 第２図及び第３図は従来の製造方法の特に第１図（ｄ）
及び（ｅ）に相当する工程の断面図。 101,102,301……半導体基板 102……Pwell領域 103……Nwell領域 104,204,304,116……シリコン酸化膜 105,205,305……溝部 106……Ｐ型不純物イオン打込み 107,207,307……Ｐ型拡散領域 108……Ｎ型不純物イオン打込み 109……Ｎ型拡散領域 110……N+拡散層 111……P+拡散層 112……ゲート電極 113……層間絶縁膜 114……配線 115……パツシベーシヨン膜 118……レジスト 317……不純物を含むSiO2膜
方法の実施例を示す製造工程断面図。 第２図及び第３図は従来の製造方法の特に第１図（ｄ）
及び（ｅ）に相当する工程の断面図。 101,102,301……半導体基板 102……Pwell領域 103……Nwell領域 104,204,304,116……シリコン酸化膜 105,205,305……溝部 106……Ｐ型不純物イオン打込み 107,207,307……Ｐ型拡散領域 108……Ｎ型不純物イオン打込み 109……Ｎ型拡散領域 110……N+拡散層 111……P+拡散層 112……ゲート電極 113……層間絶縁膜 114……配線 115……パツシベーシヨン膜 118……レジスト 317……不純物を含むSiO2膜
Claims (1)
- 【請求項１】半導体基板表面上に、所定の第１パターン
を形成する工程、 前記第１マスクパターンをマスクとしエッチングによ
り、前記半導体基板表面に溝部を設ける工程、 前記第１マスクパターンの一部を除去し、前記第１マス
クパターンに用いたマスク材と同一マスク材を用いて、
第２マスクパターンを形成する工程、 前記溝部と前記半導体基板の角部とを露出させる工程、 前記第２マスクパターンをマスクとし、イオン注入法に
より、セルファラインで露出した前記溝部の底部及び前
記角部に不純物を注入し、前記底部及び前記角部に拡散
領域を離して設ける工程、及び、 前記溝部を絶縁物により埋め込む工程とからなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278193A JP2658027B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278193A JP2658027B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131540A JPS63131540A (ja) | 1988-06-03 |
| JP2658027B2 true JP2658027B2 (ja) | 1997-09-30 |
Family
ID=17593888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278193A Expired - Lifetime JP2658027B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658027B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621765B2 (ja) * | 1992-07-30 | 1997-06-18 | 日本電気株式会社 | Ｃｍｏｓ半導体装置の素子分離構造の製造方法 |
| JPH10163342A (ja) * | 1996-12-04 | 1998-06-19 | Sharp Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61137338A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS61267341A (ja) * | 1985-05-22 | 1986-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1986
- 1986-11-21 JP JP61278193A patent/JP2658027B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131540A (ja) | 1988-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870006676A (ko) | 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정 | |
| JPH01140761A (ja) | 半導体装置 | |
| JPH02170551A (ja) | 半導体装置の製造方法 | |
| JPH0351108B2 (ja) | ||
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| JPH0713973B2 (ja) | 半導体装置の製造方法 | |
| JPH0828424B2 (ja) | 半導体装置およびその製造方法 | |
| KR950001146B1 (ko) | 폴리실리콘 자체 정렬 바이폴라 장치 및 이의 제조 방법 | |
| JP2658027B2 (ja) | 半導体装置の製造方法 | |
| EP0164737A2 (en) | A method of fabricating self-aligned regions in a substrate | |
| JPH0116018B2 (ja) | ||
| JPH02283028A (ja) | 半導体装置及びその製造方法 | |
| JPS57134956A (en) | Manufacture of semiconductor integrated circuit | |
| JP2715494B2 (ja) | 半導体装置の製造方法 | |
| JP3057692B2 (ja) | 半導体装置の製造方法 | |
| JP2659190B2 (ja) | 半導体装置の製造方法 | |
| JP2890550B2 (ja) | 半導体装置の製造方法 | |
| JPS6244862B2 (ja) | ||
| KR910008978B1 (ko) | 반도체 장치의 제조방법 | |
| JPH079974B2 (ja) | 相補型半導体装置の製造方法 | |
| JP3584866B2 (ja) | 半導体装置の製造方法 | |
| JPH0423449A (ja) | 半導体装置の製造方法 | |
| JPH1174513A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2674568B2 (ja) | 半導体装置の製造方法 | |
| KR930005507B1 (ko) | 반도체장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |