JP3057692B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3057692B2 JP3057692B2 JP1193450A JP19345089A JP3057692B2 JP 3057692 B2 JP3057692 B2 JP 3057692B2 JP 1193450 A JP1193450 A JP 1193450A JP 19345089 A JP19345089 A JP 19345089A JP 3057692 B2 JP3057692 B2 JP 3057692B2
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- Japan
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- film
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- forming
- channel stopper
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSトランジスタを用いた半導体装置の製造
に好適な製造方法に関する。
に好適な製造方法に関する。
従来、MOSトランジスタを備える半導体装置では、隣
接する素子を互いに電気的に分離するために、厚い酸化
膜で形成されたフィールド領域で活性領域を囲む構造が
用いられている。この構造はフィールド領域の酸化膜の
膜厚を厚くするだけで簡単に素子分離できるため、この
種の半導体装置の高集積化が容易になる。
接する素子を互いに電気的に分離するために、厚い酸化
膜で形成されたフィールド領域で活性領域を囲む構造が
用いられている。この構造はフィールド領域の酸化膜の
膜厚を厚くするだけで簡単に素子分離できるため、この
種の半導体装置の高集積化が容易になる。
第３図（ａ）乃至（ｄ）は従来のこの種のフィールド
領域の製造方法を工程順に示す図である。
領域の製造方法を工程順に示す図である。
先ず、第３図（ａ）のように、半導体基板１に酸化膜
２を形成し、その後フォトレジスト３をマスク材として
ボロンをイオン注入し、拡散してＰウェル４を形成す
る。
２を形成し、その後フォトレジスト３をマスク材として
ボロンをイオン注入し、拡散してＰウェル４を形成す
る。
次いで、第３図（ｂ）のように、フォトレジスト３を
除去した後、全面に窒化膜５を成長し、別のフォトレジ
スト６を利用した選択エッチングにより、後にトランジ
スタを形成する部分に窒化膜５を残す。更に、別のフォ
トレジスト８を選択形成し、これをマスクにして素子分
離領域のＰウェル４側にボロンをイオン注入し、Ｐ型チ
ャネルストッパ領域９を形成する。
除去した後、全面に窒化膜５を成長し、別のフォトレジ
スト６を利用した選択エッチングにより、後にトランジ
スタを形成する部分に窒化膜５を残す。更に、別のフォ
トレジスト８を選択形成し、これをマスクにして素子分
離領域のＰウェル４側にボロンをイオン注入し、Ｐ型チ
ャネルストッパ領域９を形成する。
次いで、第３図（ｃ）のように、フォトレジスト6,8
を除去した後、フォトレジスト14をマスクにして素子分
離領域内のＰウェル４以外の部分にリンをイオン注入
し、Ｎ型チャネルストッパ領域７を形成する。
を除去した後、フォトレジスト14をマスクにして素子分
離領域内のＰウェル４以外の部分にリンをイオン注入
し、Ｎ型チャネルストッパ領域７を形成する。
その後、第３図（ｄ）のように、フォトレジスト14を
除去し、窒化膜５をマスクとして熱酸化を行い、厚さ60
00Å程度のフィールド酸化膜10を形成する。その上で、
フォトレジスト11をマスクとしてリンをイオン注入し、
Ｎウェル12を形成する。
除去し、窒化膜５をマスクとして熱酸化を行い、厚さ60
00Å程度のフィールド酸化膜10を形成する。その上で、
フォトレジスト11をマスクとしてリンをイオン注入し、
Ｎウェル12を形成する。
上述した従来の製造方法では、第３図（ｃ）の工程に
おいてＮ型チャネルストッパ領域７にリをイオン注入す
る際には、Ｎウェル12の形成領域上のマスクは窒化膜５
のみとなる。この窒化膜５の膜厚はフィールド酸化膜形
成時のバーズビークでの応力を抑えて拡散層でのリーク
を抑える必要があり、あまり厚くできない。このため、
Ｎ型チャネルストッパ領域７へのリンのイオン注入の際
に、活性領域としてのＮ型ウェル形成領域にリンが注入
され、後にＮウェル12に形成されるMOSトランジスタ等
の素子のサブスレッショルド電圧の制御性を低下させた
り、ドレンイン耐圧の低下をまねくという問題がある。
おいてＮ型チャネルストッパ領域７にリをイオン注入す
る際には、Ｎウェル12の形成領域上のマスクは窒化膜５
のみとなる。この窒化膜５の膜厚はフィールド酸化膜形
成時のバーズビークでの応力を抑えて拡散層でのリーク
を抑える必要があり、あまり厚くできない。このため、
Ｎ型チャネルストッパ領域７へのリンのイオン注入の際
に、活性領域としてのＮ型ウェル形成領域にリンが注入
され、後にＮウェル12に形成されるMOSトランジスタ等
の素子のサブスレッショルド電圧の制御性を低下させた
り、ドレンイン耐圧の低下をまねくという問題がある。
本発明はウェル形成領域への不純物の注入を防止し、
該ウェルに形成される素子の特性を改善することを可能
にした半導体装置の製造方法を提供することを目的とす
る。
該ウェルに形成される素子の特性を改善することを可能
にした半導体装置の製造方法を提供することを目的とす
る。
本発明の製造方法は、半導体基板に一導電型のウェル
を形成する工程と、少なくとも耐酸化膜と第１のフォト
レジスト膜とを含む多層膜で前記半導体基板の活性領域
を覆う工程と、前記活性領域の境界部に逆導電型の不純
物を注入して逆導電型のチャネルストッパ領域を形成す
る工程と、前記多層膜上に第２のフォトレジスト膜を形
成し、前記形成された逆導電型のチャネルストッパ領域
を当該第２のフォトレジスト膜で覆った後、前記一導電
型のウェルの境界部に一導電型の不純物を注入して一導
電型のチャネルストッパ領域を形成する工程と、前記耐
酸化膜をマスクにして選択酸化法によりフィールド酸化
膜を形成する工程と、前記逆導電型のチャネルストッパ
領域を境界とする領域に逆導電型の不純物を注入して逆
導電型のウェルを形成する工程とを含んでいる。
を形成する工程と、少なくとも耐酸化膜と第１のフォト
レジスト膜とを含む多層膜で前記半導体基板の活性領域
を覆う工程と、前記活性領域の境界部に逆導電型の不純
物を注入して逆導電型のチャネルストッパ領域を形成す
る工程と、前記多層膜上に第２のフォトレジスト膜を形
成し、前記形成された逆導電型のチャネルストッパ領域
を当該第２のフォトレジスト膜で覆った後、前記一導電
型のウェルの境界部に一導電型の不純物を注入して一導
電型のチャネルストッパ領域を形成する工程と、前記耐
酸化膜をマスクにして選択酸化法によりフィールド酸化
膜を形成する工程と、前記逆導電型のチャネルストッパ
領域を境界とする領域に逆導電型の不純物を注入して逆
導電型のウェルを形成する工程とを含んでいる。
この製造方法は、活性領域の境界部に逆導電型の不純
物を注入して逆導電型のチャネルストッパ領域を形成す
るに際し、少なくとも耐酸化膜と第１のフォトレジスト
膜とを含む多層膜で該活性領域を覆うため、該逆導電型
の不純物が活性領域に注入されることが防止され、該活
性領域に形成されるウェルの不純物濃度を好適に制御す
ることが可能となる。
物を注入して逆導電型のチャネルストッパ領域を形成す
るに際し、少なくとも耐酸化膜と第１のフォトレジスト
膜とを含む多層膜で該活性領域を覆うため、該逆導電型
の不純物が活性領域に注入されることが防止され、該活
性領域に形成されるウェルの不純物濃度を好適に制御す
ることが可能となる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｄ）は本発明の第１実施例を工程
順に示す断面図である。
順に示す断面図である。
先ず、第１図（ａ）のように、シリコン基板１の全面
に酸化膜２を形成し、かつフォトレジスト３をマスクに
してボロン等をイオン注入し、Ｐウェル４を形成する。
に酸化膜２を形成し、かつフォトレジスト３をマスクに
してボロン等をイオン注入し、Ｐウェル４を形成する。
次に、第１図（ｂ）のように、全面に窒化膜５を形成
し、かつこれをフォトレジスト６を利用してエッチング
し、後にトランジスタを形成する領域に窒化膜５を残
す。そして、窒化膜５及びフォトレジスト６をマスクに
してフィールド領域全体にリンをイオン注入し、Ｎ型チ
ャネルストッパ領域７を形成する。
し、かつこれをフォトレジスト６を利用してエッチング
し、後にトランジスタを形成する領域に窒化膜５を残
す。そして、窒化膜５及びフォトレジスト６をマスクに
してフィールド領域全体にリンをイオン注入し、Ｎ型チ
ャネルストッパ領域７を形成する。
更に、第１図（ｃ）のように、フォトレジスト８をマ
スクとしてフィールド領域のＰウェル４側にボロンをイ
オン注入し、Ｐ型チャネルストッパ９を形成する。
スクとしてフィールド領域のＰウェル４側にボロンをイ
オン注入し、Ｐ型チャネルストッパ９を形成する。
その後、第１図（ｄ）のように、フォトレジスト6,8
を除去した後、窒化膜５をマスクとして熱酸化を行い、
6000Å程度の厚さのフィールド酸化膜10を形成する。そ
して、窒化膜５を除去し、フォトレジスト11をマスクと
してリンをイオン注入し、Ｎウェル12を形成する。
を除去した後、窒化膜５をマスクとして熱酸化を行い、
6000Å程度の厚さのフィールド酸化膜10を形成する。そ
して、窒化膜５を除去し、フォトレジスト11をマスクと
してリンをイオン注入し、Ｎウェル12を形成する。
この製造方法によれば、Ｎ型チャネルストッパ７を形
成する際のリンのイオン注入時には、Ｎウェル12の形成
領域には窒化膜５とフォトレジスト６の二層構造膜がマ
スクとされるため、このＮウェル12の形成領域へのリン
の注入が防止でき、後にＮウェル12内に形成されるMOS
トランジスタ等の素子のサブスレッショルド電圧の制御
性を改善する。
成する際のリンのイオン注入時には、Ｎウェル12の形成
領域には窒化膜５とフォトレジスト６の二層構造膜がマ
スクとされるため、このＮウェル12の形成領域へのリン
の注入が防止でき、後にＮウェル12内に形成されるMOS
トランジスタ等の素子のサブスレッショルド電圧の制御
性を改善する。
第２図（ａ）及び（ｂ）は本発明の第２実施例の工程
一部を示す断面図である。
一部を示す断面図である。
先ず、第１実施例と同様の工程によりＰウェル４を形
成する。その後、第２図（ａ）のように、全面に窒化流
５及び酸化膜13を形成し、これらをフォトエッチングし
て、後にトランジスタを形成する部分に窒化膜５及び酸
化膜13を残す。その上で、フィールド領域全体にリンを
イオン注入してＮ型チャネルストッパ領域７を形成す
る。
成する。その後、第２図（ａ）のように、全面に窒化流
５及び酸化膜13を形成し、これらをフォトエッチングし
て、後にトランジスタを形成する部分に窒化膜５及び酸
化膜13を残す。その上で、フィールド領域全体にリンを
イオン注入してＮ型チャネルストッパ領域７を形成す
る。
次に、第２図（ｂ）のように、フォトレジスト６を除
去し、新たにフォトレジスト８をマスクとしてフィール
ド領域のＰウェル４側にボロンをイオン注入してＰ型チ
ャネルストッパ９を形成する。
去し、新たにフォトレジスト８をマスクとしてフィール
ド領域のＰウェル４側にボロンをイオン注入してＰ型チ
ャネルストッパ９を形成する。
その後、フォトレジスト８及び酸化膜13を除去した
後、第１実施例と同様にフィールド酸化膜形成以降の工
程を行う。
後、第１実施例と同様にフィールド酸化膜形成以降の工
程を行う。
この製造方法においても、Ｎ型チャネルストッパ７を
形成時には、Ｎウェル12の形成領域を窒化膜5,酸化膜13
及びフォトレジスト８で覆っているため、リンが注入さ
れることはない。
形成時には、Ｎウェル12の形成領域を窒化膜5,酸化膜13
及びフォトレジスト８で覆っているため、リンが注入さ
れることはない。
なお、本発明は前記各実施例と不純物の導電型が逆の
場合にも同様に適用できる。
場合にも同様に適用できる。
以上説明したように本発明は、逆導電型のチャネルス
トッパ領域を形成する際に、耐酸化膜と第１のフォトレ
ジスト膜とを含む多層膜で該活性領域を覆うので、該逆
導電型の不純物が活性領域に注入されるこが防止でき、
該活性領域に形成されるウェル不純物濃度を好適に制御
し、この活性領域に形成されるMOSトランジスタ等の素
子のドレイン耐圧の低下を防止し、かつスレッショルド
電圧の制御性を改善した半導体装置を製造することがで
きる効果がある。
トッパ領域を形成する際に、耐酸化膜と第１のフォトレ
ジスト膜とを含む多層膜で該活性領域を覆うので、該逆
導電型の不純物が活性領域に注入されるこが防止でき、
該活性領域に形成されるウェル不純物濃度を好適に制御
し、この活性領域に形成されるMOSトランジスタ等の素
子のドレイン耐圧の低下を防止し、かつスレッショルド
電圧の制御性を改善した半導体装置を製造することがで
きる効果がある。
第１図（ａ）乃至（ｄ）は本発明の第１実施例を製造工
程順に示す断面図、第２図（ａ）及び（ｂ）は本発明の
第２実施例の工程一部を示す断面図、第３図（ａ）乃至
（ｄ）は従来の製造方法を工程順に示す断面図である。 １……半導体基板、２……酸化膜、３……フォトレジス
ト、４……Ｐウェル、５……窒化膜、６……フォトレジ
スト、７……Ｎ型チャネルストッパ領域、８……フォト
レジスト、９……Ｐ型チャネルストッパ領域、10……フ
ィールド酸化膜、11……フォトレジスト、12……Ｎウェ
ル、13……酸化膜、14……フォトレジスト。
程順に示す断面図、第２図（ａ）及び（ｂ）は本発明の
第２実施例の工程一部を示す断面図、第３図（ａ）乃至
（ｄ）は従来の製造方法を工程順に示す断面図である。 １……半導体基板、２……酸化膜、３……フォトレジス
ト、４……Ｐウェル、５……窒化膜、６……フォトレジ
スト、７……Ｎ型チャネルストッパ領域、８……フォト
レジスト、９……Ｐ型チャネルストッパ領域、10……フ
ィールド酸化膜、11……フォトレジスト、12……Ｎウェ
ル、13……酸化膜、14……フォトレジスト。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/2834 - 21/8238 H01L 27/06 H01L 27/08
Claims (2)
- 【請求項１】半導体基板に一導電型のウェルを形成する
工程と、少なくとも耐酸化膜と第１のフォトレジスト膜
とを含む多層膜で前記半導体基板の活性領域を覆う工程
と、前記活性領域の境界部に前記多層膜をマスクとして
逆導電型の不純物を注入して逆導電型のチャネルストッ
パ領域を形成する工程と、前記多層膜上に第２のフォト
レジスト膜を形成し、前記形成された逆導電型のチャネ
ルストッパ領域を当該第２のフォトレジスト膜で覆った
後、前記一導電型のウェルの境界部に前記第２のフォト
レジスト膜と前記逆導電型のチャネルストッパ領域を形
成する工程で用いた前記多層膜とをマスクとして一導電
型の不純物を注入して一導電型チャネルストッパ領域を
形成する工程と、前記耐酸化膜をマスクにして選択酸化
法によりフィ−ルド酸化膜を形成する工程と、前記逆導
電型のチャネルストッパ領域を境界とする領域の前記半
導体基板に逆導電型の不純物を注入して逆導電型のウェ
ルを形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】半導体基板に一導電型のウェルを形成する
工程と、少なくとも耐酸化膜と酸化膜と第１のフォトレ
ジスト膜とを含む多層膜で前記半導体基板の活性領域を
覆う工程と、前記活性領域の境界部に前記多層膜をマス
クとして逆導電型の不純物を注入して逆導電型のチャネ
ルストッパ領域を形成する工程と、前記多層膜上に第２
のフォトレジスト膜を形成し、前記形成された逆導電型
のチャネルストッパ領域を前記第２のフォトレジスト膜
で覆った後、前記一導電型のウェルの境界部に前記第２
のフォトレジスト膜と、前記逆導電型のチャネルストッ
パ領域を形成する工程で用いた前記多層膜のうち少なく
とも耐酸化膜と酸化膜と、をマスクとして一導電型の不
純物を注入して一導電型のチャネルストッパ領域を形成
する工程と、前記耐酸化膜をマスクにして選択酸化法に
よりフィ−ルド酸化膜を形成する工程と、前記逆導電型
のチャネルストッパ領域を境界とする領域の前記半導体
基板に逆導電型の不純物を注入して逆導電型のウェルを
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193450A JP3057692B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193450A JP3057692B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358471A JPH0358471A (ja) | 1991-03-13 |
| JP3057692B2 true JP3057692B2 (ja) | 2000-07-04 |
Family
ID=16308199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193450A Expired - Lifetime JP3057692B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057692B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2747575B2 (ja) * | 1991-10-18 | 1998-05-06 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
-
1989
- 1989-07-26 JP JP1193450A patent/JP3057692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358471A (ja) | 1991-03-13 |
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