JPH07283305A - トレンチ素子分離膜を有する半導体装置及びその製造方法 - Google Patents
トレンチ素子分離膜を有する半導体装置及びその製造方法Info
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- JPH07283305A JPH07283305A JP7006514A JP651495A JPH07283305A JP H07283305 A JPH07283305 A JP H07283305A JP 7006514 A JP7006514 A JP 7006514A JP 651495 A JP651495 A JP 651495A JP H07283305 A JPH07283305 A JP H07283305A
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- Mechanical Light Control Or Optical Switches (AREA)
Abstract
(57)【要約】
【目的】 トレンチ型素子分離構造を有する半導体装置
において、トレンチの幅を広くした場合、平坦化が良く
できないことを防止することにある。 【構成】 素子分離膜をアクティブ領域とフィールド領
域の境界面に狭い幅に形成し、トレンチ内部に平坦化さ
れた絶縁膜を容易に埋め込み、トレンチが形成されてい
ないフィールド領域に厚い酸化膜を形成する。 【効果】 狭いトレンチを形成することによりトレンチ
内部に平坦化された絶縁膜を容易に埋め込むことがで
き、トレンチが形成されていないフィールド領域に厚い
酸化膜を形成することによりゲート電極と半導体基板間
の寄生キャパシターが生成することを抑制することがで
きる。
において、トレンチの幅を広くした場合、平坦化が良く
できないことを防止することにある。 【構成】 素子分離膜をアクティブ領域とフィールド領
域の境界面に狭い幅に形成し、トレンチ内部に平坦化さ
れた絶縁膜を容易に埋め込み、トレンチが形成されてい
ないフィールド領域に厚い酸化膜を形成する。 【効果】 狭いトレンチを形成することによりトレンチ
内部に平坦化された絶縁膜を容易に埋め込むことがで
き、トレンチが形成されていないフィールド領域に厚い
酸化膜を形成することによりゲート電極と半導体基板間
の寄生キャパシターが生成することを抑制することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明はトレンチ型素子分離膜を
有する半導体装置及びその製造方法に関し、特にアクテ
ィブ領域とフィールド領域の境界面に一定幅に形成した
トレンチに素子分離膜を形成するとともに、フィールド
領域に高酸化率層を形成しゲート酸化膜を形成する際、
フィールド領域に選択的に厚い酸化膜を形成する技術に
関するものである。
有する半導体装置及びその製造方法に関し、特にアクテ
ィブ領域とフィールド領域の境界面に一定幅に形成した
トレンチに素子分離膜を形成するとともに、フィールド
領域に高酸化率層を形成しゲート酸化膜を形成する際、
フィールド領域に選択的に厚い酸化膜を形成する技術に
関するものである。
【０００２】
【従来の技術】一般的に半導体装置においては、集積度
の増加によりアクティブ素子等の間を分離するため素子
分離膜を形成する技術として従来はLOCOS （Local Oxid
eationof Silicon)方式を用いて素子分離膜を形成して
いる。このような方式で製造した素子分離膜は、過大な
バーズビーク（Bird's Beak)によるアクティブ領域の未
確保および素子分離膜の不十分な深さにより素子隔離機
能が低下する問題点がある。
の増加によりアクティブ素子等の間を分離するため素子
分離膜を形成する技術として従来はLOCOS （Local Oxid
eationof Silicon)方式を用いて素子分離膜を形成して
いる。このような方式で製造した素子分離膜は、過大な
バーズビーク（Bird's Beak)によるアクティブ領域の未
確保および素子分離膜の不十分な深さにより素子隔離機
能が低下する問題点がある。
【０００３】図１は、従来のLOCOS 方式で素子分離膜を
備えるMOSFETを製造する際、主要マスクを配列したレイ
アウト図であり、素子分離マスク（Ａ）とゲート電極マ
スク（Ｂ）を各々配列したものである。この時、素子分
離マスク（Ａ）の内側がアクティブ領域（Ｃ）になり、
素子分離マスク（Ａ）の外側がフィールド領域（Ｄ）に
なって素子分離膜が形成される。
備えるMOSFETを製造する際、主要マスクを配列したレイ
アウト図であり、素子分離マスク（Ａ）とゲート電極マ
スク（Ｂ）を各々配列したものである。この時、素子分
離マスク（Ａ）の内側がアクティブ領域（Ｃ）になり、
素子分離マスク（Ａ）の外側がフィールド領域（Ｄ）に
なって素子分離膜が形成される。
【０００４】図２は従来のLOCOS 方式により素子分離膜
を形成し、アクティブ領域にMOSFETを形成した断面を図
１のＩ−Ｉ線に沿って示した断面図である。即ち、半導
体基板（１）上に素子分離マスクを用いてフィールド領
域に素子分離膜（２）を形成し、アクティブ領域にゲー
ト酸化膜（３）とゲート電極（４）を形成し、基板と異
なるタイプの不純物をイオン注入し、ソース／ドレイン
電極（５）を形成したものである。
を形成し、アクティブ領域にMOSFETを形成した断面を図
１のＩ−Ｉ線に沿って示した断面図である。即ち、半導
体基板（１）上に素子分離マスクを用いてフィールド領
域に素子分離膜（２）を形成し、アクティブ領域にゲー
ト酸化膜（３）とゲート電極（４）を形成し、基板と異
なるタイプの不純物をイオン注入し、ソース／ドレイン
電極（５）を形成したものである。
【０００５】図３は従来のLOCOS 方式により素子分離膜
を形成し、アクティブ領域にMOSFETを形成した断面を図
１のII−II線に沿って示した断面図であり、ゲート電極
（４）が長く延伸して形成される。
を形成し、アクティブ領域にMOSFETを形成した断面を図
１のII−II線に沿って示した断面図であり、ゲート電極
（４）が長く延伸して形成される。
【０００６】前記のように従来のLOCOS 方式で素子分離
膜を形成する場合、過大なバースビークによりアクティ
ブ領域が減少し、素子分離膜が半導体基板に低い深さで
形成されるため、アクティブ領域に形成される素子と、
異なるアクティブ領域に形成される素子との隔離機能が
低下し、漏洩電流が発生する問題が大きな短所として現
われる。このように、従来のLOCOS 方式で素子分離膜を
形成する際に、発生する短所を解消するためトレンチ素
子分離膜が開発された。
膜を形成する場合、過大なバースビークによりアクティ
ブ領域が減少し、素子分離膜が半導体基板に低い深さで
形成されるため、アクティブ領域に形成される素子と、
異なるアクティブ領域に形成される素子との隔離機能が
低下し、漏洩電流が発生する問題が大きな短所として現
われる。このように、従来のLOCOS 方式で素子分離膜を
形成する際に、発生する短所を解消するためトレンチ素
子分離膜が開発された。
【０００７】
【発明が解決しようとする課題】しかし、このようなト
レンチ素子分離膜はトレンチの幅が広く形成される場
合、このトレンチに埋め込まれる素子分離絶縁膜が平坦
化しないという問題が発生する。
レンチ素子分離膜はトレンチの幅が広く形成される場
合、このトレンチに埋め込まれる素子分離絶縁膜が平坦
化しないという問題が発生する。
【０００８】したがって、本発明は広い幅を有するトレ
ンチの上記問題点を克服するため、アクティブ領域とフ
ィールド領域の境界面に容易に絶縁膜が平坦化される狭
い幅のトレンチを形成し、このトレンチに形成される絶
縁膜を平坦に埋め込み、予定されたフィールド領域の半
導体基板上部をゲート酸化膜に形成する際、選択的に厚
い酸化膜を形成することができるようにする半導体装置
及びその製造方法を提供することを目的とする。
ンチの上記問題点を克服するため、アクティブ領域とフ
ィールド領域の境界面に容易に絶縁膜が平坦化される狭
い幅のトレンチを形成し、このトレンチに形成される絶
縁膜を平坦に埋め込み、予定されたフィールド領域の半
導体基板上部をゲート酸化膜に形成する際、選択的に厚
い酸化膜を形成することができるようにする半導体装置
及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記した目的を達成する
ため本発明は、半導体装置においてMOSFETを備えるアク
ティブ領域とフィールド領域の境界面に狭い幅にトレン
チ素子分離膜が形成され、トレンチが形成されないフィ
ールド領域の半導体基板に厚い酸化膜が形成され、ゲー
ト電極が前記アクティブ領域と前記フィールド領域の厚
い酸化膜にオーバラップして備えられることを特徴とす
る。
ため本発明は、半導体装置においてMOSFETを備えるアク
ティブ領域とフィールド領域の境界面に狭い幅にトレン
チ素子分離膜が形成され、トレンチが形成されないフィ
ールド領域の半導体基板に厚い酸化膜が形成され、ゲー
ト電極が前記アクティブ領域と前記フィールド領域の厚
い酸化膜にオーバラップして備えられることを特徴とす
る。
【００１０】前記した目的を達成するため本発明によれ
ば、半導体装置の製造方法において、半導体基板上部に
アクティブ領域とフィールド領域の境界面に一定幅およ
び一定深さを有するトレンチを形成し、前記トレンチの
内部に絶縁膜を平坦に埋め込み素子分離膜を形成する段
階と、前記フィールド領域の半導体基板だけに不純物を
注入し不純物注入層を形成する段階と、酸化工程により
前記アクティブ領域にはゲート酸化膜を形成し、前記フ
ィールド領域の不純物注入層上には厚い酸化膜を形成す
る段階と、前記ゲート酸化膜および前記厚い酸化膜上に
オーバラップされるゲート電極を形成する段階とを含む
ことを特徴とする。
ば、半導体装置の製造方法において、半導体基板上部に
アクティブ領域とフィールド領域の境界面に一定幅およ
び一定深さを有するトレンチを形成し、前記トレンチの
内部に絶縁膜を平坦に埋め込み素子分離膜を形成する段
階と、前記フィールド領域の半導体基板だけに不純物を
注入し不純物注入層を形成する段階と、酸化工程により
前記アクティブ領域にはゲート酸化膜を形成し、前記フ
ィールド領域の不純物注入層上には厚い酸化膜を形成す
る段階と、前記ゲート酸化膜および前記厚い酸化膜上に
オーバラップされるゲート電極を形成する段階とを含む
ことを特徴とする。
【００１１】
【作用】本発明によれば、予定したトレンチが形成され
ないフィールド領域に厚い酸化膜が形成されることによ
り、ワードラインと半導体基板間に発生する寄生キャパ
シターにより半導体装置の特性が劣化することを防止す
ることができる。
ないフィールド領域に厚い酸化膜が形成されることによ
り、ワードラインと半導体基板間に発生する寄生キャパ
シターにより半導体装置の特性が劣化することを防止す
ることができる。
【００１２】
【実施例】以下、本発明を添付した図面を参照して説明
する。図４は、本発明によりトレンチ構造の素子分離膜
が備えられるMOSFETを製造するため主要部分のマスクを
配列したレイアウト図であり、トレンチ素子分離マスク
（Ｅ）とゲート電極マスク（Ｂ）を配列したものであ
る。また、トレンチ素子分離マスク（Ｅ）の内側がアク
ティブ領域（Ｃ）となり、トレンチ素子分離マスク
（Ｅ）の外側がフィールド領域（Ｄ）となる。
する。図４は、本発明によりトレンチ構造の素子分離膜
が備えられるMOSFETを製造するため主要部分のマスクを
配列したレイアウト図であり、トレンチ素子分離マスク
（Ｅ）とゲート電極マスク（Ｂ）を配列したものであ
る。また、トレンチ素子分離マスク（Ｅ）の内側がアク
ティブ領域（Ｃ）となり、トレンチ素子分離マスク
（Ｅ）の外側がフィールド領域（Ｄ）となる。
【００１３】図５は、本発明によりトレンチ素子分離膜
を形成し、アクティブ領域にMOSFETを形成した断面を図
４のＩ−Ｉ線に沿って示した断面図である。即ち、半導
体基板（１０）上にトレンチ素子分離マスクを用い、ア
クティブ領域の境界面にある半導体基板（１０）に0.2
〜１μm の深さと0.3 〜３μm の幅を有するトレンチ
（２０）を形成し、このトレンチ（２０）に絶縁膜を平
坦に埋め込んでトレンチ素子分離膜（１１）を形成し、
マスクを用いてフィールド領域の半導体基板（１０）に
不純物を選択的にイオン注入した後、アクティブ領域に
ゲート酸化膜（１３）とゲート電極（１４）を形成し、
基板と異なるタイプの不純物をイオン注入してソース／
ドレイン電極（１５）を形成したものである。前記ゲー
ト酸化物（１３）の形成の際、フィールド地域の半導体
基板（１０）上には酸化膜の成長速度が速くて厚い酸化
膜（１２）が形成される。
を形成し、アクティブ領域にMOSFETを形成した断面を図
４のＩ−Ｉ線に沿って示した断面図である。即ち、半導
体基板（１０）上にトレンチ素子分離マスクを用い、ア
クティブ領域の境界面にある半導体基板（１０）に0.2
〜１μm の深さと0.3 〜３μm の幅を有するトレンチ
（２０）を形成し、このトレンチ（２０）に絶縁膜を平
坦に埋め込んでトレンチ素子分離膜（１１）を形成し、
マスクを用いてフィールド領域の半導体基板（１０）に
不純物を選択的にイオン注入した後、アクティブ領域に
ゲート酸化膜（１３）とゲート電極（１４）を形成し、
基板と異なるタイプの不純物をイオン注入してソース／
ドレイン電極（１５）を形成したものである。前記ゲー
ト酸化物（１３）の形成の際、フィールド地域の半導体
基板（１０）上には酸化膜の成長速度が速くて厚い酸化
膜（１２）が形成される。
【００１４】図６乃至図９は、本発明によりトレンチ素
子分離膜を形成し、アクティブ領域にMOSFETを形成した
断面を図４のII−II線に沿って示した断面図である。
子分離膜を形成し、アクティブ領域にMOSFETを形成した
断面を図４のII−II線に沿って示した断面図である。
【００１５】図６は、半導体基板（１０）上にトレンチ
素子分離マスク（図４のＥ）を用いアクティブ領域（２
４）の境界面でフィールド領域（２３）方向に半導体基
板（１０）の一定幅を選択し、一定深さをエッチングし
てトレンチ（２０）を形成し、このトレンチ（２０）に
絶縁膜を平坦に埋め込みトレンチ素子分離膜（１１）を
形成した断面図である。
素子分離マスク（図４のＥ）を用いアクティブ領域（２
４）の境界面でフィールド領域（２３）方向に半導体基
板（１０）の一定幅を選択し、一定深さをエッチングし
てトレンチ（２０）を形成し、このトレンチ（２０）に
絶縁膜を平坦に埋め込みトレンチ素子分離膜（１１）を
形成した断面図である。
【００１６】図７は、アクティブ領域を保護するマスク
（図示せず）を用いてフィールド領域の半導体基板（１
０）に不純物、例えばＡｓ（ARSENIC)、Ｐ（PHOSPHOROU
S)、Ａｒ（ARGON)又はＳｉ（SILICON)の中の一つ又は二
つを混合した不純物を５Ｅ１４〜５Ｅ１６の濃度で注入
し不純物注入層（１６）を形成した断面を示す断面図で
ある。ここで、前記不純物注入層（１６）は酸化工程で
酸化膜を形成する際、不純物が注入されていない半導体
基板（１０）より酸化の速度が一層早いので酸化膜の厚
さが厚く形成される。酸化膜が成長する速度比はイオン
注入量と酸化条件により多少の差があるが、Ａｓを５Ｘ
１Ｅ１５の濃度でイオン注入した場合、800 ℃湿式酸化
工程で酸化膜を成長させる時、不純物がイオン注入され
ていない半導体基板より酸化率が１０倍ほど大きい。
（図示せず）を用いてフィールド領域の半導体基板（１
０）に不純物、例えばＡｓ（ARSENIC)、Ｐ（PHOSPHOROU
S)、Ａｒ（ARGON)又はＳｉ（SILICON)の中の一つ又は二
つを混合した不純物を５Ｅ１４〜５Ｅ１６の濃度で注入
し不純物注入層（１６）を形成した断面を示す断面図で
ある。ここで、前記不純物注入層（１６）は酸化工程で
酸化膜を形成する際、不純物が注入されていない半導体
基板（１０）より酸化の速度が一層早いので酸化膜の厚
さが厚く形成される。酸化膜が成長する速度比はイオン
注入量と酸化条件により多少の差があるが、Ａｓを５Ｘ
１Ｅ１５の濃度でイオン注入した場合、800 ℃湿式酸化
工程で酸化膜を成長させる時、不純物がイオン注入され
ていない半導体基板より酸化率が１０倍ほど大きい。
【００１７】参考に、上記フィールド領域（２３）に形
成される不純物注入層（１６）をフィールド領域（２
３）の全体に形成することもでき、フィールド領域（２
３）上部にゲート電極がオーバラップされる地域だけに
形成することもできる。
成される不純物注入層（１６）をフィールド領域（２
３）の全体に形成することもでき、フィールド領域（２
３）上部にゲート電極がオーバラップされる地域だけに
形成することもできる。
【００１８】図８は、露出した全体構造上部に酸化工程
を実施してアクティブ領域にはゲート酸化膜（１３）が
予定の厚さに形成し、前記不純物注入層（１６）には厚
い酸化膜（１２）を形成した状態の断面図であり、前記
不純物注入層（１１）でのアクティブ領域の半導体基板
（１０）より酸化膜の成長速度が早いので、酸化膜が厚
く形成されたものである。
を実施してアクティブ領域にはゲート酸化膜（１３）が
予定の厚さに形成し、前記不純物注入層（１６）には厚
い酸化膜（１２）を形成した状態の断面図であり、前記
不純物注入層（１１）でのアクティブ領域の半導体基板
（１０）より酸化膜の成長速度が早いので、酸化膜が厚
く形成されたものである。
【００１９】図９は、図８の断面の上部にゲート電極
（１４）を形成した状態の断面図であり、フィールド領
域にもゲート電極（１４）が厚い酸化膜（１２）の上部
にオーバラップされることを示す。
（１４）を形成した状態の断面図であり、フィールド領
域にもゲート電極（１４）が厚い酸化膜（１２）の上部
にオーバラップされることを示す。
【００２０】
【発明の効果】前記のように本発明によれば、トレンチ
素子分離膜をアクティブ領域とフィールド領域の境界面
に狭い幅に形成することにより、トレンチ内部に絶縁膜
を容易に平坦化させながら素子と素子の隔離機能を向上
させることができ、トレンチが形成されないフィールド
領域に厚い酸化膜を形成することにより、ゲート電極と
半導体基板間の寄生キャパシターの生成を抑制すること
がてきる。その結果、フィールド領域でゲート電極線と
半導体基板との寄生キャパシターが減少するに従い、素
子の動作速度の低下を防止することができる。
素子分離膜をアクティブ領域とフィールド領域の境界面
に狭い幅に形成することにより、トレンチ内部に絶縁膜
を容易に平坦化させながら素子と素子の隔離機能を向上
させることができ、トレンチが形成されないフィールド
領域に厚い酸化膜を形成することにより、ゲート電極と
半導体基板間の寄生キャパシターの生成を抑制すること
がてきる。その結果、フィールド領域でゲート電極線と
半導体基板との寄生キャパシターが減少するに従い、素
子の動作速度の低下を防止することができる。
【図１】図１は、従来のLOCOS 方式により素子分離膜を
形成し、MOSFETを製造する時のレイアウト図である。
形成し、MOSFETを製造する時のレイアウト図である。
【図２】図２は、従来技術により素子分離膜を形成し、
アクティブ領域にMOSFETを形成した断面を図１のＩ−Ｉ
線に沿って示した断面図である。
アクティブ領域にMOSFETを形成した断面を図１のＩ−Ｉ
線に沿って示した断面図である。
【図３】図３は、従来技術により素子分離膜を形成し、
アクティブ領域にMOSFETを形成した断面を図１のII−II
線に沿って示した断面図である。
アクティブ領域にMOSFETを形成した断面を図１のII−II
線に沿って示した断面図である。
【図４】図４は、本発明によりトレンチ素子分離膜を形
成し、MOSFETを形成する時のレイアウト図である。
成し、MOSFETを形成する時のレイアウト図である。
【図５】図５は、本発明によりトレンチ素子分離膜を形
成し、アクティブ領域にMOSFETを形成した断面を図４の
Ｉ−Ｉ線に沿って示した断面図である。
成し、アクティブ領域にMOSFETを形成した断面を図４の
Ｉ−Ｉ線に沿って示した断面図である。
【図６】図６は、本発明によりトレンチ素子分離膜を形
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。
【図７】図７は、本発明によりトレンチ素子分離膜を形
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。
【図８】図８は、本発明によりトレンチ素子分離膜を形
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。
【図９】図９は、本発明によりトレンチ素子分離膜を形
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。 Ａ 素子分離マスク Ｂ ゲート電極マスク Ｃ アクティブ領域 Ｄ フィールド領域 Ｅ トレンチ素子分離マクス 1, 10 半導体基板 ２ 素子分離膜 3, 13 ゲート酸化膜 4, 14 ゲート電極 5, 15 ソース／ドレイン電極 16 不純物注入層 20 トレンチ
成し、アクティブ領域にMOSFETを形成した断面を図４の
II−II線に沿って示した断面図である。 Ａ 素子分離マスク Ｂ ゲート電極マスク Ｃ アクティブ領域 Ｄ フィールド領域 Ｅ トレンチ素子分離マクス 1, 10 半導体基板 ２ 素子分離膜 3, 13 ゲート酸化膜 4, 14 ゲート電極 5, 15 ソース／ドレイン電極 16 不純物注入層 20 トレンチ
Claims (8)
- 【請求項１】 半導体装置において、 MOSFETを備えるアクティブ領域とフィールド領域の境界
面に狭い幅にトレンチ素子分離膜が形成され、トレンチ
が形成されないフィールド領域の半導体基板に厚い酸化
膜が形成され、ゲート電極が前記アクティブ領域と前記
フィールド領域の厚い酸化膜にオーバラップして備えら
れることを特徴とするトレンチ素子分離膜を有する半導
体装置。 - 【請求項２】 前記トレンチは、0.2 〜１μm の深さを
有することを特徴とする請求項１記載のトレンチ素子分
離膜を有する半導体装置。 - 【請求項３】 前記トレンチは、0.3 〜３μm の幅を有
することを特徴とする請求項１記載のトレンチ素子分離
膜を有する半導体装置。 - 【請求項４】 半導体装置の製造方法において、 半導体基板上部のアクティブ領域とフィールド領域の境
界面に一定幅および一定深さを有するトレンチを形成
し、前記トレンチの内部に絶縁膜を平坦に埋め込み素子
分離膜を形成する段階と、 前記フィールド領域の半導体基板だけに不純物を注入し
不純物注入層を形成する段階と、 酸化工程により前記アクティブ領域にはゲート酸化膜を
形成し、前記フィールド領域の不純物注入層上には厚い
酸化膜を形成する段階と、 前記ゲート酸化膜および前記厚い酸化膜上にオーバラッ
プされるゲート電極を形成する段階を含むことを特徴と
するトレンチ素子分離膜を有する半導体装置の製造方
法。 - 【請求項５】 前記不純物注入層に注入する不純物は、
Ａｓ，Ｐ，Ａｒ，Ｓｉの内の一つ又は二つを混合したも
のとすることを特徴とする請求項４記載のトレンチ素子
分離膜を有する半導体装置の製造方法。 - 【請求項６】 前記不純物注入層に注入する不純物の濃
度は、５Ｅ１４〜５Ｅ１６にすることを特徴とする請求
項４記載のトレンチ素子分離膜を有する半導体装置の製
造方法。 - 【請求項７】 前記不純物注入層を、フィールド領域全
体に形成することを特徴とする請求項４記載のトレンチ
素子分離膜を有する半導体装置の製造方法。 - 【請求項８】 前記不純物注入層を、フィールド領域上
にゲート電極がオーバラップされる地域だけに形成する
ことを特徴とする請求項４記載のトレンチ素子分離膜を
有する半導体装置の製造方法。
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