KR960014456B1 - 트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법 - Google Patents

트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법
제1도는 종래의 방법에 따라 형성되는 MOSFET구조의 소자분리용 마스크와 게이트전극 마스크를 나타내는 평면도.
제2도는 본 발명에 따라 형성되는 MOSFET구조의 소자분리용 마스크와 게이트전극 마스크를 나타내는 평면도.
제3도는 종래의 LOCOS(Local Oxidation of Silicon) 방식에 따라 형성된 MOSFET 구조로서, 평면도 제1도의 절단선 Y-Y'의 단면도.
제4도는 본 발명에 따라 형성된 MOSFET구조로서, 평면도 제2도의 절단선 Y-Y'의 단면도.
제5도는 종래의 LOCOS(Local Oxidation of Silicon) 방식에 따라 형성된 MOSFET구조로서, 평면도 제1도의 절단선 X-X'의 단면도.
제6a도부터 제6d도까지는 본 발명에 따라 형성되는 MOSFET구조의 소자 분리용 마스크를 이용한 트렌치형 소자분리막을 형성하는 과정을 나타내는 것으로, 평면도 제2의 절단선 X-X'의 단면도.
* 도면의 주요부분에 대한 부호의 설명
A : 소자분리용 마스크 B : 게이트전극 마스크
C : 엑티브영역 D : 필드영역
1 : 반도체 기판 2, 2A : 소자분리막
3, 3A : 게이트 산화막 4 : 게이트전극
5 : 소오스/드레인전극 11 : 고 산화율 층
20 : 트렌치
본 발명은 트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법에 관한 것으로, 특히 액티브(active) 영역과 필드(field) 영역의 경계면에 일정폭으로 형성된 트렌치에 소자분리막을 형성하되 필드영역에 고 산화율 층을 형성하여 게이트 산화막 형성시 필드영역에 선택적으로 두꺼운 산화막을 형성하는 기술이다.
일반적으로 반도체 장치는 집적도의 증가에 따라 액티브소자들 사이를 분리하는 종래의 LOCOS(Local Oxidation of Silicon) 방식은 과다한 버즈빅(Bird's Beak)에 의한 액티브영역의 미확보, 소자분리막의 불충분한 깊이등이 큰 단점으로 나타난다. 이와 같은 종래의 LOCOS 방식의 단점을 해결하기 위하여 트렌치형 소자 분리구조가 개발되었다.
그러나 종래의 트렌치형 소자분리구조에 있어서, 트렌치내부에 형성되는 소자분리절연막을 평탄화하는데 있어서 좁은 폭을 갖는 소자분리영역에서는 용이하게 평탄화할 수 있는데 반하여, 넓은 폭을 갖는 소자분리영역에서는 평탄화하는데 어려움이 있었다.
따라서, 본 발명은 이러한 종래의 단점을 해결하기 위하여 트렌치형 소자분리막을 소자의 액티브영역과 필드영역의 경계면에 일정폭으로 형성함으로써 트렌치내부에 형성되는 소자분리막을 용이하게 평탄할 수 있으며, 특히 필드영역에 고 산화율 층을 형성하여 게이트 산화막 형성시 필드영역에 선택적으로 두꺼운 산화막을 형성할 수 있어서 필드영역에 형성되어 있는 게이트 전극선과 반도체 기판과의 기생캐패시터에 의해 반도체 장치의 특성이 열화되는 것을 방지하는데 그 목적이 있다.
본 발명에 의한 반도체 장치에 의하면, 트렌치형 소자분리구조를 갖는 반도체 장치에 있어서, 트렌치형 소자분리막(2A)이 소자의 액티브영역과 필드영역의 경계면에 일정폭으로 형성되고, 액티브영역(C)에서의 게이트 산화막(3)의 두께에 비해 필드영역(D)의 게이트 산화막(3A)의 두께가 더 두꺼운 것을 특징으로 한다.
본 발명에 으하면 반도체 장치 제조방법에 있어서, 반도체 기판(1) 상부의 액티브영역(C)과 필드영역(D)의 경계면에 일정폭을 갖는 트렌치(20)을 형성하고, 상기 트렌치(20) 내부에 소자분리막(2A)을 형성하는 공정단계와, 상기 필드영역(D)에 고 산화율 층(11)을 형성하는 공전단계와, 상기 액티브영역(C)에서의 게이트 산화막(3)을 형성하되, 상기 필드영역(D)의 고 산화율 층(11) 상부에는 더 두꺼운 게이트 산화막(3A)을 형성하는 공정단계를 포함하는 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 방법에 따라 형성되는 MOSFET구조의 소자분리용 마스크(A)와 게이트전극마스크(B)를 나타내는 평면도로서, 소자분리용 마스크(A)의 내측이 액티브영역(C)이고 소자분리용 마스크(A)의 외측이 필드영역(D)이 된다.
제3도는 종래의 LOCOS(Local Oxidation of Silican) 방식에 따라 형성된 MOSFET구조로서, 반도체 기판(1)상에 소자분리막(2)과 게이트산하막(3), 게이트전극(4), 소오스/드레인전극(5)이 형성된 것을 제1도의 절단선Y-Y'의 단면을 따라 도시한 것이다.
제5도는 종래의 LOCOS(Local Oxidation of Silicon) 방식에 따라 형성된 MOSFET구조로서, 반도체 기판(1)에 소자분리막(2)과 게이트산화막(3), 게이트전극(4)이 형성됨을 제1도의 절단선 X-X'의 단면을 따라 도시한 것이다.
종래의 LOCOS(Local Oxidation of Silicon) 방식은 과다한 버즈 빅에 의한 액티브영역의 미확보, 소자분리막의 불충분한 깊이등이 큰 단점으로 나타난다.
제2도는 본 발명에 따라 형성되는 MOSFET구조의 소자분리용 마스크(A)와 게이트전극마스크(B)를 나타내는 평면도로서, 소자분리용 마스크(A)의 내측이 액티브영역(C)이고 소분자분리용 마스크(A)의 외측이 필드영역(D)이 된다.
제4도는 본 발명에 따라 형성된 MOSFET구조로서, 반도체 기판(1)상에 트렌치형 소자분리막(2A)과 게이트산화막(3), 게이트전극(4), 소오스/드레인전극(5)이 형성된 것을 제2도의 절단선 X-X'의 단면을 따라 도시한 것이다.
제6a도 내지 제6d도는 본 발명에 따라 형성되는 MOSFET구조의 분자 분리용 마스크를 이용한 트렌치형 소자분리막을 형성하는 과정을 나타내는 것으로, 평면도 제2도의 Y-Y'의 단면도로서, 제6a도는 반도체 기관(1)상부의 액티브영역(C)과 필드영역(D)의 경계면에 일정폭을 갖는 트렌치(20)을 혀성하고, 상기 트렌치(20)내부에 소자분리막(2A)을 형성한 상태의 단면도이다.
제6b도는 필드영역(D)에 고 산화율 층(11)을 형성한 상태의 단면도로서, 상기 고 산화율 층(11)은 As(ARSENIC), P(PHOSPHOROUS), Ar(ARGON), Si(SILICON) 등과 같이 원자량이 큰 원자를 이온주입함으로써 형성할 수 있으며, 상기 고 산화율 층(11)과 기판(1)과의 산화율 차이는 이온주입량과 산화조건에 따라 다소 차이가 있으나, As(DOSE : 5E15) 이온주입과 800℃, 습식산화시, 고 산화율 층(11)에서의 산화율이 기판(1)상에서의 산화율보다 10배 정도된다.
상기 필드영역(D)에 형성되고, 고 산화율 층(11)을 필드영역(D) 전체에 형성할 수도 있고, 필드영역(D)의 게이트전극이 형성될 부분에만 형성할 수도 있다.
제6c도는 게이트 산화막(3, 3A)을 형성한 상태의 단면도로서, 상기 기판(1)상에서의 게이트 산화막(3)의 두께에 비해 필드영역(D)의 고 산화율층(11)에서의 게이트 산화막(3A)의 두께가 두꺼운 것을 나타낸다.
제6d도는 게이트 전극(4)을 형성한 상태의 단면도이다.
상기와 같이 트렌치형 소자분리막을 소자의 액티브영역과 필드영역의 경계면에 일정폭으로 형성함으로써 트렌치내부에 형성되는 소자분리절연막을 용이하게 평탄화할 수 있으며, 특히 필드영역에 고 산화율 층을 형성하여 게이트 산하막 형성시 필드영역에 선택적으로 두꺼운 산화막을 형성할 수 있어서 필드영역에 형성되어 있는 게이트전극선과 반도체 기판과의 기생캐패시터에 의해 반도체 장치의 특성이 열화되는 것을 방지할 수 있는 장점이 된다.

Claims (9)

  1. 트렌치형 소자분리구조를 갖는 반도체 장치에 있어서, 트렌치형 소자분리막(2A)이 소자의 액티브영역과 필드영역의 경계면에 일정폭으로 형성되고, 액티브영역(C)에서의 게이트 산화막(3)의 두께에 비해 필드영역(D)의 게이트 산화막(3A)의 두께가 더 두꺼운 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 소자의 액티브영역과 필드영역의 경계면에 형성되는 트렌치형 소자분리막의 폭이 0.1∼3㎛인 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 소자의 액티브영역과 필드영역의 경계면에 형성되는 트렌치의 깊이가 0.2∼1㎛인 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치.
  4. 반도체 장치 제조방법에 있어서, 반도체 기판(1)상부의 액티브영역(C)과 필드영역(D)의 경계면에 일정폭을 갖는 트렌치(20)을 형성하고, 상기 트렌치(20)내부에 소자분리막(2A)을 형성하는 공정단계와, 상기 필드영역(D)에 고 산화율 층(11)을 형성하는 공정단계와, 상기 액티브영역(C)에서의 게이트 산화막(3)을 형성하되, 상기 필드 영역(D)의 고 산화율 층(11)상부에는 더 두꺼운 게이트 산화막(3A)을 형성하는 공정단계를 포함하는 트렌치형 소자분리구조를 갖는 반도체 장치 제조방법.
  5. 제4항에 있어서, 상기 고 산화율 층(11)는 상기 소자분리막(2A)에 불순물을 이온주입하여 형성하는 것을 특징으로 트렌치형 소자분리구조를 갖는 반도체 장치 제조방법.
  6. 제5항에 있어서, 상기 고 산화율 층(11)을 형성하기 위한 불순물은 As, P, Ar, Si 중 하나 또는 2개 이상인 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 고 산화율 층(11)을 형성하기 위한 이온주입 DOSE를 5E14-5E16로 하는 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치 제조방법.
  8. 제4항에 있어서, 상기 고 산화율 층(11)을 필드영역(D) 전체에 형성되는 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치 제조방법.
  9. 제4항에 있어서, 상기 고 산화율 층(11)을 필드영역(D)에 형성되는 게이트 전극 하부에만 형성되는 것을 특징으로 하는 트렌치형 소자분리구조를 갖는 반도체 장치 제조방법.
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JP7006514A JP2793141B2 (ja) 1994-01-19 1995-01-19 トレンチ素子分離膜を有する半導体装置の製造方法
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6399448B1 (en) 1999-11-19 2002-06-04 Chartered Semiconductor Manufacturing Ltd. Method for forming dual gate oxide
US6429148B1 (en) * 2001-10-09 2002-08-06 Promos Technologies, Inc. Anisotropic formation process of oxide layers for vertical transistors
US6759295B1 (en) * 2002-08-20 2004-07-06 Advanced Micro Devices, Inc. Method of determining the active region width between shallow trench isolation structures using a gate current measurement technique for fabricating a flash memory semiconductor device and device thereby formed

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8105559A (nl) * 1981-12-10 1983-07-01 Philips Nv Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
US4597164A (en) * 1984-08-31 1986-07-01 Texas Instruments Incorporated Trench isolation process for integrated circuit devices
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
JPH01160032A (ja) * 1987-12-17 1989-06-22 Fujitsu Ltd 半導体装置
US4912062A (en) * 1988-05-20 1990-03-27 Motorola, Inc. Method of eliminating bird's beaks when forming field oxide without nitride mask
JPH0230160A (ja) * 1988-07-19 1990-01-31 Nec Corp 半導体装置
US5137837A (en) * 1990-08-20 1992-08-11 Hughes Aircraft Company Radiation-hard, high-voltage semiconductive device structure fabricated on SOI substrate
US5177028A (en) * 1991-10-22 1993-01-05 Micron Technology, Inc. Trench isolation method having a double polysilicon gate formed on mesas

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DE19501549A1 (de) 1995-07-20
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JPH07283305A (ja) 1995-10-27

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