NL8105559A - Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. - Google Patents

Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. Download PDF

Info

Publication number
NL8105559A
NL8105559A NL8105559A NL8105559A NL8105559A NL 8105559 A NL8105559 A NL 8105559A NL 8105559 A NL8105559 A NL 8105559A NL 8105559 A NL8105559 A NL 8105559A NL 8105559 A NL8105559 A NL 8105559A
Authority
NL
Netherlands
Prior art keywords
layer
oxidation
substrate region
oxidized
groove
Prior art date
Application number
NL8105559A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8105559A priority Critical patent/NL8105559A/nl
Priority to DE19823245064 priority patent/DE3245064A1/de
Priority to GB08234745A priority patent/GB2111304B/en
Priority to FR8220394A priority patent/FR2518316B1/fr
Priority to IT24636/82A priority patent/IT1191118B/it
Priority to CH7115/82A priority patent/CH661150A5/de
Priority to IE2900/82A priority patent/IE54307B1/en
Priority to US06/447,844 priority patent/US4449287A/en
Priority to CA000417321A priority patent/CA1203323A/en
Priority to JP57216750A priority patent/JPS58107637A/ja
Publication of NL8105559A publication Critical patent/NL8105559A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66946—Charge transfer devices
    • H01L29/66954—Charge transfer devices with an insulated gate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/11—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having cover layers or intermediate layers, e.g. subbing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/911—Differential oxidation and etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

i. Jt PHN 10211 1 N.V. Philips' Gloeilanpenfabrieken te Eindhoven.
'•Werkwijze voor het aanbrengen van een smalle groef in een substraatge-bied, in het bijzonder een halfgeleidersubstraatgebied".
De uitvinding heeft betrekking op een werkwijze voor het aanbrengen van een smalle groef in een subs traatgebied, waarbij de breedte van de groef langs zelf registrerende weg wordt bepaald.
De uitvinding heeft ook betrekking op een inrichting met een 5 subs traatgebied bevattende een smalle groef of spleet, vervaardigd door toepassing van de werkwijze.
Bij de voortschrijdende ontwikkeling van geïntegreerde schakelingen en de daarbij toegepaste technologie worden steeds hogere eisen gesteld aan de pakkingsdichtheid, en worden als gevolg daarvan steeds 10 kleinere afmetingen van de afzonderlijke bouwelementen van de schakeling nagestreefd. Daarbij wordt in de meeste gevallen gebruik gemaakt van fo-tolithografische etsmethoden. Men komt daarbij echter reeds spoedig aan een ondergrens voor de te bereiken afmetingen. Deze grens wordt onder andere bepaald door het oplossend vermogen van de bij deze technieken 15 gebruikte fotogevoelige lak. Hierin kan enige verbetering worden gebracht door toepassing van lakken die gevoelig zijn voor ultraviolette-, rontgen-of elektronenstraling, maar ook dan blijft het nadeel bestaan., dat vaak meerdere maskers successievelijk op elkaar moeten worden uitgericht. Daarbij moeten toleranties in acht worden genomen die ook weer een grens 20 stellen aan de te bereiken kleinste afmetingen.
Dit laatste bezwaar is voor een belangrijk deel te ondervangen door halfgeleiderzones, contactvensters en metallisering op zelfregis-trerende wijze aan te brengen, dat wil zeggen onder toepassing van een reeks opeenvolgende bewerkingen, geen waarvan het uitrichten van een pa-25 troon ten opzichte van een reeds eerder aangebracht patroon vereist.
Een werkwijze van de in de aanhef beschreven soort, waarbij in een substraatgebied bestaande uit een polykristallijne siliciumlaag een smalle spleet wordt aangebracht is bekend uit Proceedings van de IEEE International Solid-State Circuits Conference, Februari 1981, blz. 216-30 217.
Bij deze bekende werkwijze wordt de breedte van de spleet bepaald door een onderetsproces met behulp van een selectieve etsvloeistof.
Het toepassen van een dergelijke "natte" onderetsmethode heeft echter be- 8103559 fc.
PHN 10211 2 langrijke nadelen, zoals onder meer het gevaar dat verontreinigingen in de door onderetsen verkregen holten achterblijven, en geeft in het algemeen een niet of weinig reproduceerbaar resultaat.
De uitvinding beoogt onder meer een werkwijze te verschaffen 5 voor het langs zelfregistrerende weg aanbrengen van een smalle groef of spleet in een substraatgebied zonder dat daarvoor met behulp van een ets-vloeistof ondergeëtst behoeft te worden en zonder dat gecompliceerde ets-methoden behoeven te worden toegepast.
De uitvinding berust onder meer op het inzicht, dat dit bereikt 10 kan worden door toepassing van een laag van oxydeerbaar materiaal, die tijdelijk als hulplaag fungeert en in de loop van het proces verwijderd wordt.
Een werkwijze van de in de aanhef beschreven soort heeft daartoe volgens de uitvinding het kenmerk, dat qp een oppervlak van het sub-15 straatgebied tenminste een oxydatieverhinderende laag, en daarop een oxy-deerbare laag wordt aangebracht, dat de oxydeerbare laag boven een deel van het oppervlak van het substraatgebied selectief wordt verwijderd, waarna een randdeel van het overgebleven deel van de oxydeerbare laag over zijn gehele dikte, en de rest van de oxydeerbare laag hoogstens slechts 20 over een deel van zijn dikte selectief wordt geoxydeerd, en dat vervolgens althans het onbedekte deel van de oxydatieverhinderende laag selectief wordt verwijderd, het vrijgelegde deel van het substraatgebied over een deel van zijn dikte thermisch wordt geoxydeerd, en langs zelfregistrerende weg praktisch slechts ter plaatse van het geoxydeerde randdeel 25 het substraatgebied wordt vrijgelegd en ter vorming van de groef over althans een deel van zijn dikte wordt weggeëtst, waarbij het genoemde overgebleven deel van de oxydeerbare laag met inbegrip van het geoxydeerde randdeel wordt verwijderd.
De werkwijze volgens de uitvinding heeft het belangrijke voor-30 deel dat het reeds in het begin van het proces verkregen geoxydeerde randdeel, dat zeer kleine afmetingen (<1^um) kan hebben, de uiteindelijk verkregen breedte van de spleet of groef bepaalt zonder dat daarvoor verdere nauwkeurige uitricht- en maskeringsstappen noodzakelijk zijn. Bovendien kan bij toepassing van de werkwijze volgens de uitvinding voor de ver-35 vaardiging van een halfgeleiderinrichting dit geoxydeerde randdeel tevens de plaats van verdere actieve en passieve delen van de inrichting, bijvoorbeeld van diffusies en contacten bepalen, zoals hieronder nader zal worden uiteengezet.
8105559 $ * HHN 102Π 3
Het zelf registrerend vrij leggen van het smalle, voor het etsen van de groef bestemde substraatgedeelte kan op verschillende wijzen geschieden. Volgens een eerste belangrijke voorkeursuitvoering wordt na het verwijderen van het onbedekte deel van de oxydatieverhinderende laag 5 het geoxideerde deel van de oxydeerbare laag geheel weggeëtst, waarna gelijktijdig met de thermische oxydatie van het vrij gelegde deel van het suhstraatgebied het overgebleven deel van de oxydeerbare laag geheel wordt geoxideerd, en door verwijdering van het onbedekte deel van de oxydatie-verhinderende laag het daaronder liggende deel van het suhstraatgebied 10 wordt vrijgelegd. Daarbij kan tegelijk met de vorming van het geoxydeer-de randdeel ook de rest van de oxydeerbare laag voor een deel geoxydeerd worden.
Volgens een andere uitvoeringswijze echter wordt in eerste instantie slechts een randdeel van de oxydeerbare laag geoxydeerd. Daartoe 15 wordt op de oxydeerbare laag een tweede oxydatieverhinderende laag aangebracht, die tijdens de oxydatie van het genoemde randdeel het overige deel van de oxydeerbare laag tegen oxydatie beschermt.
Het geoxydeerde randdeel kan gedurende het grootste deel van het proces aanwezig blijven. Dit is het geval bij een voorkeursuitvoering, 20 waarbij na de genoemde thermische oxydatie van het vrijgelegde deel van het suhstraatgebied de tweede oxydatieverhinderende laag en de daaronder liggende oxydeerbare laag worden verwijderd, vervolgens het zo vrijgelegde deel van de eerste oxydatieverhinderende laag wordt verwijderd, en daarna het geoxydeerde randdeel en de thermische oxydelaag op het sub-25 straatgebied worden weggeëtst, waarna het suhstraatgebied opnieuw thermisch wordt geoxydeerd en door verwijdering van het onbedekte deel van de eerste oxydatieverhinderende laag het daaronder liggende deel van het suhstraatgebied wordt vrijgelegd.
Het geoxydeerde randdeel kan echter ook reeds in een vroeg sta-30 dium worden verwijderd zonder dat dit aan de zelfregistrerende bepaling van de groefbreedte afbreuk doet. Zo wordt, volgens een andere belangrijke voorkeursuitvoering, reeds na het verwijderen van het onbedekte deel van de eerste oxydatieverhinderende laag het geoxydeerde randdeel weggeëtst, en wordt na de thermische oxydatie van het suhstraatgebied 35 de tweede oxydatieverhinderende laag verwijderd, waarna tijdens het etsen van de groef in het vrijgelegde deel van het suhstraatgebied tevens de oxydeerbare laag wordt weggeëtst.
Een andere variant van de werkwijze volgens de uitvinding is 8102539 V * EHN 10211 4 daardoor gekenmerkt, dat na de vorming van het geoxydeerde randdeel de tweede oxydatieverhinderende laag geheel, en de eerste oxydatieverhinde-rende laag slechts over een deel van zijn dikte wordt weggeëtst, dat daarna de oxydeerbare laag selectief wordt weggeëtst, dat vervolgens de 5 niet onder 'het geoxydeerde randdeel liggende delen van de eerste oxydatieverhinderende laag worden verwijderd, waarna het geoxydeerde randdeel wordt weggeëtst, en vervolgens het vrijgelegde deel van het substraatge-bied wordt geoxydeerd, waarna het overgebleven deel van de eerste oxydatieverhinderende laag selectief wordt weggeëtst.
10 Ofschoon de werkwijze volgens de uitvinding vooral van belang is voor het vervaardigen van een half geleider inrichting, kan zij bij toepassing van niet-halfgeleidende substraatmaterialen zeer goed gebruikt worden voor het aanbrengen van smalle groeven in andere materialen, bijvoorbeeld in een kunststof of in een metaal.
15 De groef kan zich over een deel van de dikte van het substraat- gebied uitstrekken. Wanneer echter als substraatgebied een op een drager aangebrachte laag wordt toegepast kan de groef zich met voordeel over de gehele dikte van deze laag uitstrekken en zodoende delen van de laag van elkaar scheiden.
20 De uitvinding zal verder worden toegelicht aan de hand van de - tekening, waarin
Figuur 1 t/m 9 schematisch in dwarsdoorsnede een halfgeleiderin-richting weergeven in opeenvolgende stadia van vervaardiging volgens een eerste uitvoeringsvorm van de werkwijze volgens de uitvinding.
25 Figuur 10 t/m 15 schematisch dwarsdoorsneden tonen van een half geleider inrichting in opeenvolgende stadia van vervaardiging volgens een variant van de uitvoering van Fig. 1 t/m 9,
Figuur 16 t/m 23 schematisch in dwarsdoorsnede opeenvolgende stadia van de vervaardiging van een halfgeleiderinrichting volgens een andere 3Ovoorkeursuitvoering tonen,
Figuur 24 t/m 31 schematisch in dwarsdoorsnede opeenvolgende stadia van de vervaardiging van een halfgeleiderinrichting volgens een verdere voorkeursuitvoering tonen,'
Figuur 32 schematisch in dwarsdoorsnede een andere halfgeleider-35inrichting, vervaardigd volgens de voorkeursuitvoering van Fig. 24 t/m 31 toont,
Figuur 33 t/m 38 een variant van de uitvoeringsvorm volgens Fig.
24 t/m 31 weergeven, 8105559 - * * EHN 10211 5
Figuur 39 t/m 45 schematisch in dwarsdoorsnede andere details tijdens de stadia van de uitvoering volgens Fig. 33 t/m 38 tonen, en
Figuur 46 t/m 48 een toepassing van de werkwijze volgens de uitvinding buiten het gebied van de halfgeleidertechniek weergeven.
5 De figuren zijn zuiver schematisch en niet qp schaal getekend.
Overeenkomstige delen zijn als regel met dezelfde verwijzings-cijfers aangeduid.
De figuren 1 t/m 9 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een halfgeleiderinrichting volgens de 10 werkwijze overeenkomstig de uitvinding.
In dit voorbeeld wordt de uitvinding toegepast cm een eilandvormig deel van een epitaxiale laag zijdelings te isoleren door middel van zeer smalle oxydegebieden. Uitgegaan wordt van een substraatgebied dat in dit voorbeeld gevormd wordt door een siliciumlichaam met een p—type 15 gebied 10, een n-type geleidende begraven laag 11 en een daaropgelegen p-type geleidende epitaxiale laag 12. Op een oppervlak 13 van het substraatgebied 1 is een oxydatieverhinderende laag 2, in dit voorbeeld een siliciumnitridelaag, aangebracht. Daarop is een oxydeerbare laag 3, in dit geval een laag polykristallijn silicium aangebracht. Ofschoon dit, 20 zoals uit een volgend voorbeeld zal blijken, niet altijd noodzakelijk is, wordt in dit voorbeeld qp de laag 3 nog een tweede oxydatieverhinderende laag 4, in dit geval eveneens een siliciumnitridelaag, aangebracht. Daarmee is de situatie van Figuur 1 ontstaan.
De Cö^deerbare laag 3 wordt nu boven een deel van het oppervlak 25 13 verwijderd. Hiertoe wordt eerst de siliciumnitridelaag 4 gedeeltelijk weggeëtst, waarna het zo vrijgelegde deel van de laag 3 door etsen, of door oxyderen en wegetsen van het oxyde, geheel wordt verwijderd. De rand van het overgebleven deel van de laag 3 wordt vervolgens aan een thermische oxydatie onderworpen, waardoor een randdeel 5 van de laag 3 over zijn ge-30 hele dikte wordt geoxideerd, zie Figuur 2.
Daarna worden het overgebleven deel van de laag 4 en het onbedekte deel van de eerste oxydatieverhinderende laag 2 verwijderd, zie Figuur 3. Hierna wordt langs zelfregistrerende weg praktisch slechts ter plaatse van het geoxydeerde randdeel 5 het substraatgebied vrij gelegd en geëtst.
35 In dit voorbeeld geschiedt dit op de volgende wijze.
Nadat het geoxydeerde randdeel 5 is weggeëtst, waarbij de situatie van Figuur 4 is ontstaan, wordt het vrijgelegde deel van het substraatgebied 1 over een deel van de dikte van de laag 12 thermisch geoxydeerd.
8105559 i * '* PHN 10211 6
Tijdens deze thermische oxydatie wordt tevens de siliciumlaag 3 over zijn gehele dikte geoxydeerd. Zodoende worden de oxydelagen 6 en 7 gevormd, zie Figuur 5. Daarna wordt het tussen de oxydelagen 6 en 7 overgebleven deel van de siliciumnitridelaag 2 selectief weggeëtst, zodat ter plaatse 5 van het eerder verwijderde geoxydeerde randdeel 5 van de laag 3 het sub-straatgebied wordt vrijgelegd. Door plasma-etsen wordt nu in het zeer smalle vrij gelegde deel van het substraatgebied, dat een breedte kan hebben van minder dan 1^um, een groef 8 met nagenoeg vertikale wanden geëtst die zijdelings een eilandvormig deel 12A van de epitaxiale laag 12 geheel 10 omringt en zich door de begraven laag 11 heen uitstrékt, zie Figuur 6.
Na het wegetsen van de oxydelagen 6 en 7 (zie Figuur 7) wordt nu een thermische oxydatie uitgevoerd, waarbij de groef 8 geheel met oxyde wordt opgevuld, en waarbij in de groef 8 en buiten het eiland 12A een dikke veldoxydelaag 9 ontstaat (Figuur 8).
15 Na het selectief wegetsen van de siliciumnitridelaag 2 kan nu door toepassing van in de halfgeleidertechniek algemeen gebruikelijke methoden in het eiland 12A een halfgeleiderschakelelement, bijvoorbeeld een transistor met collectorzone 11, basiszone 12A en een n-type emitter-zone 14 alsmede een collectorverbindingszone 15 worden gevormd. De con-20 tactvensters kunnen daarbij in een dunne oxydelaag 16 worden gevormd.
Het etsen van contactvensters door het dikke veldoxyde heen kan worden vermeden dankzij de aanwezigheid van de nitridelaag 2 tijdens het dicht-oxyderen van de groef 8.
Aangezien siliciumoxyde, siliciumnitride en silicium selectief 25 ten opzichte van elkaar geëtst kunnen worden, werd in het beschreven proces zonder maskerings- en uitrichts tappen, dus geheel langs zelf registrerende weg, slechts het onder het geoxideerde randdeel 5 gelegen deel van het substraatgebied 1, dat wil zeggen van de bovenste, epitxiale laag 12 ervan, vrijgelegd en over een deel van de substraatdikte weggeëtst, waar-30 bij het overgebleven deel van de oxydeerbare laag 3 alsmede het geoxydeer-de randdeel 5 werden verwijderd.
De in de groeven 8 gevormde oxydegebieden 9 kunnen smaller dan 1 yum zijn, dus zeer veel smaller dan de gebruikelijke gediffundeerde of dielektrische scheidingsgebieden. Dit verhoogt in belangrijke mate de 35 compactheid van de schakeling, die een groot aantal eilanden van de struk-tuur volgens Figuur 9 met vele halfgeleiderschakelelementen kan bevatten.
De keuze van de verschillende laagdikten en etsmethoden kan geheel aan de vakman worden overgelaten, en is afhankelijk van de gewenste 8105359 vm 10211 7 £ * toepassing. In dit voorbeeld was de dikte van de laag 2 75 nm, van de laag 3 0,35^um, van de laag 4 150 nm. De breedte van de groeven 8 was 0,5^um, hun diepte 7^um. De epitaxiale laag 12 had een dikte van 3^um en de begraven laag 11 was 3^um dik.
5 Als selectief etsmiddel voor siliciumnitride kan bijvoorbeeld heet fosforzuur (140°-18Q°C) , als selectief etsmiddel voor siliciumoxyde een gebufferde HF-qplossing in water, en als selectief etsmiddel voor polykristallijn silicium KQH in water (20 gew.%) worden toegepast. Het etsen van de groeven 8 kan bijvoorbeeld warden uitgevoerd in een CCl^-chloor plasma bij een frequentie van bijvoorbeeld 13,56 MHz, een druk van 9,3 Pa en een vermogen van 3000 W.
In plaats van een transistor met epitaxiale basiszone kan natuurlijk ook een transistor met gediffundeerde of geïmplanteerde p-type basiszone warden gevormd, wanneer bijvoorbeeld de laag 12 niet p-type doch n-I5 type geleidend is en als collectorzone dient, waarbij de hooggedoteerde n-type begraven laag 11 dan op gebruikelijke wijze de begraven collector-aansluiting vormt die via de zone 15 op het bovenoppervlak wordt gecontacteerd.
Op het voorbeeld van Figuur 1 t/m 9 is een variant mogelijk die 20 in Figuur 10 t/m 15 schematisch is aangegeven. Doordat bij deze variant de siliciumnitridelaag 4 dunner gekozen wordt dan de laag 2 blijft na wegetsen van de laag 4 het onbedekte deel van de laag 2 nog voor een deel staan; zie Figuur 10, die correspondeert met het stadium van Figuur 3 van het vorige voorbeeld. Vervolgens wordt de siliciumlaag 3 selectief wegge-25 etst (Figuur 11), waarna al het onbedekte siliciumnitride wordt verwijderd (Figuur 12). Na wegetsen van het geoxideerde randdeel 5 (Figuur 13) wordt door thermische oxydatie de oxydelaag 7 gevormd (Figuur 14).
Dan wordt het siliciumnitride 2 selectief weggeëtst en in het zo vrijge-legde deel van het substraat 1 de groef 8 geëtst (Figuur 15). Deze variant 30 heeft echter het nadeel dat, na opvullen van de groef 8 met oxyde, het dikke veldoxyde aan beide zijden van de groef ontstaat, wat voor het vormen en contacteren van gedoteerde halfgeleiderzones van later aan te brengen half geleider schakelelementen problemen kan opleveren. Voor somtiige andere toepassing, bijvoorbeeld wanneer het substraat 1 een op een drager 35 aangebrachte siliciumlaag is die door de groef 8 geheel doorsneden wordt, kan deze variant echter van voordeel zijn aangezien zij technologisch iets eenvoudiger is. Zo worden hier bijvoorbeeld de delen van het substraatge-bied 1 aan weerszijden van de groef aan dezelfde thermische oxydatie on- 8 1 Q 3 5 5 9 EHN 10211 8 i * 4 derworpen en verkrijgen daardoor uiteindelijk dezelfde dikte. Dit in tegenstelling tot het voorbeeld van Fig. 1 t/m 9, waar in het eindstadium (Figuur 9) de epitaxiale laag 12 ter plaatse van het eiland 12 A dikker is dan er naast.
5 Een andere voorkeursuitvoering, waarbij een tweede oxydatiever- hinderende laag op de oxydeerbare laag 3 achterwege kan worden gelaten zal nu worden beschreven aan de hand van de figuren 16 t/m 23. In dit voorbeeld en enkele volgende voorbeelden zal de werkwijze volgens de uitvinding worden toegelicht aan de hand van de vervaardiging van een klei-10 ne bipolaire transistor. Het zal echter duidelijk zijn dat bij de vervaardiging van andere halfgeleiderschakelelementen ook met voordeel van de uitvinding gebruik kan worden gemaakt.
Uitgegaan wordt van een drager lichaam 20 van n-type silicium waarin, via een venster in een siliciumoxydelaag 22, een p-type basiszone 15 21 is gediffundeerd. Op de isolerende laag 22 en binnen het venster qp de basiszone 21 is een laag polykristallijn silicium 1 neergeslagen. De siliciumlaag 1 vormt in dit voorbeeld het substraatgebied 1 en is niet of weinig gedoteerd. Cp de laag 1 is een cs^datieverhinderende laag 2 van siliciumnitride aangebracht, en op deze laag 2 bevindt zich weer een oxy-20 deerbare laag 3 die ook in dit voorbeeld uit silicium bestaat. Nadat een deel van de oxydeerbare laag 3 is verwijderd ontstaat de in Figuur 16 getékende situatie.
Nu wordt, evenals in de vorige voorbeelden, een randdeel 5 van de laag 3 over zijn gehele dikte geoxydeerd. Aangezien de laag 3 onbedekt 25 is wordt tijdens deze oxydatie ook de rest van de siliciumlaag 3 over een deel van zijndikte geoxydeerd. Daarna wordt het onbedekte deel van de oxy- datieverhinderende laag 2 verwijderd, zodat de struktuur van Figuur 17 wordt verkregen. De grens van het geheel geoxydeerde randdeel 5 is gestippeld aangeduid.
30 In dit stadium kan het vrij gelegde deel van de laag 1 worden gedoteerd. In dit voorbeeld wordt dit gedaan door middel van een boorionen- implantatie die het vrij liggende deel van de laag 1 sterk p-type geleidend maakt, terwijl het overige deel van de laag 1 door de erboven liggende lagen tegen deze ionenimplantatie wordt gemaskeerd. Dosis en energie van 35 de implantatie kunnen hiertoe in elk voorkomend geval door de vakman geschikt worden gekozen.
Het oxyde wordt vervolgens verwijderd, zie Figuur 18. Daarna wordt opnieuw een thermische oxydatie uitgevoerd, waarbij het gehele 8105559 * i PHN 10211 9 overgebleven deel van de siliciumlaag 3 in oxyde 23 wordt argezet. Op het onbedekte deel van de siliciumlaag ontstaat daarbij ook een oxydelaag 24, zie Figuur 19.
Bat onbedekte deel van de s iliciumnitridelaag 2 wordt vervolgens 5 weggeëtst, zie Figuur 20, en roet behulp van de lagen 2, 23 en 24 als masker ing wordt door plasma-etsen een groef 8 gevormd die zich door de gehele dikte van de laag 1 heen uitstrekt. De laag 1 wordt zodoende verdeeld in twee laagdelen IA en 1B, zie Figuur 21. Hierna wordt het oxyde 23 en 24 weggeëtst (Figuur 22) waarna door thermische oxydatie het laagdeel 1A 10 en de wand van de groef 8 met een oxydelaag 25 worden bedekt, zie Figuur 23. Na het verwijderen van de siliciumnitridelaag 2 kan vervolgens door diffusie of implantatie de n—type emitter zone 26 worden gevormd, waarbij gelijktijdig het laagdeel 1B een hoge n-type dotering krijgt. De zo verkregen transistor heeft laagobmige polykristallij ne emitter- en basisaan-15 sluitingen. De collectoraansluiting kan elders op het collectorgebied 20 worden aangebracht (hier niet getékend).
De figuren 24 t/m 31 tonen schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van een halfgeleider inrichting overeenkomstig een verdere voorkeursuitvoering van de werkwijze volgens de uit-20 vinding.
In dit voorbeeld wordt eveneens de vervaardiging van een bipolaire transistor beschreven. Alleen het deel van de te vervaardigen halfgeleider inricht ing , waarin de transistor wordt gevormd is in de figuren weergegeven.
25 Uitgegaan wordt van een dragerlichaam, dat in dit voorbeeld ge vormd wordt door een n-type siliciumgebied 30 dat voor een deel bedekt is met een siliciumoxydelaag 31. In de laag 31 is een venster aangebracht, via welk venster door diffusie of ionenimplantatie een p-type basiszone 32 is aangebracht. Op dit dragerlichaam worden achtereenvolgens door toe-30 passing van in de halfgeleidertechniek bekende depositiemethoden een als substraatgebied dienende eerste siliciumlaag 1, een daarop gelegen oxy-datieverhinderende laag 2, in dit voorbeeld van siliciumnitride, en een daarop gelegen oxydeerbare laag 3, in dit voorbeeld een tweede siliciumlaag, aangebracht. In het hier behandelde voorbeeld wordt bovendien op 35 de tweede siliciumlaag 3 nog een tweede oxydatieverhinderende laag 4 met een grotere dikte dan de laag 2, in dit voorbeeld eveneens van siliciumr nitride, aangebracht. Opgemerkt wordt nog dat hier, evenals in de voorafgaande voorbeelden, tussen de siliciumnitridelagen 2 en 4 en de onder- 8105559 PHN 10211 10 liggende siliciumlagen 1 resp. 3 soms nog een zeer dunne/ hier niet /wordt getékende , oxydelaag/aangebracht. De lagen 1 en 3 zijn in dit voorbeeld nagenoeg ongedoteerde polykristallijne siliciumlagen net een dikte van 0,5^um resp, 0,35^um. De nitridelagen 2 en 4 hebben respectievelijk een 5 dikte van 75 nm en 150 run.
Door deze handelingen is de situatie van Figuur 24 ontstaan.
Door achtereenvolgens etsen van de lagen 4 en 3/ waarbij een fotolakmasker als etsmasker kan worden toegepast, wordt de tweede sili-ciumlaag 3 boven een deel van het oppervlak van de laag 1 verwijderd, 10 waarna vervolgens een randdeel 5 van het overgebleven deel van de oxydeer-bare siliciumlaag 3 over zijn gehele dikte wordt geoxydeerd, zie Figuur 25. De siliciumnitridelagen 2 en 4 beschermen de onderliggende silicium-lagen 1 en 3 daarbij tegen oxydatie. Het geoxideerde randdeel 5 heeft in dit voorbeeld een breedte van ongeveer 0,9^um, 15 Vervolgens wordt (zie Figuur 26) het onbedekte deel van de eers te oxydatieverhinderende laag 2 (inclusief een eventueel daaronder liggende, zeer dunne oxydelaag) verwijderd. De nitridelaag 4 blijft daarbij, omdat zij dikker is dan de laag 2, gedeeltelijk behouden. Daarna wordt (zie Figuur 27) door verhitting in een zuurstofhoudende atmosfeer het vrijge-20 legde deel van de eerste siliciumlaag 1 over een deel van zijn dikte geoxideerd, waardoor een thermische oxydelaag 33 wordt gevormd met een dikte van bijvoorbeeld 0,15^um.
Vervolgens wordt ook hier langs zelfregistrerende weg praktisch slechts ter plaatse van het geoxydeerde randdeel 5 het subs traatgebied, 25 hier dus de eerste siliciumlaag 1, vrijgelegd en weggeëtst, waarbij het overgebleven deel van de oxydeerbare laag, hier de siliciumlaag 3, met inbegrip van het geoxydeerde randdeel 5 wordt verwijderd. In dit voorbeeld gebeurt dit als volgt.
Eerst worden na elkaar de tweede oxydatieverhinderende laag 4 30 en de daaronder liggende tweede siliciumlaag 3 verwijderd door etsen, waarna ook het zo vrijgelegde deel van de eerste oxydatieverhinderende laag 2 wordt verwijderd. Zo ontstaat de situatie volgens Figuur 28. Vervolgens worden gelijktijdig het geoxydeerde randdeel 5 en de thermische oxydelaag 33 weggeëtst, waarbij de struktuur volgens Figuur 29 ontstaat.
35 Daarna wordt de gehele siliciumlaag 1 opnieuw van een thermische oxydelaag 34 voorzien, waarbij het oorspronkelijk onder de oxyderand 5 gelegen deel van de laag 2 tegen deze thermische oxydatie maskeert. Dit overgebleven deel van de laag 2 wordt vervolgens selectief weggeëtst, waarna 8105559 ΣΉΝ 10211 11 het eronder gelegen deel van de siliciumlaag 1 door etsen wordt verwijderd. De verkregen groef 8 strekt zich dus in dit geval door de gehele dikte van het substraatgebied uit en vormt zodoende een smalle spleet, die de laag 1 in twee delen 1A en 1B verdeelt.
5 Cta de bipolaire transistor te vormen, worden na het bereiken van het stadium volgens Figuur 25 het niet onder de laag 3 gelegen deel van de siliciumlaag 1 met een acceptor, bijvoorbeeld met boor, gedoteerd. Dit kan door middel van ionenimplantatie (welke door de nitridelaag 2 heen kan plaatsvinden) zowel in het stadium van Figuur 25 als in dat volgens Figuur 10 26, en door middel van diffusie in het stadium van Figuur 26 geschieden. Het zo verkregen hooggedoteerde p-type geleidende deel van de laag 1 vormt een goed ohms contact qp de p-type basiszone 32. De tweede siliciumlaag 3 en het geoxideerde randdeel 5 daarvan dienen bij deze dotering als masker.
Verder wordt na het bereiken van het stadium van Figuur 28 een 15 donoriirplantatie of -diffusie, bijvoorbeeld met arseen, uitgevoerd. Het onbedekte deel van de siliciumlaag 1 verkrijgt daarbij een hoge n-type dotering. Wanneer een arseenimplantatie wordt uitgevoerd kan deze ook geschieden wanneer de laag 2 nog aanwezig is. Tijdens de met deze dotering gepaard gaande thermische behandelingen, en ook tijdens de vorming van de 20 thermische oxydelaag 34, diffundeert het arseen vanuit de laag 1 in de basiszone 32 en vormt daar de n-type onitterzone 35, zie Figuur 28-30.
Desgewenst kan in het stadium van Figuur 29 de siliciumlaag 1 geheel bedekt worden met een laag van een metaalsilicide, bijvoorbeeld platinasilicide, molybdeensilicide of een ander geschikt silicide, ten-25 einde de geleidbaarheid van zowel de emitter-als de basisaansluitgeleiders te verhogen. Daartoe wordt qp gebruikelijke wijze de laag 1 bedekt met een metaallaag die daarna door verhitting in een silicidelaag wordt omgezet. Het qp de nitridelaag 2 overgebleven metaal wordt daarna door etsen verwijderd. Afhankelijk van de dikte van de siliciumlaag 1 kan daarbij 30 deze laag 1 over zijn gehele dikte of over slechts een deel van zijn dikte in metaalsilicide worden omgezet.
Tenslotte worden (zie Figuur 31) door een thermische oxydatie of langs pyrolithische weg de emitter-basisovergang en de randen van de siliciumlaagdelen 1A en 1B met een ozydelaag 36 bedekt, waarna langs ge-35 bruikelijke weg de collectorzone 30 qp een geschikt gekozen plaats, in dit voorbeeld aan de onderzijde, van een elëktrodelaag 37 wordt voorzien.
De laagdelen 1A en 1B die de basis- en emitteraansluitingen vormen, en de elëktrodelaag 37 kunnen vervolgens van aansluitgeleiders worden voorzien 8105559 ί- * ’ i ΕΗΝ 10211 12 en de inrichting kan op gebruikelijke wijze warden af gemonteerd. Het col-lectorgebied 30 kan in ook aan de bovenzijde worden gecontacteerd, wat de voorkeur verdient wanneer de transistor deel uitmaakt van een geïntegreerde schakeling..
5 Uit bovenstaande beschrijving volgt dat na de eerste, niet kri tische maskering ter verkrijging van de struktuur van Figuur 25, het gehele proces tot en met het stadium van Figuur 31 maskerloos kan worden uitgevoerd, waarbij de afstand tussen de siliciumlaagdelen 1A en 1B die de basis- en emitterbedrading vormen, en de plaats van de emitterzone 35 10 reeds in het begin door het geoxideerde randdeel 5 wordt bepaald. Met zeer eenvoudige middelen kan zodoende door toepassing van de uitvinding een hoge mate van zelf registratie worden bereikt.
In het hier beschreven uitvoeringsvoorbeeld werd een transistor met slechts één basis- en emitter aansluiting gerealiseerd, waarbij de 15 eerste siliciumlaag 1 uiteindelijk uit twee op geringe afstand van elkaar gelegen laagdelen bestond. Door de tweede siliciumlaag 3 echter zo te etsen, dat in het stadium van Figuur 25 meerdere delen van deze laag overblijven, waarvan elk deel van geoxideerde randdelen 5 kan worden voorzien, is het mogelijk meer ingewikkelde strukturen te realiseren waarbij de 20 eerste siliciumlaag 1 uit meerdere op geringe af stand van elkaar gelegen delen bestaat. Als voorbeeld is in Figuur 32 in dwarsdoorsnede een tran-sistorstruktuur met twee basisaansluitingen (1A,1C), een emittërcontact 1B en een collectórcontact 1D, alle op de bovenzijde en alle bestaande uit delen van de eerste siliciumlaag 1, getekend welke op deze wijze kan 25 worden gerealiseerd, en waarbij een gedeeltelijk verzonken oxydepatroon 38 is toegepast. De siliciumlaagdelen 1A en 1C zijn elders (buiten het "Ή vlak van de tekening) met elkaar verbonden. De n -type collectorcontact zone 39 wordt tegelijk met de emitterzone 35 aangebracht door diffusie vanuit het er op gelegen hooggedoteerde n-type deel 1D van de laag 1.
30 In de figuren 33 t/m 38 is een variant op deze voorkeursuitvoe ring aangegeven, waarbij (zie Figuur 33) wordt uitgegaan van de situatie van Figuur 26, waarbij echter ook reeds het geoxydeerde randdeel 5 is weggeëtst. Na het oxyderen van het vrij liggende deel van de siliciumlaag 1, waarbij ook de rand van de siliciumlaag 3 weer licht geoxydeerd is 35 (zie Figuur 34) wordt het vrij liggende deel van de siliciumnitridelaag 2 selectief weggeëtst (zie Figuur 35). Dan wordt, bij voorkeur in eenzelfde plasma-etsstap, de siliciumlaag 3 geheel weggeëtst en tegelijk de groef 8 gevormd (Figuur 36). Na een lichte oxydatie van de wanden van de groef 8 8195559 PHN 10211 13 wordt door selectief wegetsen van de siliciumnitridelaag 2 het daaronder liggende deel van de siliciumlaag 1 blootgelegd (Figuur 37). Dit deel kan dan gedoteerd worden met bijvoorbeeld arseen, door diffusie of door ionenimplantatie, waarbij de oxydelaag 33 als masker fungeert. Daarbij wordt 5 in de basiszone 32 tegelijk de emitterzone 35 gevormd (Figuur 38). Tenslotte wordt op het deel 1B van de siliciumlaag 1, en over een deel van het oxyde 33, een contactlaag 40, bijvoorbeeld van aluminium, aangebracht ter contactering van de emitterzone. Ook het laagdeel 1A kan desgewenst via een venster in de oxydelaag 33, van een contactlaag worden voorzien, 10 terwijl ook het collectorgebied 30 op een daartoe geschikte plaats van een aansluiting wordt voorzien.
Bij toepassing van de werkwijze volgens de uitvinding voor de vorming van smalle spleten in een tot de bedrading en de interconnecties van een geïntegreerde schakeling behorende siliciumlaag, zoals in de voor-15 beelden volgens Figuur 16 t/m 23 , 24 t/m 31 en 33 t/m 38 zal op verschillende plaatsen een p-type gedoopt deel van deze siliciumlaag moeten overgaan in een n-type gedoopt deel zonder dat de overgang gelij krichtend mag zijn. Dit geval zal zich bijvoorbeeld voordoen wanneer de collectorzone van een npn-transistor via de genoemde siliciumlaag verbonden is net de 20 basiszone van een andere npn-transistor. Een zeer geschikte wijze cm bij de in deze aanvrage beschreven techniek in dergelijke gevallen de p-type en n-type siliciumlaagdelen niet-gelijkrichtend op elkaar te laten aansluiten zal aan de hand van de figuren 39 t/m 45 worden aangeduid. Bij wijze van illustratie wordt hier uitgegaan van de werkwijze zoals beschre-25 ven in het voorbeeld van Figuur 33 t/m 38 (dat vanaf Figuur 26 een variant is van het voorbeeld volgens Figuur 24 t/m 31).
Op de plaats waar in de siliciumlaag een overgang tussen p- en n-silicium zal komen wordt, vóórdat de lagen 1, 2, 3 en 4 van respectievelijk silicium, siliciumnitride, silicium en siliciumnitride worden aan-30 gebracht, een klein gebiedje bestaande uit een metaalsilicidelaagje 50 van bijvoorbeeld PtSi, bij voorkeur bedekt met een isolerend laagje 51 van bijvoorbeeld siliciumnitride of siliciumoxyde, aangebracht (zie Figuur 39). Ut stadium komt overeen met dat volgens Figuur 24. Nadat, overeenkomstig Figuur 25, een deel van de siliciumlaag 3 is verwijderd 35 en een randdeel 5 is geoxydeerd ontstaat de struktuur van Figuur 40. Na verwijderen van de blootgelegde delen van de siliciumnitridelaag 2 en wegetsen van het oxydegebied 5 wordt de struktuur van Figuur 41 verkregen, die overeenkomt met het stadium van Figuur 33. Op dit moment wordt 8103559
Ji t * PHN 10211 14 door implantatie van boorionen het vrij liggende deel van de siliciumlaag 1 sterk p-type gedoteerd.
Vervolgens wordt dit vrij liggende deel van de laag 1 (en ook de rand van de laag 3) door thermisch oxyderen met een oxydelaag 33 bedekt, 5 waarna het vrij liggende nitride 2 selectief wordt verwijderd. Zie Figuur 42, die overeenkomt met het stadium van Figuur 34.
Na verwijderen van de nitridelaag 4 wordt de laag 1 bijvoorbeeld door middel van plasma-etsen doorgeëtst tot op de laag 51, waarbij de groef of spleet 8 wordt gevormd; zie Figuur 43 die correspondeert met 10 het stadium van Figuur 36. Daarbij wordt ook de siliciumlaag 3 geheel weggeëtst.
Na verwijdering van de resterende delen van de siliciumnitride-laag 2 wordt het zo vrijgelegde deel van de siliciumlaag 1 door bijvoorbeeld een fosforionenimplantatie sterk n-type geleidend gemaakt, waarbij 15 de oxydelaag 33 tegen deze implantatie maskeert. Zo ontstaat de struktuur van Figuur 44. Dan volgt een lichte oxydatie van de n-type laag 1 (oxydelaag 52) waarna desgewenst zonder bezwaar een tweede metalliseringslaag 53 kan worden aangebracht, die geheel van de laag 1 geïsoleerd is, terwijl tussen de p-type en n-type delen van de laag 1 via het metaalsilici-20 de 50 een goede ohmse overgang is gerealiseerd. De uiteindelijk verkregen struktuur is die van Figuur 45, overeenstemmend met het stadium van Figuur 38 (waarbij in Figuur 38 uiteraard het oxyde 52 van het laagdeel 1B is weggeëtst cm contact met de metaallaag 40 tot stand te brengen). Het isolerende laagje 51 kan, wanneer het metaalsilicide 50 bestand is tegen 25 het etsproces waarmee de groef 8 wordt aangebracht, en wanneer geen bezwaar bestaat tegen contact tussen de lagen 1 en 53 (of wanneer de laag 53 afwezig is) worden weggelaten.
De werkwijze is niet beperkt tot het vormen van groeven in half-geleidermaterialen,'zoals reeds eerder werd opgemerkt. Ter illustratie 30 worden in Figuur 46 t/m 48 drie stadia in de fabricage van een condensator weergegeven. Daartoe wordt (zie Figuur 46) uitgegaan van een sub-straatgebied 1 van aluminiumfolie, waarop een oxydatieverhinderende laag 2 van siliciumoxyde, een oxydeerbare laag 3 van aluminium en een tweede oxydatieverhinderende laag 4 van silicium-oxyde zijn aangebracht. Volgens 35 de werkwijze beschreven aan de hand van Figuur 10 t/m 15 wordt hieruit de struktuur van Figuur 47 verkregen, die overeenkomt met de struktuur van Figuur 15 en waarbij de laag 7 uit aluminiumoxyde bestaat. Na selectief wegetsen van de laag 7, bijvoorbeeld met een oplossing van natriumdichro- 8 1 0 5 5 5 9 H3N 10211 15 k ft maat in HC1 en water, wordt het substraat 1 met inbegrip van de groef 8 door een lichte oxydatie bedekt met een dunne aluminiumoxydelaag 60 en wordt over het geheel een metaallaag 61, die bijvoorbeeld ook uit aluminium bestaat, aangebracht (Figuur 48). Tussen de aansluitkleirmen 62 en 5 63 is dan een condensator met dielektrikum 60 verkregen. De groef 8 kan meandervormig verlopen. Ook kunnen meerdere groeven worden aangebracht.
Het totale effektieve oppervlak van de condensator wordt door de aanwezigheid van de groeven sterk vergroot, zodat op hetzelfde substraatopper-vlak een veel grotere capaciteit kan worden gerealiseerd dan in afwezig-10 heid van de groeven.
Als selectief etsmiddel voor siliciumoxyde kan een gebufferde HF-qplossing, als selectief etsmiddel voor aluminiumoxyde een oplossing van fosforzuur en chrocmtrioxyde in water, en als selectief etsmiddel voor aluminium een oplossing van natriumdichronaat, HC1 en een spoor kqperchlo-15 ride in water worden toegepast.
De werkwijze volgens de uitvinding is niet beperkt tot de gegeven uitvoeringsvoorbeelden. Zo kan bijvoorbeeld de oxydeerbare laag uit andere materialen dan silicium of aluminium, zoals bijvoorbeeld zirkonium of hafnium bestaan. In het algemeen kunnen als oxydeerbare lagen raateria-20 len met t.o.v. deze materialen selectief etsbare oxyden worden toegepast.
Ook kunnen als oxydatieverhinderende lagen in plaats van siliciumnitride en siliciumoxyde andere materialen worden toegepast, afhankelijk van het materiaal van het substraatgebied en van de oxydeerbare laag. Bij gebruik van twee oxydatieverhinderende lagen behoeven deze ook niet uit hetzelf-25 de materiaal te bestaan, zolang maar aan het criterium van de selectieve etsbaarheid wordt voldaan.
30 35 8 1 0 5 5 5 9

Claims (20)

1. Werkwijze voor het aanbrengen van een smalle groef In een sub-straatgebied, waarbij de breedte van de groef langs zelf registrerende weg wordt bepaald, met het kenmerk dat op een oppervlak van het substraatge-bied tenminste een oxydatieverhinderende laag, en daarop een oxydeerbare 5 laag wordt aangebracht, dat de oxydeerbare laag boven een deel van het oppervlak van het substraatgebied selectief wordt verwijderd, waarna een randdeel van het overgebleven deel van de oxydeerbare laag over zijn gehele dikte, en de rest van de oxydeerbare laag hoogstens slechts over een deel van zijn dikte selectief wordt geoxydeerd, en dat vervolgens al-10 thans het onbedekte deel van de ojcydatieverhinderende laag selectief wordt verwijderd, het vrij gelegde deel van het substraatgebied over. een deel van zijn dikte thermisch wordt geoxydeerd, en langs zelfregistrerende weg praktisch slechts ter plaatse van het geoxydeerde randdeel het substraatgebied wordt vrij gelegd en ter vorming van de groef over althans een deel 15 van zijn dikte wordt weggeëtst, waarbij het genoemde overgebleven deel van de oxydeerbare laag met inbegrip van het geoxydeerde randdeel wordt verwijderd.
2. Werkwijze volgens conclusie 1, met het kenmerk dat na het verwijderen van het onbedekte deel van de oxydatieverhinderende laag het 20 geoxydeerde deel van de oxydeerbare laag geheel wordt weggeëtst, waarna gelijktijdig met de thermische Oxydatie van het vrijgelegde deel van het substraatgebied het overgebleven deel van de oxydeerbare laag geheel wordt geoxydeerd, en door verwijdering van het onbedekte deel van de oxydatieverhinderende laag het daaronder liggende deel van het substraat-25 gebied wordt vrij gelegd.
3. Werkwijze volgens conclusie 2, met het kenmerk dat tijdens de vorming van het geoxydeerde randdeel ook de rest van de oxydeerbare laag over een deel van zijn dikte wordt geoxydeerd.
4. Werkwijze volgens conclusie 1, met het kenmerk dat op de oxydeer-30 bare laag een tweede oxydatieverhinderende laag wordt aangebracht, die tijdens de oxydatie van het genoemde randdeel het overige deel van de oxydeerbare laag tegen oxydatie beschermt.
5. Werkwijze volgens conclusie 4, met het kenmerk dat, na de genoemde thermische oxydatie van het vrijgelegde deel van het substraatge- 35 bied, de tweede oxydatieverhinderende laag en de daaronde liggende oxydeerbare laag worden verwijderd, dat dan het zo vrijgelegde deel van de eerste oxydatieverhinderende laag wordt verwijderd, en vervolgens het geoxydeerde randdeel en de thermische oxydelaag op het substraatgebied 8105559 * r « EHN 10211 17 worden weggeëtst, waarna het substraatgebied opnieuw thermisch wordt ge-oxydeerd, en door verwijdering van het onbedekte deel van de eerste oxy-datieverhinderende laag het daaronder liggende deel van het substraatgebied wordt vrijgelegd.
6. Werkwijze volgens conclusie 4, met het kenmerk dat, na. het ver wijderen van het onbedekte deel van de eerste oxydatieverhinderende laag, het geoxideerde randdeel wordt weggeëtst, en dat na de thermische oxidatie van het substraatgebied de tweede oxydatieverhinderende laag wordt verwijderd, waarna tijdens het etsen van de groef in het vrijgelegde deel 10 van het substraatgebied tevens de oxydeerbare laag wordt weggeëtst.
7. Werkwijze volgens conclusie 4, met het kenmerk dat, na de vorming van het geoxideerde randdeel, de tweede oxydatieverhinderende laag geheel, en de eerste oxydatieverhinderende laag slechts over een deel van zijn dikte wordt weggeëtst, dat daarna de oxydeerbare laag selectief wordt 15 weggeëtst, dat vervolgens de niet onder het geoxideerde randdeel liggende delen van de eerste oxydatieverhinderende laag worden verwijderd, waarna het geoxydeerde randdeel wordt weggeëtst, en vervolgens het vrijgelegde deel van het substraatgebied wordt geoxydeerd, waarna het overgebleven deel van de eerste oxydatieverhinderende laag selectief wordt weggeëtst.
8. Werkwijze volgens een der voorgaande conclusies met het kenmerk, dat het substraatgebied uit halfgeleidermateriaal bestaat.
9. Werkwijze volgens conclusie 8 met het kenmerk, dat na het etsen van de groef in het substraatgebied een thermische oxydatie wordt toegepast waardoor de groef met een oxydelaag wordt bekleed.
10. Werkwijze volgens conclusie 9 met het kenmerk, dat door de thermische oxydatie de groef geheel met oxyde wordt opgevuld.
11. Werkwijze volgens conclusie 9 met het kenmerk, dat het substraatgebied een aan het oppervlak grenzend laagvormig eerste gebied van een eerste geleidingstype bevat dat met een daaronder gelegen tweede gebied 30 van het tweede, tegengestelde geleidingstype een pn-overgang vormt, en dat de groef zich door de gehele dikte van het laagvormige gebied heen uitstrekt.
12. Werkwijze volgens conclusie 11 met het kenmerk, dat het tweede gebied gevormd wordt door een op een derde halfgeleidergebied van het 35 eerste geleidingstype gelegen begraven laag, en dat de groef zich door de gehele dikte van de begraven laag heen tot in het derde gebied uitstrékt.
13. Werkwijze volgens conclusie 8, met het kenmerk dat het substraatgebied gevormd wordt door een op een dragerlichaam aangebrachte silicium- 8103559 + .. Λ. PHN 10211 18 laag, en dat de groef zich door de gehele dikte van deze siliciumlaag heen uitstrekt.
14. Werkwijze volgens conclusie 13, met het kenmerk dat het drager-lichaam een ten dele met een isolerende laag bedekt halfgeleiderlichaam is. 5
15. Werkwijze volgens conclusie 14 met het kenmerk, dat op de plaat sen waar in de als substraatgébied dienende siliciumlaag een overgang tussen n-type en p—type laagdelen is voorzien, alvorens deze siliciumlaag aan te brengen een metaalsilicide-eiland Op de isolerende laag wordt aangebracht, boven welk eiland de genoemde groef wordt aangebracht.
16. Werkwijze volgens conclusie 15 met het kenmerk, dat op het metaalsilicide-eiland een isolerende laag wordt aangebracht die tegen het etsen van de groef bestand is.
17. Werkwijze volgens een der voorgaande conclusies met het kenmerk, dat als oxydeerbare laag een siliciumlaag wordt toegepast.
18. Werkwijze volgens een der voorgaande conclusies met het kenmerk, dat de aanwezige oxydatieverhinderende lagen siliciumnitride bevatten.
19. Inrichting bevattende een substraatgebied met een smalle groef of spleet, vervaardigd door toepassing van de werkwijze volgens een der voorgaande conclusies.
20 25 30 1 8105559
NL8105559A 1981-12-10 1981-12-10 Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. NL8105559A (nl)

Priority Applications (10)

Application Number Priority Date Filing Date Title
NL8105559A NL8105559A (nl) 1981-12-10 1981-12-10 Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
DE19823245064 DE3245064A1 (de) 1981-12-10 1982-12-06 Verfahren zum anbringen einer schmalen nut oder eines spaltes in einem substratgebiet, insbesondere einem halbleitersubstratgebiet
GB08234745A GB2111304B (en) 1981-12-10 1982-12-06 Providing a groove in a substrate region
FR8220394A FR2518316B1 (fr) 1981-12-10 1982-12-06 Procede de realisation d'une gorge ou fente etroite dans une region de substrat notamment une region de substrat semi-conductrice
IT24636/82A IT1191118B (it) 1981-12-10 1982-12-06 Metodo per creare una stretta scana latura o fessura in una regione di un substrato,in particolare una regione di un substrato,a carattere di semiconduttore
CH7115/82A CH661150A5 (de) 1981-12-10 1982-12-07 Verfahren zum erzeugen einer schmalen nut in einem substratgebiet, insbesondere einem halbleitersubstratgebiet.
IE2900/82A IE54307B1 (en) 1981-12-10 1982-12-07 Providing a groove in a substrate
US06/447,844 US4449287A (en) 1981-12-10 1982-12-08 Method of providing a narrow groove or slot in a substrate region, in particular a semiconductor substrate region
CA000417321A CA1203323A (en) 1981-12-10 1982-12-09 Method of providing a narrow groove or slot in a substrate region, in particular a semiconductor substrate region
JP57216750A JPS58107637A (ja) 1981-12-10 1982-12-10 細い溝を基板領域に設ける方法及びそのような基板領域を具える装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8105559 1981-12-10
NL8105559A NL8105559A (nl) 1981-12-10 1981-12-10 Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.

Publications (1)

Publication Number Publication Date
NL8105559A true NL8105559A (nl) 1983-07-01

Family

ID=19838515

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8105559A NL8105559A (nl) 1981-12-10 1981-12-10 Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.

Country Status (10)

Country Link
US (1) US4449287A (nl)
JP (1) JPS58107637A (nl)
CA (1) CA1203323A (nl)
CH (1) CH661150A5 (nl)
DE (1) DE3245064A1 (nl)
FR (1) FR2518316B1 (nl)
GB (1) GB2111304B (nl)
IE (1) IE54307B1 (nl)
IT (1) IT1191118B (nl)
NL (1) NL8105559A (nl)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
NL8302541A (nl) * 1983-07-15 1985-02-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
DE3329074A1 (de) * 1983-08-11 1985-02-28 Siemens AG, 1000 Berlin und 8000 München Verhinderung der oxidationsmitteldiffusion bei der herstellung von halbleiterschichtanordnungen
NL8303179A (nl) * 1983-09-15 1985-04-01 Philips Nv Halfgeleiderinrichting.
NL8400224A (nl) * 1984-01-25 1985-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan.
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
NL8402223A (nl) * 1984-07-13 1986-02-03 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan.
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
US4583282A (en) * 1984-09-14 1986-04-22 Motorola, Inc. Process for self-aligned buried layer, field guard, and isolation
NL8402859A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen.
FR2573919B1 (fr) * 1984-11-06 1987-07-17 Thomson Csf Procede de fabrication de grilles pour circuit integre
NL8500771A (nl) * 1985-03-18 1986-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een op een laag siliciumoxide aanwezige dubbellaag - bestaande uit poly-si en een silicide - in een plasma wordt geetst.
US4650544A (en) * 1985-04-19 1987-03-17 Advanced Micro Devices, Inc. Shallow groove capacitor fabrication method
NL8501338A (nl) * 1985-05-10 1986-12-01 Philips Nv Ladingsgekoppelde halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
US4735681A (en) * 1986-08-15 1988-04-05 Motorola Inc. Fabrication method for sub-micron trench
EP0694959A3 (en) * 1989-07-03 1997-12-29 AT&T Corp. Trench etching in an integrated-circuit semiconductor device
JP2741964B2 (ja) * 1991-04-15 1998-04-22 シャープ株式会社 半導体装置の製造方法
US5314836A (en) * 1992-09-15 1994-05-24 Eastman Kodak Company Method of making a single electrode level CCD
KR960014456B1 (ko) * 1994-01-19 1996-10-15 현대전자산업 주식회사 트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법
KR0148602B1 (ko) * 1994-11-23 1998-12-01 양승택 반도체 장치의 소자 격리방법
US5696020A (en) * 1994-11-23 1997-12-09 Electronics And Telecommunications Research Institute Method for fabricating semiconductor device isolation region using a trench mask
JP2715972B2 (ja) * 1995-03-04 1998-02-18 日本電気株式会社 半導体装置の製造方法
JP3393286B2 (ja) * 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5858256A (en) * 1996-07-11 1999-01-12 The Board Of Trustees Of The Leland Stanford, Jr. University Method of forming small aperture
US6828082B2 (en) 2002-02-08 2004-12-07 Chartered Semiconductor Manufacturing Ltd. Method to pattern small features by using a re-flowable hard mask
US20040266155A1 (en) * 2003-06-30 2004-12-30 Chartered Semiconductor Manufacturing Ltd. Formation of small gates beyond lithographic limits
US7056757B2 (en) 2003-11-25 2006-06-06 Georgia Tech Research Corporation Methods of forming oxide masks with submicron openings and microstructures formed thereby

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1527894A (en) * 1975-10-15 1978-10-11 Mullard Ltd Methods of manufacturing electronic devices
JPS5373973A (en) * 1976-12-14 1978-06-30 Matsushita Electric Ind Co Ltd Manufacture for semiconductor device
JPS5472972A (en) * 1977-11-24 1979-06-11 Toshiba Corp Manufacture of semiconductor device
US4209349A (en) * 1978-11-03 1980-06-24 International Business Machines Corporation Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
US4334348A (en) * 1980-07-21 1982-06-15 Data General Corporation Retro-etch process for forming gate electrodes of MOS integrated circuits

Also Published As

Publication number Publication date
IT8224636A1 (it) 1984-06-06
CA1203323A (en) 1986-04-15
IE822900L (en) 1983-06-10
FR2518316A1 (fr) 1983-06-17
GB2111304A (en) 1983-06-29
DE3245064A1 (de) 1983-06-16
JPS58107637A (ja) 1983-06-27
GB2111304B (en) 1985-09-11
CH661150A5 (de) 1987-06-30
IE54307B1 (en) 1989-08-16
US4449287A (en) 1984-05-22
FR2518316B1 (fr) 1985-10-31
DE3245064C2 (nl) 1992-05-14
IT8224636A0 (it) 1982-12-06
IT1191118B (it) 1988-02-24
JPH059939B2 (nl) 1993-02-08

Similar Documents

Publication Publication Date Title
NL8105559A (nl) Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
US3748546A (en) Photosensitive device and array
JPH11510318A (ja) ホトダイオード及びその製造方法
US4754311A (en) Semiconductor device with contacts to parallel electrode strips
JPH0648719B2 (ja) 半導体記憶装置
US4954927A (en) Double capacitor and manufacturing method thereof
JPH1056183A (ja) Ｓｉｏ素子及びその製造方法
US4379305A (en) Mesh gate V-MOS power FET
NL8104862A (nl) Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
EP0514905A1 (en) Semiconductor memory device and manufacturing method thereof
NL8700640A (nl) Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
NL8006482A (nl) Halfgeleiderinrichting.
JPS63204770A (ja) 半導体記憶装置及びその製造方法
JPH09213908A (ja) 半導体装置及びその製造方法
KR100359762B1 (ko) 반도체소자의 캐패시터 제조방법
JP2781711B2 (ja) 光起電力装置
JPS5838939B2 (ja) 集積回路
JP2613939B2 (ja) 半導体装置
JP2762827B2 (ja) 半導体装置
KR0144922B1 (ko) 고밀도 반도체 메모리장치의 제조방법
KR100281107B1 (ko) 반도체 소자 및 그의 제조 방법
KR100340872B1 (ko) 사이리스터 소자 및 그 제조방법
KR100382536B1 (ko) 커패시터의구조및제조방법
JPH022160A (ja) 半導体記憶装置
NL8602772A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting en inrichting vervaardigd met hulp van de werkwijze.

Legal Events

Date Code Title Description
A1B A search report has been drawn up
A85 Still pending on 85-01-01
BC A request for examination has been filed
BI The patent application has been withdrawn