NL8402223A - Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. - Google Patents
Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. Download PDFInfo
- Publication number
- NL8402223A NL8402223A NL8402223A NL8402223A NL8402223A NL 8402223 A NL8402223 A NL 8402223A NL 8402223 A NL8402223 A NL 8402223A NL 8402223 A NL8402223 A NL 8402223A NL 8402223 A NL8402223 A NL 8402223A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- silicon
- oxidation
- etching
- electrodes
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 44
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 82
- 229910052710 silicon Inorganic materials 0.000 claims description 81
- 239000010703 silicon Substances 0.000 claims description 81
- 238000005530 etching Methods 0.000 claims description 43
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000003064 anti-oxidating effect Effects 0.000 claims 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000576 coating method Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Description
*·* 4 t % EHN 11.098 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een half geleiderinrichting net een aantal naast elkaar gelegen smalle coplanaire siliciumelektroden met zeer geringe onderlinge afstand, bevattende de volgende processtappen: 5 a) het op een elektrisch isolerende laag aanbrengen van achtereenvolgens een eerste siliciumlaag, een oxydatieverhinderende laag en een tweede siliciumlaag, b) het etsen van de tweede siliciumlaag in een patroon bevattende een aantal evenwijdige siliciumstroken, 10 c) het gedeeltelijk oxyderen van de tweede siliciumlaag, ter vorming van een geoxideerd randdeel daarvan, d) het wegetsen van de onbedekte delen van de oxydatieverhinderende laag, e) het wegetsen van het vrij liggende siliciumoxyde, f) het uitvoeren van een thermische oxydatie ter verkrijging van afwisse-15 lend met een oxydelaag en met de oxydatieverhinderende laag bedekte delen van de eerste siliciumlaag, g) het selectief wegetsen van de onbedekte delen van de oxydatieverhinderende laag en h) het etsen van groeven in de zo vrij gelegde delen van de eerste silicium-20 laag ter vorming van afwisselend met de oxydelaag en met de oxydatieverhinderende laag bedekte siliciumelektroden.
De uitvinding heeft voorts betrekking op een halfgeleiderinrich-ting, vervaardigd door toepassing van de werkwijze.
Een werkwijze van de hierboven beschreven soort is bekend uit de 25 gepubliceerde Britse octrooiaanvrage GB-A 2111304 van Aanvraagster. Daarin wordt beschreven de vervaardiging van een ladingsgekoppelde (CCD) halfgeleider inrichting, waarbij op zelfregistrerende wijze stuurelektroden van silicium worden gevormd waarvan de zeer geringe onderlinge afstand van bijvoorbeeld minder dan 1^um wordt bepaald door de laterale oxydatie van 30 een siliciumpatroon, welke stuurelektroden afwisselend met oxyde en met een oxydatieverhinderende laag b.v. siliciumnitride zijn bedekt.
Op deze wijze is het mogelijk, overlappende stuurelektroden ei daarmee een dubbellaags-elektrodensysteem te vermijden, wat technologisch 8402223 £ * PHN 11.098 2 en elektrisch belangrijke voordelen heeft.
Bij het contacteren van een groot aantal zeer smalle en dicht bij elkaar gelegen elektroden doen zich echter vaak problemen voor. Omdat het moeilijk is, op zeer smalle elektroden contacten aan te brengen kan men 5 de elektroden aan één of beide uiteinden waaiervormig naar buiten laten lopen, maar dit kost ruimte. Verder zullen £e siliciumelektroden in van elkaar gescheiden groepen moeten worden aangebracht, waartoe onderbrekingen in de genoemde eerste siliciumlaag zullen moeten worden gevormd. Volgens de in GB-A 2111304 beschreven methode gebeurt dit door op die 10 plaatsen waar in de voltooide inrichting géén siliciumlaag aanwezig moet zijn de tweede siliciumlaag reeds in het begin van het proces over zijn gehele dikte cm te zetten in s iliciumoxyde. Dit kost echter een maskerings-en oxydatiestap. De genoemde onderbrekingen in de eerste siliciumlaag ontstaan dan automatisch gedurende de processtap waarbij de groeven tussen de 15 strookvormige siliciumelektroden worden gevormd.
In de eerdere, niet vóórgepubliceerde Nederlandse octrooiaanvrage No. 8400224 (PHN 10913) van Aanvraagster wordt een werkwijze van de beschreven soort voorgesteld, waarbij na het uitvoeren van dit proces tenminste twee van de door de ene laag, bijvoorbeeld de oxydatieverhinderen-20 de laag bedekte siliciumelektroden met elkaar zijn verbonden en een tussenliggende door de andere laag, hier dus door oxyde, bedekte siliciumelek-trode insluiten, waarna door een maskerings- en etsstap deze verbinding wordt verbroken, door thermisch oxideren de groeven althans ten dele door -oxyde worden opgevuld, en door selectief plaatselijk etsen van de bedek-25 kende lagen contactvensters op de siliciumelektroden worden gevormd. Door deze verbeterde werkwijze wordt in het begin van het proces een maskerings-en etsstap uitgevoerd, terwijl de contactvensters op de siliciumelektroden althans ten dele zelfuitrichtend kunnen worden aangebracht. Hierdoor wordt ruimte bespaard, en kunnen ondermeer geheugencellen met zeer kleine afrne-30 tingen gerealiseerd worden.
Wanneer het laatstgenoende proces zonder meer wordt uitgevoerd, mogen de in het oxyde aangebrachte contactvensters respectievelijk de daarvoor gebruikte etsmaskers in het algemeen de naburige elektroden niet overlappen. Dit zou namelijk tot gevolg hébben dat het oxyde in de tussen-35 liggende groef wordt weggeëtst. Op plaatsen waar onder de groef slechts een dunne oxydelaag aanwezig is kan dan kortsluiting met een later aangebrachte metallisering ontstaan. Echter, wanneer geen "overlappende" contactvensters mogen worden aangebracht betekent dit ruimtever lies.
8402223 » * PHN 11.098 3
Doel van de onderhavige uitvinding is onder meer, een verbeterde werkwijze aan te geven waardoor ook in het oxyde "overlappende" contact-vensters kunnen worden gevormd.
Een werkwijze van de in de^aanhef beschreven soort is volgens de 5 uitvinding daardoor gekenmerkt, dat aan het genoemde patroon een zodanige configuratie wordt gegeven dat na processtap (h) een verbindingsgebied ontstaat dat de via de eerste siliciumlaag met elkaar verbonden uiteinden van een eerste en een tweede, met de ene laag bedekte siliciumelektrode en het door deze uiteinden ingesloten deel van de tussenliggende, met de an-10 dere laag bedekte derde siliciumelektrode cravat, k) twee van de genoemde drie siliciumsléktroden door etsen van het verbindingsgebied gescheiden worden, l) door thermisch oxyderen de groeven althans ten dele door oxyde worden qpgevuld, v 15 m) binnen het verbindingsgebied de daarvan niet gescheiden siliciumelektrode door selectief etsen van de hem bedekkende laag via een althans één aangrenzende siliciumelektrode overlappend etsmasker van een con-tactvenster wordt voorzien en n) buiten het verbindingsgebied de beide andere siliciumelektroden door 20 selectief etsen van de hen bedekkende laag van contactvensters worden voorzien.
De uitvinding biedt, zoals hieronder nader zal worden uiteengezet, niet alleen de mogelijkheid tot het vormen van overlappende contactvensters maar ook tot het vermijden of verminderen van sommige parasitaire capaci-25 teiten.
Op plaatsen waar zich ter plaatse van een contactvens ter onder de groef slechts een dunne (gate-) oxydelaag bevindt, wordt volgens een voorkeursuitvoering het etsen van de groef achterwege gelaten. Dit kan op verschillende manieren geschieden.
30 Volgens een eerste variant kan op de plaats (of plaatsen) waar de groef achterwege moet blijven tussen de processtappen (e) en (f) het onbedekte deel van de oxydatieverhïnderende laag worden weggeëtst.
Een andere mogelijkheid is, cm qp de plaats waar de groef achterwege moet worden gelaten tijden processtap (g) het onbedekte deel van de 35 Oï^datieverhinderende laag tegen etsen te maskeren.
Volgens een derde variant wordt qp de plaats waar de groef achterwege moet blijven tussen de processtappen (c) en (d) het geoxideerde rand-deel van de tweede siliciumlaag weggeëtst.
8402223- PHN 11.098 4
Volgens een vierde methode tenslotte wordt daar, waar géén groef geëtst mag worden, onder de oxyda tie verhinderende laag een siliciumoxyde-laag aangebracht.
Een en ander zal thans nader worden toegelicht aan de hand van 5 enkele uitvoeringsvoorbeelden en de tekening, waarin
Figuur 1 een bovenaanzicht van een door toepassing van de uitvinding verkregen inrichting weergeeft,
Figuur 2 t/m 4 schematisch dwarsdoorsneden van de inrichting van Figuur 1 tonen volgens de lijnen II-II, III-III en IV-IV, 10 Figuur 5 schematisch in dwarsdoorsnede opeenvolgende stadia van vervaardiging van de inrichting volgens Fig. 1 t/m 4 toont,
Figuur 6 een bovenaanzicht van een door toepassing van een variant van de werkwijze volgens de uitvinding verkregen inrichting toont, Figuur 7 t/m 9 schematisch dwarsdoorsneden van de inrichting 15 volgens Figuur 1 tonen volgens de lijnen VII-VXI, VIII-VIII en IX-IX, en Figuur 10, 11 en 12 andere varianten tonen volgens welke het etsen van groeven plaatselijk kan worden vermeden.
De figuren zijn zuiver schematisch en niet op schaal getekend terwille van de duidelijkheid. Dit geldt in het bijzonder voor de afme-20 tingen in de dikterichting van de dwarsdoorsneden. Overeenkomstige delen zijn in de verschillende figuren als regel met dezelfde verwijzingscijfers aangeduid.
Figuur 1 toont in bovenaanzicht een voorbeeld van een halfgeleider inrichting, vervaardigd voor toepassing van de werkwijze volgens de 25 uitvinding. Deze inrichting bevat een aantal naast elkaar gelegen smalle en ccplanaire siliciumelektroden 3A. , 3B. en 3C. met zeer ge- ringe onderlinge afstand. Deze elektroden, waarvan hier alleen de omgeving van het te contacteren deel is getekend, kunnen bijvoorbeeld de stuurelèk-troden van een ladingsgekoppelde (CCD) inrichting vormen. De dwarsdoorsne-30 den volgens de lijnen II-II, III-III en IV-IV zijn achtereenvolgens in de figuren 2,3 en 4 getekend. De elektroden zijn door smalle, althans ten dele met siliciumoxyde gevulde groeven of spleten 14 van elkaar gescheiden. Zij zijn zeer smal, bijvoorbeeld 1,5yum breed, waardoor het contacteren ervan een probleem vormt dat in het algemeen slechts ten koste van extra 35 ruimte kan worden opgelost. De uitvinding verschaft een werkwijze waarbij dankzij een grote mate van zelfuitrichting het contacteren praktisch zander ruimteverlies kan geschieden.
In de figuren 5A t/m 5G worden dwarsdoorsneden van de inrichting 8402223 ë * EHN 11.098 5 van Figuur 1 In opeenvolgende stadia van vervaardiging getoond. De figuren 5C t/m 5G hebben in het bijzonder betrekking cp de dwarsdoorsnede IV-IV, en de figuren 5Cf t/m 5G' op de dwarsdoorsnede II-II van Figuur 1.
Uitgangspunt is een ondergrond bestaande uit een elektrisch iso-5 lerende laag. In dit voorbeeld bestaat deze uit een laag 2 van siliciurrr axyde die is gelegen cp een siliciumlaag 1. Op deze isolerende laag 2 worden achtereenvolgens (zie Figuur 5A) een eerste, hooggedoteerde N-type siliciumlaag 3, een oxydatieverhinderende laag 4 en een tweede ongedoteerde siliciumlaag 5 aangebracht. De siliciumlagen kunnen van polykristallijn 10 silicium, doen ook van bijvoorbeeld amorf silicium zijn, terwijl ook mono-kristallijn silicium zou kunnen werden toegepast al zal het aanbrengen daarvan technologisch cp bezwaren stuiten. De c«ydatieverhinderende laag 4 kan van siliciumnitride of van een andere, bij voorkeur siliciumnitride ' bevattende, laag zoals bijvoorbeeld siHciumoxynitride -zijn.
15 Vervolgens wordt de tweede siliciumlaag 5 door maskeren en etsen in een patroon gebracht dat een aantal gescheiden, evenwijdige siliciumr-stroken bevat. Zo ontstaat de struktuur van Figuur 5A.
Het uit de tweede siliciumlaag 5 gevormde siliciunpatroon wordt dan gedeeltelijk geoxideerd. Daarbij ontstaat aan de randen een geoxideerd 20 randdeel 6. Daarna wordt het thans onbedekte deel van de oxydatieverhin-derende laag 4 weggeëtst, waardoor de situatie zoals geschetst in Figuur 5B ontstaat.
Nu vordt het vrij liggende siliciumoxyde weggeëtst, waardoor de situatie van Figuur 5C' wordt verkregen. In de doorsnede volgens Figuur 25 5C’ warden daarna onder toepassing van een fotolakmasker M1 beurtelings rechts en links de onder de siliciumstroken uitstekende randen van de axydatieverhinderende laag 4 weggeëtst, zie Figuur 5C'. In de doorsneden III-III en IV-IV blijven deze randen behouden.
Dan wordt, na verwijdering van het masker M1, een thermische 30 oxydatie uitgevoerd, waarbij cp de vrijliggende, hooggedoteerde delen van de siliciumlaag 3 een dikkere oxydelaag 8 gevormd wordt dan die (7) cp de nagenoeg ongedoteerde stroken van de laag 5, zie Figuur 5D en D*.
Zo ontstaan afwisselend met oxyde 8 en met de oxydatieverhinderende laag 4 bedekte delen van de eerste siliciumlaag 3. Met een dip-ets wordt vervol-35 gens de dunne oxydelaag 7 verwijderd.
Nu wordt (zie Figuur 5E en E') een fotolakmasker M2 aangebracht dat de te vormen elektrodestroken en de andere te behouden delen van de siliciumlaag 3 afdekt. De onbedekte delen van de tweede siliciumlaag 5 8^02223 • % PHN 11.098 6 worden nu door etsen verwijderd, waarna het masker M2 wordt verwijderd, zie Fig. 5F en 5F'. De hierbij verwijderde delen van de siliciumlaag 5 waren gelegen boven de plaatsen waar in de voltooide inrichting de eerste siliciumlaag 3 afwezig moet zijn.
5 Nu worden de eerder genoemde, onder de stroken van de laag 5 uit stekende onbedekte randdelen van de laag 4 alsmede de overige onbedekte delen van de oxydatieverhinderende laag 4 verwijderd, waarna de nu vrij-liggende delen van de siliciumlaag 3, en daarmee tevens de resterende delen van de laag 5 worden weggeëtst. Hierbij ontstaan groeven 14 in de 10 laag 3. Op de plaatsen waar onder toepassing van het fotolakmasker M1 (zie Figuur 5C'j de uitstekende randen van de laag 4 waren verwijderd ontstaan géén groeven, zie Figuur 5G'.
Zoals blijkt uit in het bijzonder de figuren 1 en 2 is volgens de uitvinding bij het in patroon brengen van de tweede siliciumlaag 5 aan 15 dit patroon een zodanige configuratie gegeven, dat na de hierboven beschreven bewerkingen een verbindingsgebied is ontstaan dat de beide via de eerste siliciumlaag 3 met elkaar verbonden uiteinden van een eerste (3B1) en een tweede (3B2) siliciumeléktrode die beide met eenzelfde laag (in dit voorbeeld de oxydatieverhinderende laag 4) bedekt zijn, en het door deze 20 uiteinden ingesloten deel van de tussenliggende, met de andere laag (in dit voorbeeld dus met de oxydelaag 8) bedekte derde siliciumelektrode 3C1 onvat. Dit verbindingsgebied is in Figuur 1 met de lijn 21 aangegeven.
Volgens de uitvinding werden bij de voorafgaande bewerking tevens twee van de genoemde drie siliciumelektroden 3B1 , 3B2 en 3C1 door etsen 25 van het verbindingsgebied 21 gescheiden. In dit voorbeeld zijn dit de elektroden 3B1 en 3B2; de plaatsen waar deze worden doorgeëtst zijn in Figuur 1 met het cijfer 22 aangeduid. Bij andere varianten van de werkwijze kan het onder omstandigheden van voordeel zijn, de scheiding 22 in een afzonderlijke etsstap te realiseren.
30 Nu wordt overal, behalve op de plaatsen (15) waar de met de oxy- datieverhinderende laag 4 bedekte elektroden moeten worden gecontacteerd, deze laag 4 verwijderd. Door thermisch oxyderen wordt vervolgens op alle zo vrijgelegde siliciumdelen een oxydelaag gevormd, waarbij de groeven 14 althans ten dele met oxyde worden opgevuld, zie Figuur 2 en 4.
35 Binnen het verbindingsgebied 21 wordt nu de niet van dit verbin dingsgebied gescheiden elektrode, in dit voorbeeld dus de elektrode 3C1, van een contactvenster voorzien. Dit geschiedt door selectief etsen van de oxydelaag via een de elektroden 3B1 en 3B2 overlappend etsmasker 16 84 02 2 2 3 t- 0 HJN 11.098 7 (zie Figuur 1). Daarna wordt, zonder masker, de laag 4 door selectief etsen verwijderd waardoor qp de plaatsen 15 (zie Figuur 1) qp de elektroden 3B1 en 3B2 vanzelf contactvensters ontstaan, buiten het verbindingsgebied 21. De elektroden 3A1. · «n worden via een gemeenschappelijk contactvenster 5 19 dat tegelijk met het venster 16 kan worden aangebracht, gecontacteerd.
Het contacteren van de elektroden geschiedt nu op gebruikelijke wijze met geleiderbanen 18, die in de dwarsdoorsneden volgens Figuur 2 en 4 schematisch zijn aangegeven doch in Figuur 1 ter wille van de duidelijkheid niet getekend zijn.
10 Op de plaatsen waar aan de elektroden grenzende gedoteerde zones, bijvoorbeeld aan- en afvoerzones gewenst zijn kunnen deze (17) bijvoorbeeld door ionen implantatie met behulp van een niet-kritisch fotolakmas-ker 9 worden verkregen; dit is gestippeld in Figuur 5G aangeduid.
Doordat binnen het verbindingsgebied 21 de groeven 14 ontbreken 15 (gestippelde lijnen 14A) wordt door het etsen van het venster 16 de oxyde-laag 2 niet aangetast, zodat bij het metalliseren geen kortsluiting tussen de geleidende laag 18 en het siliciumgebied 1 kan ontstaan. Wanneer de oxydelaag 2 dik genoeg is mogen de groeven 14 overal aanwezig zijn. Een bijkanend voordeel is dat in dit voorbeeld bij de kruisingen tussen de 20 metaalbanen 18 en de siliciumelektroden de banen 18 Overal over oxyde lopen waardoor de capaciteit qp de kruisingen wordt verminderd.
De beschreven werkwijze, kan ook op andere manieren dan in dit voorbeeld beschreven warden uitgevoerd. Zo kunnen in de configuratie van Figuur 1 bijvoorbeeld de elektroden 3B1..n met oxyde, en de elektrode 25 3Al..n en 3C1..n met siliciumnitride of een andere oxydatieverhinderende laag bedekt zijn. m dat geval worden bijvoorbeeld de elektroden 3B1 en 3C1 van het verbindingsgebied 21 losgeëtst terwijl de elektrode 3B2 met het gebied 21 verbaden blijft. Zie Figuur 6, waarbij overeenkomstige delen dezelfde verwijzingscijfers dragen als de figuren 1 t/m 5. De binnen 30 de met diagonalen aangeduide contactvensters vrij liggende, te contacteren halfgeleidervlakken zijn in Fig. 6 gearceerd aangegeven. De getekende configuratie kan met behulp van dezelfde processtappen als in het voorafgaande voorbeeld worden gerealiseerd, waarbij nu echter de elektroden hun respectievelijke deklagen behouden. Op de in Fig. 6 aangegeven wijze kun-35 nen bij 16 een overlappend contactvenster in het oxyde 8 qp elektrode 3B2, en bij 15 contactvensters in de oxydatieverhinderende siliciuranitridelaag 4 cp de elektroden 3A. ' en 3Cr warden gevormd. Via het gemeenschap-pelijke contactvenster 19 kunnen de elektroden 3B1 worden gecontacteerd.
I · «Ω 8402223 vï s PHN 11.098 8
Daartoe worden de groeven 14 op de gestippelde plaatsen 14A achterwege gelaten.
In plaats van een hooggedoteerde siliciumlaag 3 en een laag'-of niet-gedoteerde siliciumlaag 5 kunnen ook twee praktisch gelijk gedo-5 teerde siliciumlagen worden toegepast. In dat geval moet echter qp de tweede siliciumlaag 5 nog een tweede oxydatieverhinderende laag worden aangebracht, teneinde te voorkanen dat tijdens de thermische oxydatie van stap f (Figuur 5D) qp de laag 5 een oxydelaag wordt gevormd die niet door een dip-ets kan worden verwijderd.
10 Het plaatselijk achterwege laten van de groef 14, dat in het be schreven voorbeeld van Fig. 5A-5G geschiedde door (zie Figuur 5C'j de uitstekende randen van de oxydatieverhinderende laag 4 plaatselijk weg te etsen v66r de thermische oxydatie waarbij het oxyde 8 wordt gevormd, kan ook qp andere wijze geschieden. In plaats daarvan kan bijvoorbeeld daar, 15 waar geen groef mag ontstaan, vóór de thermische oxydatie de oxyderand 6 worden weggeëtst. Dan wordt in plaats van Figuur 5B de situatie van Figuur 10 verkregen. De verdere processtappen zijn analoog aan die van het voorbeeld van Figuur 5A-5G.
Volgens een andere variant wordt in de situatie van Figuur 5F 20 daar, waar geen groef mag ontstaan de uitstekende rand van de laag 4 tegen etsen beschermd, zodat na etsen de situatie van Figuur 11 ontstaat die na verwijdering van het etsmasker en na etsen van de laag 3 dezelfde situatie als Figuur 5G' oplevert.
Tenslotte kan daar, waar de groef 14 niet gevormd mag warden onder 25 de oxydatieverhinderende laag 4 een oxydelaag 20 worden aangebracht, zie Figuur 12. Ook dan ontstaat na dezelfde processtappen als in Figuur 5A-5G de situatie van Figuur 5G' aangezien na het etsen van de laag 4 het silicium 3 daar, waar geen groef mag komen bedekt blijft met het oxyde 20, dat tegen het etsen van de laag 3 maskeert.
30 De uitvinding is niet beperkt tot de gegeven uitvoeringsvoorbeel den. Zo kan de uitvinding ook bij andere dan CCD-inrichtingen worden toegepast. Ook kan de laag 2A uit een ander isolerend materiaal dan silicium-oxyde bestaan, terwijl de oxydatieverhinderende laag uit andere materialen dan siliciumnitride of siliciumoxynitride kan bestaan mits deze ten qp-35 zichte van siliciumoxyde selectief etsbaar zijn.
8402223
Claims (10)
1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een aantal naast elkaar gelegen smalle cqplanaire siliciumelektroden met zeer geringe onderlinge afstand, bevattende de volgende processtappen: a) het op een elektrisch isolerende laag aanbrengen van achtereenvolgens 5 een eerste siliciumlaag, een Qjgdatieverhinderende laag en een tweede siliciumlaag, b) het etsen van de tweede siliciumlaag in een patroon bevattende een aantal evenwijdige siliciumstroken, c) het gedeeltelijk oxideren van de tweede siliciumlaag, ter vorming van 10 een geoxideerd randdeel daarvan, d) het wegetsen van de onbedekte delen van de oxydatieverhinderende laag, e) het wegetsen van het vrij liggende siliciumoxyde, f) het uitvoeren van een thermische oxydatie ter verkrijging van afwisselend "met een oxydelaag en met de oxydatieverhinderende laag bedekte de- 15 len van de eerste siliciumlaag, g) het selectief wegetsen van de onbedekte delen van de o^datieverhinde-rende laag en h) bet etsen van groeven in de zo vrij gelegde delen van de eerste siliciumlaag ter vorming van afwisselend met de oxydelaag en met de oxydatie- 20 verhinderende laag bedekte siliciumelektroden, met het kenmerk, dat j) aan het genoemde patroon een zodanige configuratie wordt gegeven dat na processtap (h) een verbindingsgebied ontstaat dat de via de eerste sili-ciumlaag met elkaar verbonden uiteinden van een eerste en een tweede,, 25 met de ene laag bedekte siliciumelektrode en het door deze uiteinden ingesloten deel van de tussenliggende, met de andere laag bedekte derde siliciumelektrode cmvat, k) twee van de genoemde drie siliciumelektroden door etsen van het verbindingsgebied gescheiden worden, 3Q 1) door thermisch oxyderen de groeven althans ten dele door oxyde worden cpgevuld, m) binnen het verbindingsgebied de daarvan niet gescheiden siliciumelektrode door selectief etsen van de hem bedekkende laag via een althans êên aangrenzende siliciumelektrode overlappend etgnasker van een contact- 35 venster wordt voorzien en n) buiten het verbindingsgebied de beide andere siliciumelektroden door selectief etsen van de hen bedekkende laag van contactvensters worden voor- " zien. 8402223 EHN 11.098 10
2. Werkwijze volgens conclusie 1, met het kenmerk/ dat ter plaatse van ten minste êên contactvenster het etsen van een groef achterwege wordt gelaten.
3. Werkwijze volgens conclusie 2, met het kenmerk/ dat ter plaatse 5 waar de groef achterwege moet worden gelaten tussen de processtappen e en f het onbedekte deel van de oxydatieverhinderende laag wordt weggeëtst.
4. Werkwijze volgens conclusie 2, met het kenmerk/ dat op de plaats waar de groef achterwege moet worden gelaten tijdens processtap g het onbedekte deel van de oxydatieverhinderende laag tegen etsen gemaskeerd wordt.
5. Werkwijze volgens conclusie 2, met het kenmerk, dat op de plaats waar de groef achterwege moet worden gelaten tussen de processtappen c en d het geoxydeerde randdeel van de tweede siliciumlaag wordt weggeëtst.
6. Werkwijze volgens conclusie 2, met het kenmerk, dat op de plaats waar de groef achterwege moet worden gelaten onder de oxydatieverhinderen- 15 de laag een siliciumoxydelaag wordt aangebracht.
7. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat na processtap th^ydatieverhinderende laag wordt weggeëtst behalve ter plaatse van de aan te brengen contactvensters, dat daarna een thermische oxydatie wordt uitgevoerd, en vervolgens zonder masker de oxydatieverhin- 20 derende laag wordt weggeëtst.
8. Werkwijze volgens een der voorgaande conclusies, net het kenmerk, dat de genoemde, de eerste en tweede siliciumeléktroden bedekkende ene laag de oxydatieverhinderende laag is.
9. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, 25 dat tussen de processtappen (f) en (g) de tweede siliciumlaag wordt ‘verwijderd boven de plaatsen waar in de voltooide inrichting de eerste siliciumlaag afwezig moet zijn.
10. Halfgeleiderinrichting, vervaardigd door toepassing van de werkwijze volgens een der voorgaande conclusies. 30 35 8402223
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8402223A NL8402223A (nl) | 1984-07-13 | 1984-07-13 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. |
US06/657,644 US4619039A (en) | 1984-07-13 | 1984-10-04 | Method of manufacturing a semiconductor device and device manufactured by the use of the method |
CA000485716A CA1230430A (en) | 1984-07-13 | 1985-06-27 | Semiconductor device contacts to narrow and closely spaced electrodes |
DE8585201077T DE3578263D1 (de) | 1984-07-13 | 1985-07-04 | Verfahren zur herstellung einer halbleiteranordnung. |
EP85201077A EP0171105B1 (en) | 1984-07-13 | 1985-07-04 | Method of manufacturing a semiconductor device |
JP15031285A JPS6140059A (ja) | 1984-07-13 | 1985-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8402223A NL8402223A (nl) | 1984-07-13 | 1984-07-13 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. |
NL8402223 | 1984-07-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8402223A true NL8402223A (nl) | 1986-02-03 |
Family
ID=19844211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8402223A NL8402223A (nl) | 1984-07-13 | 1984-07-13 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. |
Country Status (6)
Country | Link |
---|---|
US (1) | US4619039A (nl) |
EP (1) | EP0171105B1 (nl) |
JP (1) | JPS6140059A (nl) |
CA (1) | CA1230430A (nl) |
DE (1) | DE3578263D1 (nl) |
NL (1) | NL8402223A (nl) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8501339A (nl) * | 1985-05-10 | 1986-12-01 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
US5017515A (en) * | 1989-10-02 | 1991-05-21 | Texas Instruments Incorporated | Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers |
JPH04212472A (ja) * | 1990-07-13 | 1992-08-04 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
US5236853A (en) * | 1992-02-21 | 1993-08-17 | United Microelectronics Corporation | Self-aligned double density polysilicon lines for ROM and EPROM |
EP0981164A3 (en) * | 1998-08-18 | 2003-10-15 | International Business Machines Corporation | Low resistance fill for deep trench capacitor |
US11008505B2 (en) | 2013-01-04 | 2021-05-18 | Carbo Ceramics Inc. | Electrically conductive proppant |
MX2015008634A (es) | 2013-01-04 | 2016-02-05 | Carbo Ceramics Inc | Agente de sosten electricamente conductivo y metodos de deteccion, localizacion y caracterizacion del agente de sosten electricamente conductivo. |
KR102302000B1 (ko) | 2016-09-15 | 2021-09-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 콘택 집적 및 선택적 실리사이드 형성 방법들 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5427113A (en) * | 1977-08-02 | 1979-03-01 | Toshiba Corp | Arrangement for preventing axle-weight transfer of locomotive |
DE2927824A1 (de) * | 1978-07-12 | 1980-01-31 | Vlsi Technology Res Ass | Halbleitervorrichtungen und ihre herstellung |
CA1129118A (en) * | 1978-07-19 | 1982-08-03 | Tetsushi Sakai | Semiconductor devices and method of manufacturing the same |
US4328611A (en) * | 1980-04-28 | 1982-05-11 | Trw Inc. | Method for manufacture of an interdigitated collector structure utilizing etch and refill techniques |
US4402128A (en) * | 1981-07-20 | 1983-09-06 | Rca Corporation | Method of forming closely spaced lines or contacts in semiconductor devices |
NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
US4424621A (en) * | 1981-12-30 | 1984-01-10 | International Business Machines Corporation | Method to fabricate stud structure for self-aligned metallization |
NL8202686A (nl) * | 1982-07-05 | 1984-02-01 | Philips Nv | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
NL8302541A (nl) * | 1983-07-15 | 1985-02-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
NL8400224A (nl) * | 1984-01-25 | 1985-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
-
1984
- 1984-07-13 NL NL8402223A patent/NL8402223A/nl not_active Application Discontinuation
- 1984-10-04 US US06/657,644 patent/US4619039A/en not_active Expired - Fee Related
-
1985
- 1985-06-27 CA CA000485716A patent/CA1230430A/en not_active Expired
- 1985-07-04 DE DE8585201077T patent/DE3578263D1/de not_active Expired - Lifetime
- 1985-07-04 EP EP85201077A patent/EP0171105B1/en not_active Expired
- 1985-07-10 JP JP15031285A patent/JPS6140059A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0171105A2 (en) | 1986-02-12 |
DE3578263D1 (de) | 1990-07-19 |
CA1230430A (en) | 1987-12-15 |
JPS6140059A (ja) | 1986-02-26 |
US4619039A (en) | 1986-10-28 |
EP0171105A3 (en) | 1986-02-19 |
EP0171105B1 (en) | 1990-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3675090A (en) | Film deposited semiconductor devices | |
JPH03179763A (ja) | アンチヒューズ構造とそれを形成する方法 | |
KR930007192B1 (ko) | 디램셀의 적층형캐패시터 및 제조방법 | |
JPH08250593A (ja) | 半導体デバイスの製造方法 | |
US4766089A (en) | Method of manufacturing a charge-coupled device | |
NL8402223A (nl) | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. | |
US5668412A (en) | Capacitor of a semiconductor device | |
US4574468A (en) | Method of manufacturing a semiconductor device having narrow coplanar silicon electrodes | |
EP0137554B1 (en) | Method of manufacturing a semiconductor device and semiconductor device manufactured by the use of such a method | |
US6083792A (en) | Manufacturing process of a split gate flash memory unit | |
JPH01108777A (ja) | 不揮発性半導体記憶装置 | |
US4206471A (en) | Semiconductor storage element and a process for the production thereof | |
US4763185A (en) | Semiconductor device and method of manufacturing same | |
US4907049A (en) | Charge-coupled semiconductor device having an improved electrode structure | |
WO1998059371A1 (en) | Method of fabricating a thinned ccd | |
JPH02174271A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
JP2562039B2 (ja) | 非対称形ZnOバリスタおよびその製造方法 | |
WO1998054755A2 (en) | A method of manufacturing an electronic device whereby a conductive layer is provided on an electrically insulating substrate, from which layer a conductor pattern is formed | |
JPH05129557A (ja) | 半導体チツプ | |
CN1204150A (zh) | 制造半导体存储器件的方法 | |
JPH01226177A (ja) | 半導体記憶装置およびその製造方法 | |
JPH0529584A (ja) | 読み出し専用半導体メモリ | |
JPH06151474A (ja) | 電荷転送装置及びその製造方法 | |
JPH0669071B2 (ja) | 半導体装置の製造方法 | |
KR19990003548A (ko) | 반도체 소자의 캐퍼시터 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1B | A search report has been drawn up | ||
BV | The patent application has lapsed |