JPH0529584A - 読み出し専用半導体メモリ - Google Patents
読み出し専用半導体メモリInfo
- Publication number
- JPH0529584A JPH0529584A JP3186000A JP18600091A JPH0529584A JP H0529584 A JPH0529584 A JP H0529584A JP 3186000 A JP3186000 A JP 3186000A JP 18600091 A JP18600091 A JP 18600091A JP H0529584 A JPH0529584 A JP H0529584A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor substrate
- films
- gate electrodes
- gate
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】読み出し専用半導体メモリ（マスクＲＯＭ）に
おいて、高集積化および高速化を可能とする構造を提供
する。 【構成】チャネル層７の上下に交互に第１ゲート電極４
および第２ゲート電極５を配置する。
おいて、高集積化および高速化を可能とする構造を提供
する。 【構成】チャネル層７の上下に交互に第１ゲート電極４
および第２ゲート電極５を配置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に読み出し専用半導体メモリ（以下ＲＯＭと記す）に
関するものである。
特に読み出し専用半導体メモリ（以下ＲＯＭと記す）に
関するものである。
【０００２】
【従来の技術】従来技術によるマスクＲＯＭについて、
図４を参照して説明する。
図４を参照して説明する。
【０００３】半導体基板１にソース−ドレインとなる拡
散層３を形成したのち、ゲート酸化膜を形成し、第１ゲ
ート電極４を形成する。
散層３を形成したのち、ゲート酸化膜を形成し、第１ゲ
ート電極４を形成する。
【０００４】つぎに一部を層間絶縁膜に乗り上げる第２
ゲート電極５を形成し、表面保護膜となる絶縁膜２で覆
って素子部が完成する。
ゲート電極５を形成し、表面保護膜となる絶縁膜２で覆
って素子部が完成する。
【０００５】第１ゲート電極４をパターニングしたの
ち、再度第２ゲート電極５をパターニングすることによ
り、２つのゲート電極４，５の間隔ｓを極限まで縮小し
て集積度を上げようとするもので、山本らが松下電器技
報ｖｏｌ．３６，ｎｏ．３，Ｊｕｎ．１９９０，ｐｐ．
１０〜１７で紹介しているものである。
ち、再度第２ゲート電極５をパターニングすることによ
り、２つのゲート電極４，５の間隔ｓを極限まで縮小し
て集積度を上げようとするもので、山本らが松下電器技
報ｖｏｌ．３６，ｎｏ．３，Ｊｕｎ．１９９０，ｐｐ．
１０〜１７で紹介しているものである。
【０００６】
【発明が解決しようとする課題】従来のＲＯＭでは図４
に示すように、集積度を上げるため第１ゲート電極４と
第２ゲート電極５との間隔ｓを極限まで狭くする必要が
ある。ところが間隔を狭くすると第１ゲート電極４と第
２ゲート電極５との間に大きな寄生容量が生じて、高速
動作を妨げていた。
に示すように、集積度を上げるため第１ゲート電極４と
第２ゲート電極５との間隔ｓを極限まで狭くする必要が
ある。ところが間隔を狭くすると第１ゲート電極４と第
２ゲート電極５との間に大きな寄生容量が生じて、高速
動作を妨げていた。
【０００７】
【課題を解決するための手段】本発明の読み出し専用半
導体メモリは、半導体基板表面のチャネル層を隔てて、
前記半導体基板内部に形成された複数の第１のゲート電
極と、前記半導体基板の上に形成された複数の第２のゲ
ート電極とを備えたものである。
導体メモリは、半導体基板表面のチャネル層を隔てて、
前記半導体基板内部に形成された複数の第１のゲート電
極と、前記半導体基板の上に形成された複数の第２のゲ
ート電極とを備えたものである。
【０００８】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｅ）参照して説明する。
〜（ｅ）参照して説明する。
【０００９】図１（ｅ）に示すように、第１ゲート電極
４が絶縁膜２で囲まれて、半導体基板１に埋め込まれて
いる。半導体基板１の表面にＦＥＴのチャネル層７が形
成される。ゲート酸化膜となる絶縁膜２に囲まれた第１
ゲート電極４の上にチャネル層７が接している。
４が絶縁膜２で囲まれて、半導体基板１に埋め込まれて
いる。半導体基板１の表面にＦＥＴのチャネル層７が形
成される。ゲート酸化膜となる絶縁膜２に囲まれた第１
ゲート電極４の上にチャネル層７が接している。
【００１０】一方、その上にゲート酸化膜をはさんで第
２ゲート電極５が形成されている。
２ゲート電極５が形成されている。
【００１１】このように、第１ゲート電極４および第２
ゲート電極５がゲート酸化膜をはさんで千鳥配列されて
チャネル層７を交互にまたいでいる。
ゲート電極５がゲート酸化膜をはさんで千鳥配列されて
チャネル層７を交互にまたいでいる。
【００１２】チャネル層７の両端にはソース−ドレイン
となる拡散層３が形成され、絶縁膜２のコンタクト開口
を通して金属配線６に接続されている。
となる拡散層３が形成され、絶縁膜２のコンタクト開口
を通して金属配線６に接続されている。
【００１３】第２ゲート電極４の周囲は表面保護膜とな
る絶縁膜２で覆われている。
る絶縁膜２で覆われている。
【００１４】つぎにこのＦＥＴの製造方法について、工
程順に説明する。
程順に説明する。
【００１５】はじめに図１（ａ）に示すように、半導体
基板１のゲート電極予定領域に溝を形成し、絶縁膜２を
形成したのち第１ゲート電極となるポリシリコン４を形
成する。
基板１のゲート電極予定領域に溝を形成し、絶縁膜２を
形成したのち第１ゲート電極となるポリシリコン４を形
成する。
【００１６】つぎに図１（ｂ）に示すように、ＲＩＥ法
などによりエッチバックして溝の外のポリシリコン４お
よび絶縁膜２を除去して、半導体基板１表面を露出させ
る。つぎに全面にポリシリコンを堆積し、アニールして
からゲート酸化膜を形成する。
などによりエッチバックして溝の外のポリシリコン４お
よび絶縁膜２を除去して、半導体基板１表面を露出させ
る。つぎに全面にポリシリコンを堆積し、アニールして
からゲート酸化膜を形成する。
【００１７】つぎに図１（ｃ）に示すように、ポリシリ
コンを堆積してアニールして単結晶化することによりチ
ャネル層７を形成する。
コンを堆積してアニールして単結晶化することによりチ
ャネル層７を形成する。
【００１８】つぎに図１（ｄ）に示すように、素子分離
用のフィールド酸化膜となる絶縁膜２を形成し、上層の
ゲート酸化膜を形成したのち、第２ゲート電極５を形成
する。
用のフィールド酸化膜となる絶縁膜２を形成し、上層の
ゲート酸化膜を形成したのち、第２ゲート電極５を形成
する。
【００１９】つぎに図１（ｅ）に示すように、全面に層
間絶縁膜となる絶縁膜２を形成し、コンタクトを開口し
て金属配線６を形成する。このあと表面保護膜（図示せ
ず）を形成して完成する。
間絶縁膜となる絶縁膜２を形成し、コンタクトを開口し
て金属配線６を形成する。このあと表面保護膜（図示せ
ず）を形成して完成する。
【００２０】ＲＯＭが完成してから、イオン注入によっ
てデータが書き込まれる。
てデータが書き込まれる。
【００２１】図２にチャネル部分の拡大断面図を示す。
従来のＲＯＭでは表面を反転させ、隣同志のチャネルを
接続して電流を流すことができた。本発明では上下にゲ
ートがあるので、チャネルも交互にしかできない。予め
チャネル層７の中央にイオン注入などにより反転層８を
形成してある。動作原理は、いずれかのゲート電極４，
５にソース電位よりもマイナスの電位を与えて空乏層を
のばすと、この反転層が途切れるというものである（Ｎ
チャネルの場合）。このようにして従来欠かせなかった
第１、第２ゲート間の隙間をなくすことができ、その分
高集積化が可能になった。
従来のＲＯＭでは表面を反転させ、隣同志のチャネルを
接続して電流を流すことができた。本発明では上下にゲ
ートがあるので、チャネルも交互にしかできない。予め
チャネル層７の中央にイオン注入などにより反転層８を
形成してある。動作原理は、いずれかのゲート電極４，
５にソース電位よりもマイナスの電位を与えて空乏層を
のばすと、この反転層が途切れるというものである（Ｎ
チャネルの場合）。このようにして従来欠かせなかった
第１、第２ゲート間の隙間をなくすことができ、その分
高集積化が可能になった。
【００２２】つぎに本発明の第２の実施例について、図
３を参照して説明する。
３を参照して説明する。
【００２３】第１の実施例の図２では第１のゲート電極
４の４辺がゲート酸化膜を隔てて単結晶シリコンに覆わ
れているが、本実施例の図３では、複数の第１ゲート電
極５が絶縁膜２の中に形成されている。第１ゲート電極
４の２辺または３辺しか単結晶シリコンに覆われていな
いので、第１ゲート電極４と単結晶シリコンとの寄生容
量が小さくなって、動作速度が速くなった。
４の４辺がゲート酸化膜を隔てて単結晶シリコンに覆わ
れているが、本実施例の図３では、複数の第１ゲート電
極５が絶縁膜２の中に形成されている。第１ゲート電極
４の２辺または３辺しか単結晶シリコンに覆われていな
いので、第１ゲート電極４と単結晶シリコンとの寄生容
量が小さくなって、動作速度が速くなった。
【００２４】以上の実施例では、第１ゲート電極４の材
料にポリシリコンを用いたが、ポリシリコンの代りに、
タンタルなどの高融点金属などを用いることもできる。
料にポリシリコンを用いたが、ポリシリコンの代りに、
タンタルなどの高融点金属などを用いることもできる。
【００２５】
【発明の効果】第１ゲート電極と第２ゲート電極とを交
互にチャネル層の上下に配置して、従来必要であった隙
間をなくした分だけ高集積化が可能になった。
互にチャネル層の上下に配置して、従来必要であった隙
間をなくした分だけ高集積化が可能になった。
【００２６】また従来は第１ゲート電極と第２ゲート電
極との間隔を狭くするとゲート電極間の寄生容量が大き
くなり動作速度が遅くなったが、本発明ではこの問題も
解消することができた。
極との間隔を狭くするとゲート電極間の寄生容量が大き
くなり動作速度が遅くなったが、本発明ではこの問題も
解消することができた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第１の実施例を示す拡大断面図であ
る。
る。
【図３】本発明の第２の実施例を示す断面図である。
【図４】従来技術によるマスクＲＯＭを示す断面図であ
る。
る。
１ 半導体基板 ２ 絶縁膜 ３ 拡散層 ４ 第１ゲート電極 ５ 第２ゲート電極 ６ 金属配線 ７ チャネル層 ８ 反転層
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板表面のチャネル層を隔てて、
前記半導体基板内部に形成された複数の第１のゲート電
極と、前記半導体基板の上に形成された複数の第２のゲ
ート電極とを備えた読み出し専用半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186000A JPH0529584A (ja) | 1991-07-25 | 1991-07-25 | 読み出し専用半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186000A JPH0529584A (ja) | 1991-07-25 | 1991-07-25 | 読み出し専用半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529584A true JPH0529584A (ja) | 1993-02-05 |
Family
ID=16180621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186000A Pending JPH0529584A (ja) | 1991-07-25 | 1991-07-25 | 読み出し専用半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19652547A1 (de) * | 1996-12-17 | 1998-06-18 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
-
1991
- 1991-07-25 JP JP3186000A patent/JPH0529584A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19652547A1 (de) * | 1996-12-17 | 1998-06-18 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19652547C2 (de) * | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
| US6445046B1 (en) | 1996-12-17 | 2002-09-03 | Siemens Aktiengesellschaft | Memory cell arrangement and process for manufacturing the same |
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