JPH0265274A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0265274A JPH0265274A JP63217823A JP21782388A JPH0265274A JP H0265274 A JPH0265274 A JP H0265274A JP 63217823 A JP63217823 A JP 63217823A JP 21782388 A JP21782388 A JP 21782388A JP H0265274 A JPH0265274 A JP H0265274A
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Landscapes
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- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ガラス等より成る絶縁性基板上に形成される
薄膜トランジスタに関し、特に比較的高い駆動電圧を必
要とする液晶駆動回路、ＥＬ（エレクトロ・ルミ不ノザ
ンス）駆動回路等に使用して好適なものである。
薄膜トランジスタに関し、特に比較的高い駆動電圧を必
要とする液晶駆動回路、ＥＬ（エレクトロ・ルミ不ノザ
ンス）駆動回路等に使用して好適なものである。
本発明は、ガラス等より成る絶縁性基板上に形成される
薄膜トランジスタにおいて、絶縁性基板上の薄膜半導体
層に形成された絶縁ゲート型電界効果トランジスタ素子
が絶縁層により絶縁分離され、上記トランジスタ素子の
ゲート絶縁膜がＳｉＯ２膜、５１３Ｎ４膜及び５１０２
膜の３層構造で構成することにより、製造工程の簡略化
が図れ、同時にゲート耐圧の向上も図ることができるよ
うにしたものである。
薄膜トランジスタにおいて、絶縁性基板上の薄膜半導体
層に形成された絶縁ゲート型電界効果トランジスタ素子
が絶縁層により絶縁分離され、上記トランジスタ素子の
ゲート絶縁膜がＳｉＯ２膜、５１３Ｎ４膜及び５１０２
膜の３層構造で構成することにより、製造工程の簡略化
が図れ、同時にゲート耐圧の向上も図ることができるよ
うにしたものである。
一般に、液晶駆動やＥＬ駆動等の半導体素子としてＭＯ
３動作型薄膜トランジスタが有望とされているが、必要
な駆動電圧として、２０Ｖ以上の比較的高い電圧が望ま
れている。そこで、上記駆動電圧に対する薄膜トランジ
スタの耐圧化については、ソース、ドレイン間耐圧とゲ
ート耐圧の両方において考慮しなければならない。
３動作型薄膜トランジスタが有望とされているが、必要
な駆動電圧として、２０Ｖ以上の比較的高い電圧が望ま
れている。そこで、上記駆動電圧に対する薄膜トランジ
スタの耐圧化については、ソース、ドレイン間耐圧とゲ
ート耐圧の両方において考慮しなければならない。
従来のＭＯ３型薄膜トランジスタは第３図に示すように
、ガラス等より成る絶縁性基板（１１）上にいわゆる島
状に形成することによって素子分離を図ると同時に多結
晶シリコン層から成る活性層（１２）を形成し、該活性
層（１２）上にＳｉＯ２酸化膜から成るゲート絶縁膜（
１３）及び多結晶シリコンから成るゲート電極（１４）
を形成して構成されている。尚、（１５）及び（１６）
はソース領域及びドレイン領域である。
、ガラス等より成る絶縁性基板（１１）上にいわゆる島
状に形成することによって素子分離を図ると同時に多結
晶シリコン層から成る活性層（１２）を形成し、該活性
層（１２）上にＳｉＯ２酸化膜から成るゲート絶縁膜（
１３）及び多結晶シリコンから成るゲート電極（１４）
を形成して構成されている。尚、（１５）及び（１６）
はソース領域及びドレイン領域である。
ソース、ドレイン間耐圧の向上には、ゲート電極（１４
）を少な（ともドレイン領域（１６）から離れるように
構成したいわゆるオフセントゲート構造が有望であるが
、ゲート耐圧の向上の場合、トランジスタの特性を劣化
させずに行なうことは困難である。即ち、ゲート耐圧の
向上は絶縁破壊を防止することに帰着するため、ゲート
絶縁膜の物質が決定すると、ゲート耐圧向上の度合はゲ
ート絶縁膜の膜厚に比例することになる。ところが、膜
厚を厚くするに従って薄膜トランジスタとしての特性は
劣化する。
）を少な（ともドレイン領域（１６）から離れるように
構成したいわゆるオフセントゲート構造が有望であるが
、ゲート耐圧の向上の場合、トランジスタの特性を劣化
させずに行なうことは困難である。即ち、ゲート耐圧の
向上は絶縁破壊を防止することに帰着するため、ゲート
絶縁膜の物質が決定すると、ゲート耐圧向上の度合はゲ
ート絶縁膜の膜厚に比例することになる。ところが、膜
厚を厚くするに従って薄膜トランジスタとしての特性は
劣化する。
一般的にＭＯ３型トランジスタとしての特性（主に、ゲ
ートによる電荷誘電特性）を変えずにゲート耐圧を向上
させるため、ゲート絶縁膜に誘電率の高い物質を使うこ
とが考えられている。例えばゲート絶縁膜として通常５
１０２酸化膜を用いるところ、ＳｉＯ２酸化膜−８１３
Ｎ４膜−８ｉＯ２酸化膜のサンドイッチ構造を用いるこ
となどである。尚、５１０２酸化膜の誘電率は３．８、
Ｓｉ３Ｎ４膜の誘電率は７．５である。また、ゲート絶
縁膜としてＳｉ３Ｎ、膜のみを用いない理由は、１つは
活性層であるシリコン層とＳｉ３Ｎ４膜を直接接触させ
るとその界面特性が良くないこと。また１つは活性層で
あるンリコン層からＳｉ３Ｎ、膜中へ電荷が容易に注入
され、メモリー効果が現われてしまうことにある。
ートによる電荷誘電特性）を変えずにゲート耐圧を向上
させるため、ゲート絶縁膜に誘電率の高い物質を使うこ
とが考えられている。例えばゲート絶縁膜として通常５
１０２酸化膜を用いるところ、ＳｉＯ２酸化膜−８１３
Ｎ４膜−８ｉＯ２酸化膜のサンドイッチ構造を用いるこ
となどである。尚、５１０２酸化膜の誘電率は３．８、
Ｓｉ３Ｎ４膜の誘電率は７．５である。また、ゲート絶
縁膜としてＳｉ３Ｎ、膜のみを用いない理由は、１つは
活性層であるシリコン層とＳｉ３Ｎ４膜を直接接触させ
るとその界面特性が良くないこと。また１つは活性層で
あるンリコン層からＳｉ３Ｎ、膜中へ電荷が容易に注入
され、メモリー効果が現われてしまうことにある。
しかしながら、従来の絶縁基板（１１）上に形成される
薄膜トランジスタにおいては、第３図に示す構造の場合
、工程数が少ないという利点はあるが、活性層（１２）
とゲート電極（１４）とが非常に近接した位置関係とな
っているため、第４図に示すように、チャンネル幅方向
のエッヂ部（ｅ）でのゲート耐圧が弱いという不都合が
ある。
薄膜トランジスタにおいては、第３図に示す構造の場合
、工程数が少ないという利点はあるが、活性層（１２）
とゲート電極（１４）とが非常に近接した位置関係とな
っているため、第４図に示すように、チャンネル幅方向
のエッヂ部（ｅ）でのゲート耐圧が弱いという不都合が
ある。
また、ＳｉＯ２膜、Ｓｉ３Ｎ、膜及びＳｉＯ２膜の３層
構造というゲート絶縁膜構成を薄膜トランジスタプロセ
スに導入すると、５１０２酸化膜のみの場合と比べて、
工程数が増加する。つまり、Ｓｉ、Ｎ、膜をＣＶＤ法で
成長させる工程と、そのＳｉ３Ｎ４膜を熱酸化して表面
をＳｉＯ□膜に変える工程が増加する。そのため、作業
効率が低下し、コストアップにつながるという不都合が
ある。
構造というゲート絶縁膜構成を薄膜トランジスタプロセ
スに導入すると、５１０２酸化膜のみの場合と比べて、
工程数が増加する。つまり、Ｓｉ、Ｎ、膜をＣＶＤ法で
成長させる工程と、そのＳｉ３Ｎ４膜を熱酸化して表面
をＳｉＯ□膜に変える工程が増加する。そのため、作業
効率が低下し、コストアップにつながるという不都合が
ある。
本発明は、このような点に鑑み成されたもので、その目
的とするところはゲート耐圧の向上のみならずチャンネ
ル方向のエッヂ部での耐圧の向上が図れると共に、工程
の簡略化をも図れる薄膜トランジスタを提供することに
ある。
的とするところはゲート耐圧の向上のみならずチャンネ
ル方向のエッヂ部での耐圧の向上が図れると共に、工程
の簡略化をも図れる薄膜トランジスタを提供することに
ある。
本発明の薄膜トランジスタは、ガラス等より成る絶縁性
基板（１）上に形成される薄膜トランジスタにおいて、
例えば選択酸化（ＬＯＧＯ３） 法により、周りに絶
縁層（５）を形成して素子分離を行なうと共に、ゲート
絶縁膜（１０）をＳｉＯ２酸化膜（３）、Ｓｉ３Ｎ４膜
（４）及び５ｉＯ７酸化膜（６）の３層構造で構成する
ようにしたことである。
基板（１）上に形成される薄膜トランジスタにおいて、
例えば選択酸化（ＬＯＧＯ３） 法により、周りに絶
縁層（５）を形成して素子分離を行なうと共に、ゲート
絶縁膜（１０）をＳｉＯ２酸化膜（３）、Ｓｉ３Ｎ４膜
（４）及び５ｉＯ７酸化膜（６）の３層構造で構成する
ようにしたことである。
上述の本発明の構成によれば、ゲート絶縁膜（１０）は
誘電率の高いＳｉ３Ｎ４膜（４）を含む３層構造である
ため、ゲート耐圧が向上する。
誘電率の高いＳｉ３Ｎ４膜（４）を含む３層構造である
ため、ゲート耐圧が向上する。
また、周囲に選択酸化による素子分離用の絶縁層（５）
を有するのでエッヂ部分（ａ）の耐圧も向上する。
を有するのでエッヂ部分（ａ）の耐圧も向上する。
また、選択酸化の際、耐酸化膜（Ｓｉ３Ｎ、膜（４））
をゲート絶縁膜に利用し、選択酸化時、Ｓｉ３Ｎ、膜（
４）表面を熱酸化して５ｉＯ７膜（７）に変えるように
したので、選択酸化による絶縁分離層（５）の形成と同
時に３層構造のゲート絶縁膜（１０）が形成でき、その
結果、工程が簡略化される。
をゲート絶縁膜に利用し、選択酸化時、Ｓｉ３Ｎ、膜（
４）表面を熱酸化して５ｉＯ７膜（７）に変えるように
したので、選択酸化による絶縁分離層（５）の形成と同
時に３層構造のゲート絶縁膜（１０）が形成でき、その
結果、工程が簡略化される。
以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。
説明する。
第１図は、本実施例に係る薄膜トランジスタの構成を製
造工程順に示した説明図である。以下、順を追ってその
工程を説明する。
造工程順に示した説明図である。以下、順を追ってその
工程を説明する。
まず、同図へに示すように、ガラス等から成る絶縁性基
板（１） Ｊ：に第１導電型を呈した厚さ８００人の多
結晶シリコン層（２）を例えばＣＶＤ法等で成長させる
。
板（１） Ｊ：に第１導電型を呈した厚さ８００人の多
結晶シリコン層（２）を例えばＣＶＤ法等で成長させる
。
次に、同図Ｂに示すように、上記多結晶シリコン層（２
）に熱酸化を施すなどして膜摩約２００へのＳｉＯ２酸
化膜（３）を形成したのち、該膜（３）上に膜厚約６０
０へのＳｉ３Ｎ、膜（４）を例えばＣＶＤ法等で成長さ
せる。
）に熱酸化を施すなどして膜摩約２００へのＳｉＯ２酸
化膜（３）を形成したのち、該膜（３）上に膜厚約６０
０へのＳｉ３Ｎ、膜（４）を例えばＣＶＤ法等で成長さ
せる。
次に、同図Ｃに示すように、５１０２酸化膜（３）及び
Ｓｉ３Ｎ４膜（４）のトランジスタ素子を形成すべき領
域に対応した部分を残して他部をホトリソグラフィー技
術を用いてエンチング除去し、下層に存していた多結晶
シリコン層（２）の一部（２ａ）を露出させる。
Ｓｉ３Ｎ４膜（４）のトランジスタ素子を形成すべき領
域に対応した部分を残して他部をホトリソグラフィー技
術を用いてエンチング除去し、下層に存していた多結晶
シリコン層（２）の一部（２ａ）を露出させる。
次に、同図りに示すように、選択酸化処理して多結晶シ
リコン部分（２ａ）を絶縁基板（１）に達する５１０２
のフィールド絶縁層（５）に変えると共に、Ｓｉ３Ｎ４
膜（４）の表面を同時熱酸化して５１０２酸化膜（６）
を形成する。このフィールド絶縁層（５）が素子分離領
域となり、該フィールド絶縁層（５）で囲まれた多結晶
シリコン層がトランジスタ素子が形成される活性層（７
）となる。
リコン部分（２ａ）を絶縁基板（１）に達する５１０２
のフィールド絶縁層（５）に変えると共に、Ｓｉ３Ｎ４
膜（４）の表面を同時熱酸化して５１０２酸化膜（６）
を形成する。このフィールド絶縁層（５）が素子分離領
域となり、該フィールド絶縁層（５）で囲まれた多結晶
シリコン層がトランジスタ素子が形成される活性層（７
）となる。
その後、同図Ｅに示すように、上記ＳｉＯ２酸化膜（６
）上に第２導電型を呈した多結晶シリコン層（８）を例
えばＣＶＤ法等で成長させたのち、該多結晶シリコン層
（８）、ＳｉＯ２酸化膜（６）、Ｓｉ３Ｎ、膜（４）及
びＳｉＯ２酸化膜（３）を順次選択エツチングして多結
晶シリコン層（８）より成るゲート電極（９）及びＳｉ
Ｏ□酸化膜（６）と５１３Ｎ４膜（４）とＳｉｎ□酸化
膜（３）より成るゲート絶縁膜（１０）を形成する。そ
して活性層（７）の表面部のうち、ゲート部以外の部分
を露出させる。尚、ゲート電極（９）の一部は、第２図
に示すように、フィールド絶縁層（５）上に延長して形
成される。
）上に第２導電型を呈した多結晶シリコン層（８）を例
えばＣＶＤ法等で成長させたのち、該多結晶シリコン層
（８）、ＳｉＯ２酸化膜（６）、Ｓｉ３Ｎ、膜（４）及
びＳｉＯ２酸化膜（３）を順次選択エツチングして多結
晶シリコン層（８）より成るゲート電極（９）及びＳｉ
Ｏ□酸化膜（６）と５１３Ｎ４膜（４）とＳｉｎ□酸化
膜（３）より成るゲート絶縁膜（１０）を形成する。そ
して活性層（７）の表面部のうち、ゲート部以外の部分
を露出させる。尚、ゲート電極（９）の一部は、第２図
に示すように、フィールド絶縁層（５）上に延長して形
成される。
その後は図示しないが、フィールド絶縁層（５）及びゲ
ート電極（９）をマスクとして又はゲート電極（９）及
びゲート絶縁膜（１０）の側壁部に新たに形成したＳｉ
Ｏ２膜をマスクとして活性層（７）に第２導電型の不純
物をイオン注入してソース領域及びドレイン領域を形成
して通常の薄膜トランジスタ又はオフセットゲート構造
の薄膜トランジスタを形成する。
ート電極（９）をマスクとして又はゲート電極（９）及
びゲート絶縁膜（１０）の側壁部に新たに形成したＳｉ
Ｏ２膜をマスクとして活性層（７）に第２導電型の不純
物をイオン注入してソース領域及びドレイン領域を形成
して通常の薄膜トランジスタ又はオフセットゲート構造
の薄膜トランジスタを形成する。
上述の如く本実施例によれば第１図Ｅに示すように、ゲ
ート絶縁膜（１０）は５ＩＯ２酸化膜（７）、Ｓｉ３Ｎ
。
ート絶縁膜（１０）は５ＩＯ２酸化膜（７）、Ｓｉ３Ｎ
。
膜（４）及びＳｉＯ□酸化膜（３）の３層構造となって
おり、特に高誘電率のＳｉ３Ｎ、膜（４）を有するので
ゲート耐圧が向上する。
おり、特に高誘電率のＳｉ３Ｎ、膜（４）を有するので
ゲート耐圧が向上する。
また、ゲート電極（９）がフィールド絶縁層（５）上に
延長して形成され、活性層（７）のエッヂ部（ａ）はフ
ィールド絶縁層（５）で囲まれている（第２図参照）の
で、ゲート電極（９）と活性層（７）とは近接しなくな
り、チャンネル幅方向のエッヂ部（ａ）での耐圧も向上
する。
延長して形成され、活性層（７）のエッヂ部（ａ）はフ
ィールド絶縁層（５）で囲まれている（第２図参照）の
で、ゲート電極（９）と活性層（７）とは近接しなくな
り、チャンネル幅方向のエッヂ部（ａ）での耐圧も向上
する。
また、選択酸化での耐酸化膜（Ｓｉ３Ｎ４膜（４））を
ゲート絶縁膜（１０）として利用し、さらに、選択酸化
時、Ｓｉ３Ｎ、膜（４）表面を熱酸化してＳｉＯ□酸化
膜（６）に変えるようにしたので、選択酸化によるフィ
ールド絶縁層（５）の形成と同時に３層構造のゲート絶
縁膜（１０）が形成でき、その結果工程が簡略化される
。
ゲート絶縁膜（１０）として利用し、さらに、選択酸化
時、Ｓｉ３Ｎ、膜（４）表面を熱酸化してＳｉＯ□酸化
膜（６）に変えるようにしたので、選択酸化によるフィ
ールド絶縁層（５）の形成と同時に３層構造のゲート絶
縁膜（１０）が形成でき、その結果工程が簡略化される
。
本発明に係る薄膜トランジスタは、ガラス等より成る絶
縁性基板上に形成される薄膜トランジスタにおいて、周
りを絶縁層により素子分離され、ゲート絶縁膜を５１０
２酸化膜、Ｓｉ３Ｎ４膜及びＳｉＯ□酸化膜の３層構造
で構成するようにしたので、ゲート耐圧の向上を図るこ
とができると共に、製造工程の簡略化をも図ることがで
きる。
縁性基板上に形成される薄膜トランジスタにおいて、周
りを絶縁層により素子分離され、ゲート絶縁膜を５１０
２酸化膜、Ｓｉ３Ｎ４膜及びＳｉＯ□酸化膜の３層構造
で構成するようにしたので、ゲート耐圧の向上を図るこ
とができると共に、製造工程の簡略化をも図ることがで
きる。
第１図は本実施例に係る薄膜トランジスタの構成を製造
工程順に示す説明図、第２図は第１図ＥのＡ−Ａ線上の
断面図、第３図は従来例の構成図、第４図は第３図のＢ
−Ｂ線上の断面図である。 （１）は絶縁基板、（３）は５１０２酸化膜、（４）は
Ｓｉ、Ｎ、膜、（５）はフィールド絶縁層、（６）は５
ｉＯ７酸化膜、（７）は活性層、（９）はゲート電極、
（１０）はゲート絶縁膜、（ａ）はエッヂ部である。 代 理 人 伊 藤 頁間 松 隈 秀 盛 −一 一
工程順に示す説明図、第２図は第１図ＥのＡ−Ａ線上の
断面図、第３図は従来例の構成図、第４図は第３図のＢ
−Ｂ線上の断面図である。 （１）は絶縁基板、（３）は５１０２酸化膜、（４）は
Ｓｉ、Ｎ、膜、（５）はフィールド絶縁層、（６）は５
ｉＯ７酸化膜、（７）は活性層、（９）はゲート電極、
（１０）はゲート絶縁膜、（ａ）はエッヂ部である。 代 理 人 伊 藤 頁間 松 隈 秀 盛 −一 一
Claims (1)
- 絶縁性基板上の薄膜半導体層に形成された絶縁ゲート型
電界効果トランジスタ素子が絶縁層により絶縁分離され
、上記トランジスタ素子のゲート絶縁膜がＳｉＯ＿２膜
、Ｓｉ＿３Ｎ＿４膜及びＳｉＯ＿２膜の３層構造で構成
されて成る薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217823A JPH0265274A (ja) | 1988-08-31 | 1988-08-31 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217823A JPH0265274A (ja) | 1988-08-31 | 1988-08-31 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265274A true JPH0265274A (ja) | 1990-03-05 |
Family
ID=16710305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217823A Pending JPH0265274A (ja) | 1988-08-31 | 1988-08-31 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265274A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130264A (en) * | 1990-04-11 | 1992-07-14 | General Motors Corporation | Method of making a thin film transistor |
| US5328861A (en) * | 1991-11-25 | 1994-07-12 | Casio Computer Co., Ltd. | Method for forming thin film transistor |
| US5585292A (en) * | 1995-02-03 | 1996-12-17 | Sharp Kabushiki | Method of fabricating a thin film transistor |
| CN100442532C (zh) * | 1992-07-06 | 2008-12-10 | 株式会社半导体能源研究所 | 有源矩阵显示器件 |
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| JPS58169975A (ja) * | 1982-03-30 | 1983-10-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS5918677A (ja) * | 1982-07-22 | 1984-01-31 | Nec Corp | 絶縁ゲ−ト電界効果型半導体装置の製造方法 |
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1988
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