JP2812388B2 - Ｓｏｉ半導体装置の製造方法 - Google Patents
Ｓｏｉ半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 バルク素子領域とSOI（Silicon on Insulator）領域
とを有するSOI半導体装置の製造方法に関し、 少ない工程で高耐圧かつ高信頼性のSOI半導体装置を
生産性良く製造することができる製造方法を提供するこ
とを目的とし、 シリコン基板のSOI素子領域上にCVDで形成された第１
の絶縁膜と、該第１の絶縁膜上に該第１の絶縁膜の外に
まで延在しないように形成されたシリコン膜を備えるよ
うな基板に対して、前記第１の絶縁膜の形成されていな
いシリコン基板表面と前記シリコン膜の表面とに素子分
離用酸化膜を選択酸化により同時に形成する工程と、前
記シリコン基板を含む半導体素子と前記シリコン膜を含
む半導体素子をそれぞれ形成する工程とを具備して構成
した。
とを有するSOI半導体装置の製造方法に関し、 少ない工程で高耐圧かつ高信頼性のSOI半導体装置を
生産性良く製造することができる製造方法を提供するこ
とを目的とし、 シリコン基板のSOI素子領域上にCVDで形成された第１
の絶縁膜と、該第１の絶縁膜上に該第１の絶縁膜の外に
まで延在しないように形成されたシリコン膜を備えるよ
うな基板に対して、前記第１の絶縁膜の形成されていな
いシリコン基板表面と前記シリコン膜の表面とに素子分
離用酸化膜を選択酸化により同時に形成する工程と、前
記シリコン基板を含む半導体素子と前記シリコン膜を含
む半導体素子をそれぞれ形成する工程とを具備して構成
した。
本発明は、バルク素子領域とSOI（Silicon on Insula
tor）素子領域とを有するSOI半導体装置製造方法に関す
る。
tor）素子領域とを有するSOI半導体装置製造方法に関す
る。
バルク−SOI混載集積回路（以下、バルク−SOI混載テ
バイスともいう）は、バルクの良好結晶性とSOIの完全
素子分離の両特性を持つ集積回路であり、例えばバルク
に論理回路、SOI部分に高耐圧出力部を持つディスプレ
イドライバが提案されている。
バイスともいう）は、バルクの良好結晶性とSOIの完全
素子分離の両特性を持つ集積回路であり、例えばバルク
に論理回路、SOI部分に高耐圧出力部を持つディスプレ
イドライバが提案されている。
第４図に、従来の製造方法で製造されたバルク−SOI
混載集積回路の一例を示す。同図において、１はシリコ
ン基板、２はSOI下地絶縁膜、３はSOI LOCOS絶縁膜、４
と５はゲート絶縁膜、６と７はゲート電極、８と10はソ
ース拡散層、９と11はドレイン拡散層、12は単結晶シリ
コン層である。
混載集積回路の一例を示す。同図において、１はシリコ
ン基板、２はSOI下地絶縁膜、３はSOI LOCOS絶縁膜、４
と５はゲート絶縁膜、６と７はゲート電極、８と10はソ
ース拡散層、９と11はドレイン拡散層、12は単結晶シリ
コン層である。
図示するバルク−SOI集積デバイスは、バルクのLOCOS
素子分離用のSOI下地絶縁膜２上にSOI素子を形成したも
のである。SOI素子の分離は、SOI LOCOS絶縁膜３で行
っている。バルク素子はシリコン基板１にゲート絶縁膜
４を形成した後、ゲート電極６を付着してこれと自己整
合型にソース拡散層８及びドレイン拡散層９を形成して
形成されている。同様に、SOI素子はSOI下地絶縁膜２上
に形成した活性領域となる多結晶シリコン層12に、ゲー
ト絶縁膜５を形成した後、ゲート電極７を付着してこれ
と自己整合型にソース拡散層10及びドレイン拡散層11を
形成して形成されている。
素子分離用のSOI下地絶縁膜２上にSOI素子を形成したも
のである。SOI素子の分離は、SOI LOCOS絶縁膜３で行
っている。バルク素子はシリコン基板１にゲート絶縁膜
４を形成した後、ゲート電極６を付着してこれと自己整
合型にソース拡散層８及びドレイン拡散層９を形成して
形成されている。同様に、SOI素子はSOI下地絶縁膜２上
に形成した活性領域となる多結晶シリコン層12に、ゲー
ト絶縁膜５を形成した後、ゲート電極７を付着してこれ
と自己整合型にソース拡散層10及びドレイン拡散層11を
形成して形成されている。
しかしながら、上記従来の技術は、以下の問題点を有
する。
する。
上述したように、バルクの素子分離とSOI部分の素子
分離とを行うために、２回のLOCOSを行っている。これ
らの絶縁膜は熱酸化で形成されるため長時間を要し、生
産性が悪い。
分離とを行うために、２回のLOCOSを行っている。これ
らの絶縁膜は熱酸化で形成されるため長時間を要し、生
産性が悪い。
また、SOI下地絶縁膜２の厚みは、SOI素子の耐圧に関
係する。すなわち、シリコン基板１とドレイン間に高電
圧がかかると、多結晶シリコン層12はシリコン基板１の
電位の影響を受ける。このとき、SOI下地絶縁膜２の厚
みが薄い場合には、ここにブレークダウンが生じ、素子
が破壊する。例えば、SOI下地絶縁膜２の厚みが１μｍ
程度の場合、ドレインとシリコン基板１間に約200Vの電
圧がかかると、多結晶シリコン層12中にブレークダウン
が生ずることが確認されている。このため、SOI下地絶
縁膜２を厚くすることが要求されるが、現実には１μｍ
程度が限界である。これは第１に下地絶縁膜２を熱酸化
で形成しているために生産性の見地から１μｍ程度が限
界であること、第２に１μｍ以上にするとプロセス工程
の途中でストレスによりシリコンウェアがわれてしまう
ためである。
係する。すなわち、シリコン基板１とドレイン間に高電
圧がかかると、多結晶シリコン層12はシリコン基板１の
電位の影響を受ける。このとき、SOI下地絶縁膜２の厚
みが薄い場合には、ここにブレークダウンが生じ、素子
が破壊する。例えば、SOI下地絶縁膜２の厚みが１μｍ
程度の場合、ドレインとシリコン基板１間に約200Vの電
圧がかかると、多結晶シリコン層12中にブレークダウン
が生ずることが確認されている。このため、SOI下地絶
縁膜２を厚くすることが要求されるが、現実には１μｍ
程度が限界である。これは第１に下地絶縁膜２を熱酸化
で形成しているために生産性の見地から１μｍ程度が限
界であること、第２に１μｍ以上にするとプロセス工程
の途中でストレスによりシリコンウェアがわれてしまう
ためである。
言い換えれば、十分に高耐圧のデバイスを製造するこ
とができない。
とができない。
従って本発明は上記問題点を解決し、少ない工程で高
耐圧かつ高信頼性のSOI半導体装置を生産性良く製造す
ることができる製造方法を提供することを目的とする。
耐圧かつ高信頼性のSOI半導体装置を生産性良く製造す
ることができる製造方法を提供することを目的とする。
本発明は、シリコン基板（21）のSOI素子領域上にCVD
で形成された第１の絶縁膜（23）と、該第１の絶縁膜
（23）上に該第１の絶縁膜（23）の外にまで延在しない
ように形成されたシリコン膜（25）を備えるような基板
に対して、前記第１の絶縁膜（23）の形成されていない
シリコン基板表面と前記シリコン膜（25）の表面とに素
子分離用酸化膜（29、30）を選択酸化により同時に形成
する工程と、前記シリコン基板（21）を含む半導体素子
と前記シリコン膜（25）を含む半導体素子をそれぞれ形
成する工程とを有する。
で形成された第１の絶縁膜（23）と、該第１の絶縁膜
（23）上に該第１の絶縁膜（23）の外にまで延在しない
ように形成されたシリコン膜（25）を備えるような基板
に対して、前記第１の絶縁膜（23）の形成されていない
シリコン基板表面と前記シリコン膜（25）の表面とに素
子分離用酸化膜（29、30）を選択酸化により同時に形成
する工程と、前記シリコン基板（21）を含む半導体素子
と前記シリコン膜（25）を含む半導体素子をそれぞれ形
成する工程とを有する。
以上のとおり、本発明ではSOI部分の下地絶縁膜にCVD
絶縁膜を用い、比較的容易な任意の膜厚の下地絶縁膜の
形成を可能にしている。また、バルク部分、SOI部分の
素子分離をSOI下地絶縁膜形成後に行なうので、これを
１度のLOCOSで行なうことができ、工程数が減少し、容
易なプロセスになる。この時、シリコン膜（27）が第１
の絶縁膜（23）の側壁にも形成されていると、LOCOS工
程時に段差部でオーバーハング形状になりやすく、上部
に配線層を形成する場合、断線が起きやすい。このため
本発明では、第１の絶縁膜（23）上にのみ活性領域とな
るシリコン膜（27）を形成し、それ以外の部分のシリコ
ン膜（27）はLOCOS工程前にエッチング除去すること
で、この問題を回避できる。
絶縁膜を用い、比較的容易な任意の膜厚の下地絶縁膜の
形成を可能にしている。また、バルク部分、SOI部分の
素子分離をSOI下地絶縁膜形成後に行なうので、これを
１度のLOCOSで行なうことができ、工程数が減少し、容
易なプロセスになる。この時、シリコン膜（27）が第１
の絶縁膜（23）の側壁にも形成されていると、LOCOS工
程時に段差部でオーバーハング形状になりやすく、上部
に配線層を形成する場合、断線が起きやすい。このため
本発明では、第１の絶縁膜（23）上にのみ活性領域とな
るシリコン膜（27）を形成し、それ以外の部分のシリコ
ン膜（27）はLOCOS工程前にエッチング除去すること
で、この問題を回避できる。
以下、本発明の一実施例を第１図を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例の工程を説明するための
図である。
図である。
同図（ａ）において、まず、シリコン基板21を0.1μ
ｍ程度熱酸化して、下地熱酸化膜（SiO2）22を形成す
る。これは、後述するSOI下地CVD絶縁膜23とシリコン基
板21との界面状態を良好にするためである。この下地熱
酸化膜22がないと、リーク電流の原因となるおそれがあ
る。ただし、この熱酸化工程は必ず行わなければならな
いものではなく、省略しても良い。次に、下地熱酸化膜
22上に、CVD（気相成長法）によりSOIの下地となるSOI
下地CVD絶縁膜23を形成する。絶縁物質としては例え
ば、SiO2を用いることができる。SOI下地CVD絶縁膜23
は、例えば２〜４μｍ程度の厚みをもつ。
ｍ程度熱酸化して、下地熱酸化膜（SiO2）22を形成す
る。これは、後述するSOI下地CVD絶縁膜23とシリコン基
板21との界面状態を良好にするためである。この下地熱
酸化膜22がないと、リーク電流の原因となるおそれがあ
る。ただし、この熱酸化工程は必ず行わなければならな
いものではなく、省略しても良い。次に、下地熱酸化膜
22上に、CVD（気相成長法）によりSOIの下地となるSOI
下地CVD絶縁膜23を形成する。絶縁物質としては例え
ば、SiO2を用いることができる。SOI下地CVD絶縁膜23
は、例えば２〜４μｍ程度の厚みをもつ。
次に、第１図（ｂ）に示すように、フォトレジスト工
程を用いて、SOI素子領域のみを残してバルク素子領域
のSOI下地CVD絶縁膜23及び下地熱酸化膜22をエッチング
する。
程を用いて、SOI素子領域のみを残してバルク素子領域
のSOI下地CVD絶縁膜23及び下地熱酸化膜22をエッチング
する。
次に、第１図（ｃ）に示すように、シリコン基板21に
0.1μｍ程度の熱酸化膜による保護絶縁膜24が形成され
るように、全面を熱酸化する。この酸化を行なうことに
よって後のSOI素子活性領域形成用の多結晶シリコン層
のエッチングの時にバルク部分でエッチングのストッパ
とすることができ、エッチング選択性がよくなる。しか
し、この酸化は必ずしも必要ではない。次に、第１図
（ｃ）に示すように、全面にSOI素子の活性領域となる
多結晶シリコン層25を0.5μｍ程度堆積させる。この堆
積は、例えばCVDにより行う。
0.1μｍ程度の熱酸化膜による保護絶縁膜24が形成され
るように、全面を熱酸化する。この酸化を行なうことに
よって後のSOI素子活性領域形成用の多結晶シリコン層
のエッチングの時にバルク部分でエッチングのストッパ
とすることができ、エッチング選択性がよくなる。しか
し、この酸化は必ずしも必要ではない。次に、第１図
（ｃ）に示すように、全面にSOI素子の活性領域となる
多結晶シリコン層25を0.5μｍ程度堆積させる。この堆
積は、例えばCVDにより行う。
次に、第１図（ｄ）に示すように、SOI素子領域のSOI
下地CVD絶縁膜23上のみを残して、SOI素子領域とバルク
素子領域との境界領域であるバルク−SOI境界領域26及
びバルク素子領域の多結晶シリコン層25をフォトレジス
ト工程でエッチングする。この場合、保護絶縁膜24又は
SOI下地CVD絶縁膜23がエッチングのストッパになる。こ
れにより、SOI素子領域の多結晶シリコン層27が形成さ
れる。好ましくは、エッチング工程に続けて、SOI素子
領域の多結晶シリコン層27を選択的にレーザーで再結晶
化する。多結晶シリコン層そのままでSOI素子を形成す
ると、電荷の移動度が低下したり、界面のリークが増え
る。多結晶シリコン層27の再結晶化により、これらの不
都合を除去することができる。レーザーに代えて、電子
ビーム又は紫外線ランプを用いることもできる。
下地CVD絶縁膜23上のみを残して、SOI素子領域とバルク
素子領域との境界領域であるバルク−SOI境界領域26及
びバルク素子領域の多結晶シリコン層25をフォトレジス
ト工程でエッチングする。この場合、保護絶縁膜24又は
SOI下地CVD絶縁膜23がエッチングのストッパになる。こ
れにより、SOI素子領域の多結晶シリコン層27が形成さ
れる。好ましくは、エッチング工程に続けて、SOI素子
領域の多結晶シリコン層27を選択的にレーザーで再結晶
化する。多結晶シリコン層そのままでSOI素子を形成す
ると、電荷の移動度が低下したり、界面のリークが増え
る。多結晶シリコン層27の再結晶化により、これらの不
都合を除去することができる。レーザーに代えて、電子
ビーム又は紫外線ランプを用いることもできる。
次に、第１図（ｅ）示すように、バルク素子領域及び
SOI素子領域に同時に、従来の選択酸化（LOCOS）工程を
用いて素子分離を行う。LOCOS絶縁膜29はバルク素子分
離用であり、LOCOS絶縁膜30はSOI素子分離用である。素
子を形成する保護絶縁膜24及び多結晶シリコン層27上に
それぞれ酸化防止膜31及び32を形成するために、酸化膜
と窒化膜の二重層を付着させて熱酸化する。この結果、
厚いLOCOS酸化膜29,30が同時に形成される。そして、こ
の二重層をエッチングで除去した後、従来と同様の工程
で拡散層の形成やゲート電極の形成等を行い、トランジ
スタ等の回路要素を形成する。
SOI素子領域に同時に、従来の選択酸化（LOCOS）工程を
用いて素子分離を行う。LOCOS絶縁膜29はバルク素子分
離用であり、LOCOS絶縁膜30はSOI素子分離用である。素
子を形成する保護絶縁膜24及び多結晶シリコン層27上に
それぞれ酸化防止膜31及び32を形成するために、酸化膜
と窒化膜の二重層を付着させて熱酸化する。この結果、
厚いLOCOS酸化膜29,30が同時に形成される。そして、こ
の二重層をエッチングで除去した後、従来と同様の工程
で拡散層の形成やゲート電極の形成等を行い、トランジ
スタ等の回路要素を形成する。
第２図は、上記工程で製造されたバルク−SOI混載集
積回路を示す。図中、33及び34はそれぞれバルク素子領
域のソース拡散層及びドレイン拡散層であり、35及び36
はそれぞれSOI素子領域のソース拡散層及びドレイン拡
散層である。37及び38はそれぞれバルク素子領域及びSO
I素子領域のゲート電極である。
積回路を示す。図中、33及び34はそれぞれバルク素子領
域のソース拡散層及びドレイン拡散層であり、35及び36
はそれぞれSOI素子領域のソース拡散層及びドレイン拡
散層である。37及び38はそれぞれバルク素子領域及びSO
I素子領域のゲート電極である。
以上のようにして形成したSOI半導体装置において、S
OI下地CVD絶縁膜23を４μｍ程度形成した場合、シリコ
ン基板21とゲート電極38間に200V以上の電圧をかけても
異常は見られず、充分な耐圧を確保できることが確認さ
れた。
OI下地CVD絶縁膜23を４μｍ程度形成した場合、シリコ
ン基板21とゲート電極38間に200V以上の電圧をかけても
異常は見られず、充分な耐圧を確保できることが確認さ
れた。
以上の工程に従って製造されたバルク素子領域とSOI
素子領域とをAlなどの配線によって接続する場合、両領
域の段差（４μｍ程度）による上記配線の切断が生じる
可能性がある。この断線を防止するために、配線層形成
前に、第３図に示す処理を施すことが望ましい。
素子領域とをAlなどの配線によって接続する場合、両領
域の段差（４μｍ程度）による上記配線の切断が生じる
可能性がある。この断線を防止するために、配線層形成
前に、第３図に示す処理を施すことが望ましい。
第３図には、２種類の断線防止処理が示されている。
一方は第３図（ａ），（ｂ）及び（ｃ）の順に行われる
処理であり、他方は（ａ），（ｄ），（ｅ），（ｃ）の
順に行われる処理である。
一方は第３図（ａ），（ｂ）及び（ｃ）の順に行われる
処理であり、他方は（ａ），（ｄ），（ｅ），（ｃ）の
順に行われる処理である。
はじめに、前者の処理について説明する。第３図
（ａ）は、前述した本発明の実施例により製造されたデ
バイスのバルク素子領域とSOI素子領域の境界部分の断
面図である。第３図（ａ）に図示するように。両領域間
には４μ程度の段差がある。この段差部分に、第３図
（ｂ）に示すように、液化絶縁膜（例えばCLD）39を塗
布し、両領域間をなだらかなサイドウォールで結合す
る。そして、第３図（ｃ）に示すように、両領域を接続
するAl配線28を液化絶縁膜39上に設ける。
（ａ）は、前述した本発明の実施例により製造されたデ
バイスのバルク素子領域とSOI素子領域の境界部分の断
面図である。第３図（ａ）に図示するように。両領域間
には４μ程度の段差がある。この段差部分に、第３図
（ｂ）に示すように、液化絶縁膜（例えばCLD）39を塗
布し、両領域間をなだらかなサイドウォールで結合す
る。そして、第３図（ｃ）に示すように、両領域を接続
するAl配線28を液化絶縁膜39上に設ける。
また、別の方法として第３図（ａ）のデバイス全面
に、第３図（ｄ）に示すように、SiO2膜40を堆積させ
る。次に、RIE（選択性イオンエッチング）を施して、
第３図（ｅ）に示すように、段差部分にSiO2サイドウォ
ール41を形成する。そして、第３図（ｃ）に示すよう
に、Al配線28を設ける。
に、第３図（ｄ）に示すように、SiO2膜40を堆積させ
る。次に、RIE（選択性イオンエッチング）を施して、
第３図（ｅ）に示すように、段差部分にSiO2サイドウォ
ール41を形成する。そして、第３図（ｃ）に示すよう
に、Al配線28を設ける。
このように、配線層形成前に上記処理を行うことによ
り、バルク素子領域とSOI素子領域との間を接続する配
線の切断が効果的に防止できる。
り、バルク素子領域とSOI素子領域との間を接続する配
線の切断が効果的に防止できる。
以上、本発明の一実施例を説明した。尚、SOI領域に
はMOSトランジスタやバイポーラトランジスタ等が形成
可能である。
はMOSトランジスタやバイポーラトランジスタ等が形成
可能である。
以上説明したように、本発明によれば、SOIの下地絶
縁膜をCVD絶縁膜で形成したこととしたため、下地絶縁
膜を短時間で厚く形成することができ、少ない工程で高
耐圧かつ高信頼性のバルク−SOI混載集積回路を生産性
良く製造することができる製造方法を提供することがで
きる。
縁膜をCVD絶縁膜で形成したこととしたため、下地絶縁
膜を短時間で厚く形成することができ、少ない工程で高
耐圧かつ高信頼性のバルク−SOI混載集積回路を生産性
良く製造することができる製造方法を提供することがで
きる。
第１図は本発明の一実施例によるSOI半導体装置の製造
方法を説明するための図、 第２図は本発明の方法により製造されたSOI半導体装置
の一例を示す図、 第３図は本発明の実施例中の配線工程を説明するための
図、及び 第４図は従来のバルク−SOI混載集積回路の一例を示す
図である。 図において、 21はシリコン基板、 22は下地熱酸化膜、 23はSOI下地CVD絶縁膜、 24は保護絶縁膜、 25は多結晶シリコン層、 26はバルク−SOI境界領域、 27は多結晶シリコン層、 28はAl配線、 29はLOCOS絶縁膜、 30はLOCOS絶縁膜、 31は酸化防止膜、 32は酸化防止膜、 33と35はソース拡散層、 34と36はドレイン拡散層、 37と38はゲート電極、 39は液化絶縁膜、 40はSiO2膜、 41はSiO2サイドウォール を示す。
方法を説明するための図、 第２図は本発明の方法により製造されたSOI半導体装置
の一例を示す図、 第３図は本発明の実施例中の配線工程を説明するための
図、及び 第４図は従来のバルク−SOI混載集積回路の一例を示す
図である。 図において、 21はシリコン基板、 22は下地熱酸化膜、 23はSOI下地CVD絶縁膜、 24は保護絶縁膜、 25は多結晶シリコン層、 26はバルク−SOI境界領域、 27は多結晶シリコン層、 28はAl配線、 29はLOCOS絶縁膜、 30はLOCOS絶縁膜、 31は酸化防止膜、 32は酸化防止膜、 33と35はソース拡散層、 34と36はドレイン拡散層、 37と38はゲート電極、 39は液化絶縁膜、 40はSiO2膜、 41はSiO2サイドウォール を示す。
Claims (1)
- 【請求項１】シリコン基板（21）のSOI素子領域上にCVD
で形成された第１の絶縁膜（23）と、該第１の絶縁膜
（23）上に該第１の絶縁膜（23）の外にまで延在しない
ように形成されたシリコン膜（25）を備えるような基板
に対して、前記第１の絶縁膜（23）の形成されていない
シリコン基板表面と前記シリコン膜（25）の表面とに素
子分離用酸化膜（29、30）を選択酸化により同時に形成
する工程と、前記シリコン基板（21）を含む半導体素子
と前記シリコン膜（25）を含む半導体素子をそれぞれ形
成する工程とを有することを特徴とするSOI半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006850A JP2812388B2 (ja) | 1988-01-18 | 1988-01-18 | Ｓｏｉ半導体装置の製造方法 |
| US07/297,376 US4889829A (en) | 1988-01-18 | 1989-01-17 | Method for producing a semiconductor device having a silicon-on-insulator structure |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006850A JP2812388B2 (ja) | 1988-01-18 | 1988-01-18 | Ｓｏｉ半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH01183145A JPH01183145A (ja) | 1989-07-20 |
| JP2812388B2 true JP2812388B2 (ja) | 1998-10-22 |
Family
ID=11649713
Family Applications (1)
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|---|---|---|---|
| JP63006850A Expired - Fee Related JP2812388B2 (ja) | 1988-01-18 | 1988-01-18 | Ｓｏｉ半導体装置の製造方法 |
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|---|---|---|---|---|
| JP2940984B2 (ja) * | 1990-03-13 | 1999-08-25 | 沖電気工業株式会社 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
| JP2799254B2 (ja) * | 1991-07-11 | 1998-09-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5266831A (en) * | 1991-11-12 | 1993-11-30 | Motorola, Inc. | Edge termination structure |
| US5212111A (en) * | 1992-04-22 | 1993-05-18 | Micron Technology, Inc. | Local-oxidation of silicon (LOCOS) process using ceramic barrier layer |
| US5403759A (en) * | 1992-10-02 | 1995-04-04 | Texas Instruments Incorporated | Method of making thin film transistor and a silicide local interconnect |
| EP0622850B1 (en) * | 1993-04-30 | 1999-04-21 | International Business Machines Corporation | Process for making an electrostatic discharge protect diode for silicon-on-insulator technology |
| JP3778581B2 (ja) * | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE69329999T2 (de) * | 1993-12-29 | 2001-09-13 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen |
| US5522008A (en) * | 1994-03-16 | 1996-05-28 | Bernard; Costello J. | Device for heating and vaporizing a vaporizable module |
| US5698885A (en) * | 1994-03-17 | 1997-12-16 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| KR0151053B1 (ko) * | 1995-05-30 | 1998-12-01 | 김광호 | Soi 구조를 갖는 반도체장치의 제조방법 |
| JPH09298195A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5773326A (en) * | 1996-09-19 | 1998-06-30 | Motorola, Inc. | Method of making an SOI integrated circuit with ESD protection |
| US5811857A (en) * | 1996-10-22 | 1998-09-22 | International Business Machines Corporation | Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications |
| US5952695A (en) * | 1997-03-05 | 1999-09-14 | International Business Machines Corporation | Silicon-on-insulator and CMOS-on-SOI double film structures |
| US5889293A (en) * | 1997-04-04 | 1999-03-30 | International Business Machines Corporation | Electrical contact to buried SOI structures |
| US5834350A (en) * | 1997-06-11 | 1998-11-10 | Advanced Micro Devices, Inc. | Elevated transistor fabrication technique |
| US6140163A (en) * | 1997-07-11 | 2000-10-31 | Advanced Micro Devices, Inc. | Method and apparatus for upper level substrate isolation integrated with bulk silicon |
| US6255145B1 (en) | 1999-01-08 | 2001-07-03 | International Business Machines Corporation | Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product |
| US6323522B1 (en) | 1999-01-08 | 2001-11-27 | International Business Machines Corporation | Silicon on insulator thick oxide structure and process of manufacture |
| JP3523531B2 (ja) * | 1999-06-18 | 2004-04-26 | シャープ株式会社 | 半導体装置の製造方法 |
| US6498372B2 (en) | 2001-02-16 | 2002-12-24 | International Business Machines Corporation | Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer |
| JP4322453B2 (ja) * | 2001-09-27 | 2009-09-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP4176342B2 (ja) * | 2001-10-29 | 2008-11-05 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置およびそのレイアウト方法 |
| US6531325B1 (en) * | 2002-06-04 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Memory transistor and method of fabricating same |
| US6794227B2 (en) * | 2002-06-28 | 2004-09-21 | Seh America, Inc. | Method of producing an SOI wafer |
| JP4346433B2 (ja) | 2003-12-24 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US7208815B2 (en) * | 2004-05-28 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof |
| JP4597618B2 (ja) * | 2004-09-15 | 2010-12-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
| US7223640B2 (en) * | 2005-03-03 | 2007-05-29 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| US7432149B2 (en) * | 2005-06-23 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS on SOI substrates with hybrid crystal orientations |
| US7611937B2 (en) * | 2005-06-24 | 2009-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance transistors with hybrid crystal orientations |
| US7396407B2 (en) * | 2006-04-18 | 2008-07-08 | International Business Machines Corporation | Trench-edge-defect-free recrystallization by edge-angle-optimized solid phase epitaxy: method and applications to hybrid orientation substrates |
| US9875926B2 (en) | 2015-11-29 | 2018-01-23 | Infineon Technologies Ag | Substrates with buried isolation layers and methods of formation thereof |
| DE102016124207B4 (de) | 2016-12-13 | 2023-04-27 | Infineon Technologies Ag | Verfahren zur bildung vergrabener isolierungsgebiete |
| US10881178B2 (en) * | 2017-02-04 | 2021-01-05 | Drew Johnson | Configurable bag |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4217153A (en) * | 1977-04-04 | 1980-08-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JPS54990A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Manufacture for mos type integrated circuit |
| US4221045A (en) * | 1978-06-06 | 1980-09-09 | Rockwell International Corporation | Self-aligned contacts in an ion implanted VLSI circuit |
| US4221044A (en) * | 1978-06-06 | 1980-09-09 | Rockwell International Corporation | Self-alignment of gate contacts at local or remote sites |
| JPS5710248A (en) * | 1980-05-20 | 1982-01-19 | Nec Corp | Manufacture of semiconductor device |
| JPS5892253A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS58176964A (ja) * | 1982-04-12 | 1983-10-17 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS5961117A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59194422A (ja) * | 1983-04-20 | 1984-11-05 | Agency Of Ind Science & Technol | 半導体層の単結晶化方法 |
| JPS60245211A (ja) * | 1984-05-21 | 1985-12-05 | Oki Electric Ind Co Ltd | Ｓｏｉ構造の形成方法 |
| JPS6222452A (ja) * | 1985-07-22 | 1987-01-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62274746A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-01-18 JP JP63006850A patent/JP2812388B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-17 US US07/297,376 patent/US4889829A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183145A (ja) | 1989-07-20 |
| US4889829A (en) | 1989-12-26 |
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