JPS58176964A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
- Publication number
- JPS58176964A JPS58176964A JP57060545A JP6054582A JPS58176964A JP S58176964 A JPS58176964 A JP S58176964A JP 57060545 A JP57060545 A JP 57060545A JP 6054582 A JP6054582 A JP 6054582A JP S58176964 A JPS58176964 A JP S58176964A
- Authority
- JP
- Japan
- Prior art keywords
- island
- polycrystalline silicon
- material layer
- semiconductor material
- oxidizable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 230000000295 complement effect Effects 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 17
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 5
- 102000016917 Complement C1 Human genes 0.000 claims 1
- 108010028774 Complement C1 Proteins 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 6
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 abstract 2
- 239000011229 interlayer Substances 0.000 abstract 1
- 238000000992 sputter etching Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- 241000272201 Columbiformes Species 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 244000292604 Salvia columbariae Species 0.000 description 2
- 235000012377 Salvia columbariae var. columbariae Nutrition 0.000 description 2
- 235000001498 Salvia hispanica Nutrition 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 235000014167 chia Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 244000241257 Cucumis melo Species 0.000 description 1
- 235000015510 Cucumis melo subsp melo Nutrition 0.000 description 1
- 206010070834 Sensitisation Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 230000002650 habitual effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000008313 sensitization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８半導体装置や製造方法に関する。
〔発＃４ｏ枝術的背景〕
相補型ＭＯ８半導体集積回路（０ＭＯ８ＩＣ）は従米、
同一基板上にｐチャンネルＭＯ８Ｔｒと鳳チャンネルＭ
Ｏ８Ｔｒを形成し友ものである。こうしたｐチャンネル
ＭＯ８Ｔｒと胞チャンネルＭＯ８Ｔｒを分離するために
半導体基板に防着板と逆４’ｔｌＬ型のウェル領域を設
けている。ｎ型半導体基板を用いた０ＭＯ８ＩＣでは、
ｎチャンネルＭＯ８Ｔｒ ｔ−基板中のｐ−ウェル１Ａ
城上に、ｐチャンネルＭＯ８Ｔｒ ′ｔ−ウェル霞職域
以外蒸機上に形成している。
同一基板上にｐチャンネルＭＯ８Ｔｒと鳳チャンネルＭ
Ｏ８Ｔｒを形成し友ものである。こうしたｐチャンネル
ＭＯ８Ｔｒと胞チャンネルＭＯ８Ｔｒを分離するために
半導体基板に防着板と逆４’ｔｌＬ型のウェル領域を設
けている。ｎ型半導体基板を用いた０ＭＯ８ＩＣでは、
ｎチャンネルＭＯ８Ｔｒ ｔ−基板中のｐ−ウェル１Ａ
城上に、ｐチャンネルＭＯ８Ｔｒ ′ｔ−ウェル霞職域
以外蒸機上に形成している。
しかしながら、上記従来構造の０ＭＯ８ＩＣでｔｉｐ＋
ｆｆｉソース領域（又はドレイン領域）と１瑠半導体基
板とｐ−ウェル領域とによる寄生ｐｉシＴｒ＋真＋屋ソ
ース領域（又はドレイン領域〕とｐ−ウェル領域とｎ［
半導体基板とによる寄生ｍｐｙａ Ｔｒが発生すること
によって２．チア。
ｆｆｉソース領域（又はドレイン領域）と１瑠半導体基
板とｐ−ウェル領域とによる寄生ｐｉシＴｒ＋真＋屋ソ
ース領域（又はドレイン領域〕とｐ−ウェル領域とｎ［
半導体基板とによる寄生ｍｐｙａ Ｔｒが発生すること
によって２．チア。
！現象が起きる。ラッチアップ現象は半導体基板及びウ
ェル領域の抵抗と少数キャリア０ｊＩｌ達ｉｉ率より決
まる。到達確率はｎチャンネルＭＯＢＴｒ、ｐチャンネ
Ａ／ＭＯ８Ｔｒ ＯＩＡ子領域間の距離で決まるために
、微細化すればう、チア、！現象が起こシ易くなり、素
子特性の低下を招く。
ェル領域の抵抗と少数キャリア０ｊＩｌ達ｉｉ率より決
まる。到達確率はｎチャンネルＭＯＢＴｒ、ｐチャンネ
Ａ／ＭＯ８Ｔｒ ＯＩＡ子領域間の距離で決まるために
、微細化すればう、チア、！現象が起こシ易くなり、素
子特性の低下を招く。
本発明＃ｉラッチアップ現象の防止と素子の微細化を達
成した高性能、高集積度の相補型ＭＯ８半導体装置の製
造ｙｊ法を提供しようとするものである。
成した高性能、高集積度の相補型ＭＯ８半導体装置の製
造ｙｊ法を提供しようとするものである。
本発明は半導体基板上の被酸化性半導体材料層の選択酸
化による素子分離において、少なくとも隣）合う島状の
残存被酸化性半導体材料層の一方を除去し、他方’ｔｆ
ｉしてウェル領域として利用し、半導体材料層が除去さ
れ九基板領域及びそのまま残した半導体材料層に異なる
チャンネルのＭＯＳ Ｔｒ ｔ−形成することによって
、ウェル分Ｍｔ−不要としてラッチアッグ税象全防止し
た高性能、高集積度の０ＭＯ８ＩＣを得ることを骨子と
するものである。
化による素子分離において、少なくとも隣）合う島状の
残存被酸化性半導体材料層の一方を除去し、他方’ｔｆ
ｉしてウェル領域として利用し、半導体材料層が除去さ
れ九基板領域及びそのまま残した半導体材料層に異なる
チャンネルのＭＯＳ Ｔｒ ｔ−形成することによって
、ウェル分Ｍｔ−不要としてラッチアッグ税象全防止し
た高性能、高集積度の０ＭＯ８ＩＣを得ることを骨子と
するものである。
（１）を丁、ｐｆｊＩｉ単結晶シリコン基板１を熱酸化
して厚さ５００Ｘの熱酸化膜２に成長させ、この熱酸化
Ｍ２上にり、さ４０００Ｘの多結晶シリコン層３會気相
成長させた恢、厚さ３０００Ｘのシリコン輩化換４を堆
積した（第１図図示）、つづいて、削紀シリコン窒化腺
４ｔリアクテイ！イオンデ、チングラ用いたフォトエツ
チング技術によりノ臂ターニングして素子憤城予定部に
対応する多結晶シリコンｊＶ１１ Ｊ上にシリコン窒化
挾ノダターン５１．５．・・・全形成した。ひきつづき
、これらパターン７５１１６ｇ・・・ｔマスクとしてｐ
型不純物、例えばメロンを多結晶シリコン層３、熱酸化
１［２ｔ−通して基板１にイオン注入し、活性化してｐ
−型のチャンネルスト、／４領域６・−を形成した（第
２図図示）。
して厚さ５００Ｘの熱酸化膜２に成長させ、この熱酸化
Ｍ２上にり、さ４０００Ｘの多結晶シリコン層３會気相
成長させた恢、厚さ３０００Ｘのシリコン輩化換４を堆
積した（第１図図示）、つづいて、削紀シリコン窒化腺
４ｔリアクテイ！イオンデ、チングラ用いたフォトエツ
チング技術によりノ臂ターニングして素子憤城予定部に
対応する多結晶シリコンｊＶ１１ Ｊ上にシリコン窒化
挾ノダターン５１．５．・・・全形成した。ひきつづき
、これらパターン７５１１６ｇ・・・ｔマスクとしてｐ
型不純物、例えばメロンを多結晶シリコン層３、熱酸化
１［２ｔ−通して基板１にイオン注入し、活性化してｐ
−型のチャンネルスト、／４領域６・−を形成した（第
２図図示）。
（１次いで、シリコン窒化膜ツヤターフ５重 。
ｊ雪・・・を耐酸化性マスクとして多勢晶シリコン層３
を選択酸化した。この時、多結晶シリコン層３の露出部
付近が酸化されて寸法ｆ挾走が０．１５μｍの集子間分
離用の厚さ８０００Ｘの厚い酸化膜１・・・が形成され
た。なお、シリコン輩化膜ΔターンｊｌｔＪｌ”−・下
には島状の多結晶シリコン層ｇｌｅａｍ−”・が残存し
九（第３図図示）。
を選択酸化した。この時、多結晶シリコン層３の露出部
付近が酸化されて寸法ｆ挾走が０．１５μｍの集子間分
離用の厚さ８０００Ｘの厚い酸化膜１・・・が形成され
た。なお、シリコン輩化膜ΔターンｊｌｔＪｌ”−・下
には島状の多結晶シリコン層ｇｌｅａｍ−”・が残存し
九（第３図図示）。
つづいて、シ′リプン窒化ＨＩＸパター：／ｌｊｌｅ６
ｍ・・・ｔＣＦ４系のドライエツチングにより除去した
（第４図図示）。
ｍ・・・ｔＣＦ４系のドライエツチングにより除去した
（第４図図示）。
ｅυ 次いて、Ｉｎ合う島状の残存多結晶クリコン層Ｊ
１＊＃ｌの一方の残存多結晶シリコン層ＩＩｋ含む厚い
酸化！［７・・・上に写真蝕刻法によシレジスト／４タ
ーンＩｔ−形成し、このレジスト・タターン９及び厚い
酸化Ｍ１・・・ｔ−マスクとしてμｍした残存多結晶シ
リコン層８露をｃｃ７４系のリアクティツイオ／工、チ
ングにより除去し、た。この時、厚い酸化Ｍ７・・・に
対してセルファラインで残存多結晶シリコン層８ｓが略
垂直に工、チングされ、第５図に示す如く厚い酸化膜１
・・・の素子領域予定部側のオーバーハング部に多結晶
シリコン層１０が残存した。つづいて、レジスト・量タ
ーン９ｔ−除去し丸後、熱酸化処理を施した。この時、
オーバーハング部に残存シタ多結晶シリコン層１０が酸
化膜とな９、前記厚い酸化族と共にオーバーハンダ部の
ない素子分離膜１１が形成された。なお、同時に島状の
残存多結晶シリコン層８１表面及び残存多結晶シリコン
層８１が存在していた基板Ｊ領域の表面に酸化膜（図示
せず）がＴ！ｉ、長された。ひきつづき、残存多結晶シ
リコン層８雪上の酸化族及び基板１上の熱酸化ｍｔ−エ
ツチング除去した（＃！６図図示）。
１＊＃ｌの一方の残存多結晶シリコン層ＩＩｋ含む厚い
酸化！［７・・・上に写真蝕刻法によシレジスト／４タ
ーンＩｔ−形成し、このレジスト・タターン９及び厚い
酸化Ｍ１・・・ｔ−マスクとしてμｍした残存多結晶シ
リコン層８露をｃｃ７４系のリアクティツイオ／工、チ
ングにより除去し、た。この時、厚い酸化Ｍ７・・・に
対してセルファラインで残存多結晶シリコン層８ｓが略
垂直に工、チングされ、第５図に示す如く厚い酸化膜１
・・・の素子領域予定部側のオーバーハング部に多結晶
シリコン層１０が残存した。つづいて、レジスト・量タ
ーン９ｔ−除去し丸後、熱酸化処理を施した。この時、
オーバーハング部に残存シタ多結晶シリコン層１０が酸
化膜とな９、前記厚い酸化族と共にオーバーハンダ部の
ない素子分離膜１１が形成された。なお、同時に島状の
残存多結晶シリコン層８１表面及び残存多結晶シリコン
層８１が存在していた基板Ｊ領域の表面に酸化膜（図示
せず）がＴ！ｉ、長された。ひきつづき、残存多結晶シ
リコン層８雪上の酸化族及び基板１上の熱酸化ｍｔ−エ
ツチング除去した（＃！６図図示）。
Ｑソ 次いで、再度熱散化処理【施して島状の残存多結
晶シリコン層８１表面、及び露出した島状の基板１領域
上に夫々ｆ−）酸化膜１２重−１２１を形成した。つづ
いて島状の残存多結晶シリコン層８１０チャンネル予定
部に閾値制御のための１型不純物、例えば砒素【選択的
にイオン注入した。ひきつづき、全面に厚さ４０００〜
６０００Ｘの多結晶シリコン層を気相成長し、導電性を
与える友めの高濃度不純物拡散を行なった後、ノ臂ター
ニングしてダート酸化１［Ｊ ２１ ｅ Ｉ Ｉｓ上
に夫々選択的にダート電極３３１，１３．ｔ−形成し九
（第７図図示）。
晶シリコン層８１表面、及び露出した島状の基板１領域
上に夫々ｆ−）酸化膜１２重−１２１を形成した。つづ
いて島状の残存多結晶シリコン層８１０チャンネル予定
部に閾値制御のための１型不純物、例えば砒素【選択的
にイオン注入した。ひきつづき、全面に厚さ４０００〜
６０００Ｘの多結晶シリコン層を気相成長し、導電性を
与える友めの高濃度不純物拡散を行なった後、ノ臂ター
ニングしてダート酸化１［Ｊ ２１ ｅ Ｉ Ｉｓ上
に夫々選択的にダート電極３３１，１３．ｔ−形成し九
（第７図図示）。
Ｍ 次いで、光蝕刻法によタ残存多結晶シリコン層８１
貴【レジスト／臂ターン（図示せずンで覆り良後、該レ
ジストパターン、素子間分離ｌ５１１及びｆ−）電極１
２雪ｔマスクとして２厘単結晶シリコン基板１に鳳型不
純物、例えに砒素【イオン注入し、活性化してソース、
ドレイン領域となる１＋型領域Ｊ ４ ＠ Ｊ ４Ｙｔ
形成して１チャンネルＭＯ８Ｔｒ Ｊ ｊ’を作った。
貴【レジスト／臂ターン（図示せずンで覆り良後、該レ
ジストパターン、素子間分離ｌ５１１及びｆ−）電極１
２雪ｔマスクとして２厘単結晶シリコン基板１に鳳型不
純物、例えに砒素【イオン注入し、活性化してソース、
ドレイン領域となる１＋型領域Ｊ ４ ＠ Ｊ ４Ｙｔ
形成して１チャンネルＭＯ８Ｔｒ Ｊ ｊ’を作った。
ひきつづき、前記レジストパターンを除去し、再度光鹸
刻法により鳳チャンネルＭＯＢ Ｔｒ Ｊ ｊ ｉｌｌ
’５ルゾストΔターン（図示せず）で覆うえ後、該レ
ジストパターン、系子間分ＩＩ！ｊＩ１１Ｊ及びｒ−計
電極１２１【マスクとして島状の残存多結晶シリプン層
８重にシ型不純物、例えばｌロンをイオン注入し、活性
化してソース、ドレイン領域となる。＋ｆｆｉ領域１６
、 Ｊ ＃’ｉ形成してｐチャンネルＭ０８Ｔｒ１７
ｔ−作った。こうした方法によＪ ０ＭＯ８ＩＣを製造
し７’ｊ（ｊ１ｇ１ｍ図図示）。
刻法により鳳チャンネルＭＯＢ Ｔｒ Ｊ ｊ ｉｌｌ
’５ルゾストΔターン（図示せず）で覆うえ後、該レ
ジストパターン、系子間分ＩＩ！ｊＩ１１Ｊ及びｒ−計
電極１２１【マスクとして島状の残存多結晶シリプン層
８重にシ型不純物、例えばｌロンをイオン注入し、活性
化してソース、ドレイン領域となる。＋ｆｆｉ領域１６
、 Ｊ ＃’ｉ形成してｐチャンネルＭ０８Ｔｒ１７
ｔ−作った。こうした方法によＪ ０ＭＯ８ＩＣを製造
し７’ｊ（ｊ１ｇ１ｍ図図示）。
しかして、本発明方法によれｄ次のような種＠ｏ効果を
有する。
有する。
■ 得られ７’ｊ ０ＭＯ８ＩＣはｐ型単結晶シリコン
基板１上に多結晶シリコン鳩３の選択酸化によ多形成さ
れた素子量分ｍ腺Ｉノが設けられ、かつ該分ｌＩｌ展Ｊ
１で分離された島状の基板１領域にｎチャンネルＭＯ８
Ｔｒ Ｊ ５ ｋ ％ ｆｉＪａｅ ｉｌＡ択敏化によ
ｐ残存しｆｃ品状の多結晶シリコン層８１にｐチャンネ
ルＭＯ８Ｔｒ Ｊ １ ｋ夫々設けると共に１ｐチャン
ネルＭＯ８Ｔｒ Ｊ ｒが形成される島状の残存多結晶
シリコン層８寡が基板１に対して熱酸化膜２で分離され
た構造になっている。つまシ、ウェル領域がなくなる構
造となっている。
基板１上に多結晶シリコン鳩３の選択酸化によ多形成さ
れた素子量分ｍ腺Ｉノが設けられ、かつ該分ｌＩｌ展Ｊ
１で分離された島状の基板１領域にｎチャンネルＭＯ８
Ｔｒ Ｊ ５ ｋ ％ ｆｉＪａｅ ｉｌＡ択敏化によ
ｐ残存しｆｃ品状の多結晶シリコン層８１にｐチャンネ
ルＭＯ８Ｔｒ Ｊ １ ｋ夫々設けると共に１ｐチャン
ネルＭＯ８Ｔｒ Ｊ ｒが形成される島状の残存多結晶
シリコン層８寡が基板１に対して熱酸化膜２で分離され
た構造になっている。つまシ、ウェル領域がなくなる構
造となっている。
このため、従来の如くウェル領域上層する基板から０Ｍ
Ｏ８ＩＣ’ｉ造った場合のようなを生ｉｓｐｍＴｒの発
生がなく、う、チアラグ埃象のない高性能の０ＭＯ８Ｉ
Ｃを得ることができる。
Ｏ８ＩＣ’ｉ造った場合のようなを生ｉｓｐｍＴｒの発
生がなく、う、チアラグ埃象のない高性能の０ＭＯ８Ｉ
Ｃを得ることができる。
■ ウェル領域形成に必賛なｌ１ｉ６温ドライブイン処
理が不喪なため、グロセスの低温化が可舵となル、素子
特性の向上化【達成できる。
理が不喪なため、グロセスの低温化が可舵となル、素子
特性の向上化【達成できる。
■ ウェル領域形成に必袂な分離帯が不要となるためＣ
ＭＯ８ＩＣＯ高集積化會図る仁とができる。
ＭＯ８ＩＣＯ高集積化會図る仁とができる。
■ 素子分離膜１１はシ製単結晶シリコン基板１上の多
結晶タリスン層１の選択酸化にょ多形成されるため、従
来法の如く基板ｔ［接遇式酸化する方法のように基板へ
のストレス発生を１抑制でき、ひいて祉基板１の島状領
域に形成されるＭＯＳ Ｔｒ （ここでは１チャンネル
ＭＯ８Ｔｒ１６）４Ｄ電気特性等を著しく改善できる。
結晶タリスン層１の選択酸化にょ多形成されるため、従
来法の如く基板ｔ［接遇式酸化する方法のように基板へ
のストレス発生を１抑制でき、ひいて祉基板１の島状領
域に形成されるＭＯＳ Ｔｒ （ここでは１チャンネル
ＭＯ８Ｔｒ１６）４Ｄ電気特性等を著しく改善できる。
なお、上記実施例では基板としてν証のものを用いたが
、ｍ臘半導体基板を用いてＣＭＯａ ＩＣｔｍ造しても
よい。
、ｍ臘半導体基板を用いてＣＭＯａ ＩＣｔｍ造しても
よい。
まえ、上記実施例で拡被酸化性半導体材料層として多結
晶シリコン層を用い九が、非晶質シリコン層管用いてＣ
ＭＯａ ＩＣ管製造してもよい。
晶シリコン層を用い九が、非晶質シリコン層管用いてＣ
ＭＯａ ＩＣ管製造してもよい。
以上祥述した如く、本発明によればう、チアラグ現象の
防止、素子の微細化等を達成した高性能、高集積度の相
補型ＭＯ８半導体装置の製造方法を提供できるものであ
る。
防止、素子の微細化等を達成した高性能、高集積度の相
補型ＭＯ８半導体装置の製造方法を提供できるものであ
る。
第１図〜Ｊｌｌ！８図は本発明の実施例にお妙るＣＭＯ
Ｂ ＩＣの製造工程を示す断面図である。 １・・・ｐ溢単結晶シリコン基板、２・・・熱酸化層、
３・・・多結晶シリコン増、５ Ｈ’ ｅ ５１・・・
シリコン窒化膜パターン、６・・・ｐ−型チヤンネルス
トッパ慎域、１・・・厚いは化膜、Ｊ’ｌｔＪ’ｌ・・
・島状の残存多結晶シリコン層、ＩＪ・・・嵩子関分＊
＊。 ”１ｅＪＪ１・・・デート酸化層、７３１ ｅ１３Ｂ
・・・ｆ−）電極、λ４・・・ｎ＋ｆｆｉ慣域、１１・
・・鳳チャンネルＭＯ８Ｔｒ 、 １ ｇ ＝ ｐ＋
星領域、Ｊｌ・”ｐチャンネルＭＯ８Ｔｒ。
Ｂ ＩＣの製造工程を示す断面図である。 １・・・ｐ溢単結晶シリコン基板、２・・・熱酸化層、
３・・・多結晶シリコン増、５ Ｈ’ ｅ ５１・・・
シリコン窒化膜パターン、６・・・ｐ−型チヤンネルス
トッパ慎域、１・・・厚いは化膜、Ｊ’ｌｔＪ’ｌ・・
・島状の残存多結晶シリコン層、ＩＪ・・・嵩子関分＊
＊。 ”１ｅＪＪ１・・・デート酸化層、７３１ ｅ１３Ｂ
・・・ｆ−）電極、λ４・・・ｎ＋ｆｆｉ慣域、１１・
・・鳳チャンネルＭＯ８Ｔｒ 、 １ ｇ ＝ ｐ＋
星領域、Ｊｌ・”ｐチャンネルＭＯ８Ｔｒ。
Claims (4)
- （１）ｊｌｌｌａｌｌｌｌｌｌ中導体基板上に被酸化性
半導体材料層を形成する工程と、この半導体材料層上に
複数の耐酸化性マスク材【選択的に形成する一工程と、
この耐酸化性マスク材を用いて露出する微酸化性半導体
材料層を選択酸化して酸化膜を形成する工程と、前記複
数の耐酸化性マスク材Ｏうちの少なくとも隣シ合う二つ
のマスク材の一方の下に位置する残存被酸化性半導体材
料層を選択的に除去する工程と、露出し九島状の半導体
基板領域及び島状ｏ！Ｉｌ存被酸化性牟導体材料層上に
ｆ−）絶縁膜を介してｒ−）電１七選択的に形成する工
程と、島状の中導体基坂領域に第２導電屋の高濃度不純
物領域【、島状Ｏ残存被酸化性半導体材料層に纂ｌ導電
渥Ｏ高濃度不純物領域を、夫々少なくともダート電極【
マスクとして形成する工程と【具備し良こと七％黴とす
る相補１！ＭＯ８半導体装置の製造方法。 - （２）！１導電型の半導体基板上に熱酸化ｇｔ−介して
被酸化性半導体材料層を形成することｔ特徴とする特許
請求の範囲第ス項記載の相補型ＭＯ８半導体装置の製造
方法。 - （３） 被酸化性半導体材料として多結晶シリコン又
は非晶質シリコンを用いることｔ−特徴とする特許請求
の範囲第１項記載の相補型ＭＯ８半導体装置の製造方法
。 - （４）耐酸化性マスク材がシリコン窒化膜ｔノ々ターニ
ングし友ものであることを特徴とする特許請求の範囲第
１項記載の相補型ＭＯ８ｊｌＦ導体鋏置の製造装法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060545A JPS58176964A (ja) | 1982-04-12 | 1982-04-12 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060545A JPS58176964A (ja) | 1982-04-12 | 1982-04-12 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176964A true JPS58176964A (ja) | 1983-10-17 |
| JPS6244862B2 JPS6244862B2 (ja) | 1987-09-22 |
Family
ID=13145359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060545A Granted JPS58176964A (ja) | 1982-04-12 | 1982-04-12 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113662A (ja) * | 1984-06-28 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓトランジスタ装置及びその製法 |
| JPS63117460A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH01183145A (ja) * | 1988-01-18 | 1989-07-20 | Fujitsu Ltd | Ｓｏｉ半導体装置の製造方法 |
| JP2002043532A (ja) * | 2000-07-31 | 2002-02-08 | Rohm Co Ltd | 半導体装置 |
-
1982
- 1982-04-12 JP JP57060545A patent/JPS58176964A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113662A (ja) * | 1984-06-28 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓトランジスタ装置及びその製法 |
| JPS63117460A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH01183145A (ja) * | 1988-01-18 | 1989-07-20 | Fujitsu Ltd | Ｓｏｉ半導体装置の製造方法 |
| JP2002043532A (ja) * | 2000-07-31 | 2002-02-08 | Rohm Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244862B2 (ja) | 1987-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JPH0355984B2 (ja) | ||
| JPH0638479B2 (ja) | Ｃｍｏｓ集積回路技法 | |
| JPH01101662A (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| JPH01140761A (ja) | 半導体装置 | |
| JPS5978557A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| US4335504A (en) | Method of making CMOS devices | |
| JPS63219152A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JP2617177B2 (ja) | 集積回路のアイソレーシヨン構造およびその形成方法 | |
| JP2672607B2 (ja) | 半導体装置の製造方法 | |
| JPS58176964A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JP3402644B2 (ja) | 半導体装置の製造方法 | |
| JPS5840852A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPS6017943A (ja) | 半導体装置の製造方法 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JPS6092653A (ja) | 半導体集積回路装置 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPH0481336B2 (ja) | ||
| JPS63311723A (ja) | 半導体集積回路の製造方法 | |
| JPS62244163A (ja) | 半導体装置 | |
| JPS5914900B2 (ja) | 半導体装置の製造方法 | |
| JP2915040B2 (ja) | 半導体装置の製造方法 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPH0527265B2 (ja) | ||
| JPS6030168A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 |