JP2002043532A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002043532A JP2002043532A JP2000230277A JP2000230277A JP2002043532A JP 2002043532 A JP2002043532 A JP 2002043532A JP 2000230277 A JP2000230277 A JP 2000230277A JP 2000230277 A JP2000230277 A JP 2000230277A JP 2002043532 A JP2002043532 A JP 2002043532A
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Abstract
(57)【要約】
【課題】 従来の半導体装置の入出力端子は静電対策と
して保護回路を有するが、密集した各入出力端子全てに
前記保護回路を設けると、前記保護回路を構成するＰ−
ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとの間にラッチアップ
が生じる。 【解決手段】 保護回路を構成する第１ダイオード（Ｄ
１ａ〜Ｄ４ａ）と第２ダイオード（Ｄ１ｂ〜Ｄ４ｂ）と
が一列に配列された半導体装置において、各第１ダイオ
ード間にＰ−ＭＯＳＦＥＴ（Ｐ１、Ｐ２３、Ｐ４５）を
一つおきに配置するとともに、各第２ダイオード間にＮ
−ＭＯＳＦＥＴ（Ｎ１２、Ｎ３４）を一つおきに配置
し、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとを千鳥状に
配置した。
して保護回路を有するが、密集した各入出力端子全てに
前記保護回路を設けると、前記保護回路を構成するＰ−
ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとの間にラッチアップ
が生じる。 【解決手段】 保護回路を構成する第１ダイオード（Ｄ
１ａ〜Ｄ４ａ）と第２ダイオード（Ｄ１ｂ〜Ｄ４ｂ）と
が一列に配列された半導体装置において、各第１ダイオ
ード間にＰ−ＭＯＳＦＥＴ（Ｐ１、Ｐ２３、Ｐ４５）を
一つおきに配置するとともに、各第２ダイオード間にＮ
−ＭＯＳＦＥＴ（Ｎ１２、Ｎ３４）を一つおきに配置
し、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとを千鳥状に
配置した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくは入出力部に保護回路を設けて静電気等の高電圧
負荷による破壊から内部回路を保護できるように構成し
た半導体装置に関する。
詳しくは入出力部に保護回路を設けて静電気等の高電圧
負荷による破壊から内部回路を保護できるように構成し
た半導体装置に関する。
【０００２】
【従来の技術】摩擦等により発生する静電気によって数
十Ｖ〜数十ｋＶもの高電圧に帯電した人間や機械等が半
導体装置に触れると、静電気による電荷が半導体装置の
端子及び内部回路を介して数μｓ〜数ｍｓの短時間で一
気に放電されることがある。このような急激な放電が生
じた場合には半導体装置の内部素子が破壊され、その機
能や特性を損ねることがある。
十Ｖ〜数十ｋＶもの高電圧に帯電した人間や機械等が半
導体装置に触れると、静電気による電荷が半導体装置の
端子及び内部回路を介して数μｓ〜数ｍｓの短時間で一
気に放電されることがある。このような急激な放電が生
じた場合には半導体装置の内部素子が破壊され、その機
能や特性を損ねることがある。
【０００３】特に、ゲート酸化膜の耐電圧が比較的低い
電界効果型（ＭＯＳ）トランジスタを内部回路に有する
ＣＭＯＳやＢｉ−ＣＭＯＳ等の半導体装置の場合は、過
大な高電圧の印加によりトランジスタのゲート酸化膜が
破壊されやすい。そこで、一般的には静電気等により印
加された高電圧による電流をインピーダンスの低い電源
電圧線または基準電圧線に流して、半導体装置を静電破
壊から保護するようにした保護回路を入出力部に設ける
ようにしている。
電界効果型（ＭＯＳ）トランジスタを内部回路に有する
ＣＭＯＳやＢｉ−ＣＭＯＳ等の半導体装置の場合は、過
大な高電圧の印加によりトランジスタのゲート酸化膜が
破壊されやすい。そこで、一般的には静電気等により印
加された高電圧による電流をインピーダンスの低い電源
電圧線または基準電圧線に流して、半導体装置を静電破
壊から保護するようにした保護回路を入出力部に設ける
ようにしている。
【０００４】図５は従来の半導体装置の一構成例を示す
回路図であり、特に半導体装置の入出力部周辺を示した
図である。図中に示すように、半導体装置１００の入力
端子もしくは出力端子となる外部入出力端子Ｔ１（以
下、パッドＴ１と呼ぶ）は、保護回路１０１及び入出力
回路２０１を介して内部回路３００に接続されている。
回路図であり、特に半導体装置の入出力部周辺を示した
図である。図中に示すように、半導体装置１００の入力
端子もしくは出力端子となる外部入出力端子Ｔ１（以
下、パッドＴ１と呼ぶ）は、保護回路１０１及び入出力
回路２０１を介して内部回路３００に接続されている。
【０００５】保護回路１０１は、パッドＴ１にアノード
が接続され電源電圧線（ＶDD）にカソードが接続された
第１ダイオードＤ１ａと、基準電圧線（ＧＮＤ）にアノ
ードが接続されパッドＴ１にカソードが接続された第２
ダイオードＤ１ｂを有している。また、電源電圧線と基
準電圧線との間には、ゲート及びソースが電源電圧線に
接続されドレインが基準電圧線に接続されたＰチャネル
ＭＯＳトランジスタＰ１と、ゲート及びソースが基準電
圧線に接続されドレインが電源電圧線に接続されたＮチ
ャネルＭＯＳトランジスタＮ１を設けている。ここで、
ＰチャネルＭＯＳトランジスタＰ１のゲートは反転端子
としている。
が接続され電源電圧線（ＶDD）にカソードが接続された
第１ダイオードＤ１ａと、基準電圧線（ＧＮＤ）にアノ
ードが接続されパッドＴ１にカソードが接続された第２
ダイオードＤ１ｂを有している。また、電源電圧線と基
準電圧線との間には、ゲート及びソースが電源電圧線に
接続されドレインが基準電圧線に接続されたＰチャネル
ＭＯＳトランジスタＰ１と、ゲート及びソースが基準電
圧線に接続されドレインが電源電圧線に接続されたＮチ
ャネルＭＯＳトランジスタＮ１を設けている。ここで、
ＰチャネルＭＯＳトランジスタＰ１のゲートは反転端子
としている。
【０００６】上記回路構成から成る半導体装置１００に
おいて、パッドＴ１に所定範囲内の電圧が加わっている
場合には、第１ダイオードＤ１ａ及び第２ダイオードＤ
１ｂはいずれも逆バイアス状態となっている。よって、
パッドＴ１は電源電圧線及び基準電圧線のいずれにも接
続されないため、正常に入出力動作を行うことができ
る。
おいて、パッドＴ１に所定範囲内の電圧が加わっている
場合には、第１ダイオードＤ１ａ及び第２ダイオードＤ
１ｂはいずれも逆バイアス状態となっている。よって、
パッドＴ１は電源電圧線及び基準電圧線のいずれにも接
続されないため、正常に入出力動作を行うことができ
る。
【０００７】一方、パッドＴ１に所定値以上の高電圧が
加わった場合には第１ダイオードＤ１ａが順バイアス状
態となるため、その電荷は第１ダイオードＤ１ａを介し
て電源電圧線に流れるようになる。よって、パッドＴ１
に加わった異常電圧による内部回路３００の破壊を防止
することができる。
加わった場合には第１ダイオードＤ１ａが順バイアス状
態となるため、その電荷は第１ダイオードＤ１ａを介し
て電源電圧線に流れるようになる。よって、パッドＴ１
に加わった異常電圧による内部回路３００の破壊を防止
することができる。
【０００８】また、さらに高い電圧がパッドＴ１に加わ
って電源電圧線の電位が部分的に上昇し、電源電圧線と
基準電圧線との電位差がＮチャネルＭＯＳトランジスタ
Ｎ１のパンチスルー電圧もしくはＰチャネルＭＯＳトラ
ンジスタＰ１のブレークダウン電圧より大きくなった場
合には、ＮチャネルＭＯＳトランジスタＮ１もしくはＰ
チャネルＭＯＳトランジスタＰ１を介して電源電圧線に
蓄えられた電荷を基準電圧線に逃がすことができる。こ
れにより、電源電圧線と基準電圧線との電位差が変動す
ることを抑制できるので、電圧変動によって入出力回路
２０１や内部回路３００等が破壊されることを防止でき
る。
って電源電圧線の電位が部分的に上昇し、電源電圧線と
基準電圧線との電位差がＮチャネルＭＯＳトランジスタ
Ｎ１のパンチスルー電圧もしくはＰチャネルＭＯＳトラ
ンジスタＰ１のブレークダウン電圧より大きくなった場
合には、ＮチャネルＭＯＳトランジスタＮ１もしくはＰ
チャネルＭＯＳトランジスタＰ１を介して電源電圧線に
蓄えられた電荷を基準電圧線に逃がすことができる。こ
れにより、電源電圧線と基準電圧線との電位差が変動す
ることを抑制できるので、電圧変動によって入出力回路
２０１や内部回路３００等が破壊されることを防止でき
る。
【０００９】逆に、パッドＴ１に加わる電圧が所定値を
下回った場合には第２ダイオードＤ１ｂが順バイアス状
態となるため、基準電圧線から第２ダイオードＤ１ｂを
介してパッドＴ１に電流が流れるようになる。さらにパ
ッドＴ１の電位が下がって基準電圧線の電位が部分的に
低下し、電源電圧線と基準電圧線との電位差がＰチャネ
ルＭＯＳトランジスタＰ１のパンチスルー電圧より大き
くなった場合には、ＰチャネルＭＯＳトランジスタＰ１
が導通するので電源電圧線から基準電圧線に電流を流す
ことができる。
下回った場合には第２ダイオードＤ１ｂが順バイアス状
態となるため、基準電圧線から第２ダイオードＤ１ｂを
介してパッドＴ１に電流が流れるようになる。さらにパ
ッドＴ１の電位が下がって基準電圧線の電位が部分的に
低下し、電源電圧線と基準電圧線との電位差がＰチャネ
ルＭＯＳトランジスタＰ１のパンチスルー電圧より大き
くなった場合には、ＰチャネルＭＯＳトランジスタＰ１
が導通するので電源電圧線から基準電圧線に電流を流す
ことができる。
【００１０】一方、基準電圧線に静電気等による高電圧
が印加されて基準電圧線の電位が部分的に上昇した場合
には、第２ダイオードＤ１ｂ及び第１ダイオードＤ１ａ
もしくはＮチャネルＭＯＳトランジスタＮ１を介して基
準電圧線から電源電圧線に電流が流れることになる。こ
れにより、電源電圧線と基準電圧線との電位差が変動す
ることを抑制できるので、電圧変動によって入出力回路
２０１や内部回路３００等が破壊されることを防止でき
る。
が印加されて基準電圧線の電位が部分的に上昇した場合
には、第２ダイオードＤ１ｂ及び第１ダイオードＤ１ａ
もしくはＮチャネルＭＯＳトランジスタＮ１を介して基
準電圧線から電源電圧線に電流が流れることになる。こ
れにより、電源電圧線と基準電圧線との電位差が変動す
ることを抑制できるので、電圧変動によって入出力回路
２０１や内部回路３００等が破壊されることを防止でき
る。
【００１１】上記構成から成る半導体装置であれば、静
電気等によりパッドＴ１に加わる電圧が所定電圧範囲を
超えた場合であっても、内部回路３００が異常電圧によ
って破壊されることを防止することができる。また、電
源電圧線と基準電圧線との電位差が変動することも抑制
できるので、静電破壊されにくい半導体装置を提供する
ことができる。
電気等によりパッドＴ１に加わる電圧が所定電圧範囲を
超えた場合であっても、内部回路３００が異常電圧によ
って破壊されることを防止することができる。また、電
源電圧線と基準電圧線との電位差が変動することも抑制
できるので、静電破壊されにくい半導体装置を提供する
ことができる。
【００１２】
【発明が解決しようとする課題】ここで、通常の半導体
装置には前述の外部入出力端子が複数設けられており、
より静電破壊されにくい半導体装置を提供するために
は、全ての外部入出力端子毎に上記構成の保護回路を設
けることが理想的である。また、外部入出力端子と保護
回路との相対的な位置関係をできる限り近付けることに
より、異常電圧が外部入出力端子に加わった場合でも、
より迅速に電源電圧線もしくは基準電圧線に電荷を逃が
すことができ、内部回路の保護効果向上を図ることがで
きる。
装置には前述の外部入出力端子が複数設けられており、
より静電破壊されにくい半導体装置を提供するために
は、全ての外部入出力端子毎に上記構成の保護回路を設
けることが理想的である。また、外部入出力端子と保護
回路との相対的な位置関係をできる限り近付けることに
より、異常電圧が外部入出力端子に加わった場合でも、
より迅速に電源電圧線もしくは基準電圧線に電荷を逃が
すことができ、内部回路の保護効果向上を図ることがで
きる。
【００１３】一方、近年の半導体装置はますます高集積
化が進み、半導体チップ上の各外部入出力端子同士は非
常に密接したレイアウト配置となっている。このように
密接した各外部入出力端子の近傍に前述のＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタを設
けようとした場合には、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとの間に生じるラッチ
アップと呼ばれる現象が問題となる。
化が進み、半導体チップ上の各外部入出力端子同士は非
常に密接したレイアウト配置となっている。このように
密接した各外部入出力端子の近傍に前述のＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタを設
けようとした場合には、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとの間に生じるラッチ
アップと呼ばれる現象が問題となる。
【００１４】ラッチアップとは、ＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタを共に用いる
構造、いわゆるＣＭＯＳ構造に付随する寄生サイリスタ
が動作することにより大きな電流がＶｃｃ−ＧＮＤ間に
流れる現象であり、最悪の場合、チップの破壊をもたら
すものである。そのため、半導体チップの設計を行う際
には、通常ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとの間に所定の間隔を設けて寄生サ
イリスタがＯＮし難くなるようにしている。
ンジスタとＮチャネルＭＯＳトランジスタを共に用いる
構造、いわゆるＣＭＯＳ構造に付随する寄生サイリスタ
が動作することにより大きな電流がＶｃｃ−ＧＮＤ間に
流れる現象であり、最悪の場合、チップの破壊をもたら
すものである。そのため、半導体チップの設計を行う際
には、通常ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとの間に所定の間隔を設けて寄生サ
イリスタがＯＮし難くなるようにしている。
【００１５】しかしながら、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとの間隔を広げる
と、密接した全ての外部入出力端子毎に保護回路を設け
ることが困難となる。また、半導体装置自体のチップ面
積拡大に伴うコストアップも課題となる。このような課
題を克服して全ての外部入出力端子毎に保護回路を設け
るためには、半導体チップ上の配置レイアウトを工夫す
る必要がある。
スタとＮチャネルＭＯＳトランジスタとの間隔を広げる
と、密接した全ての外部入出力端子毎に保護回路を設け
ることが困難となる。また、半導体装置自体のチップ面
積拡大に伴うコストアップも課題となる。このような課
題を克服して全ての外部入出力端子毎に保護回路を設け
るためには、半導体チップ上の配置レイアウトを工夫す
る必要がある。
【００１６】本発明は上記の問題点に鑑み、静電破壊に
対して高い耐久性を有し、かつラッチアップを起こしに
くい半導体装置を提供することを目的とする。
対して高い耐久性を有し、かつラッチアップを起こしに
くい半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置においては、複数の外部入
出力端子と、それぞれの前記外部入出力端子にアノード
が接続され電源電圧線にカソードが接続された第１ダイ
オード及び基準電圧線にアノードが接続され前記外部入
出力端子にカソードが接続された第２ダイオードを有す
る複数の保護回路とが設けられており、前記保護回路を
構成する第１ダイオード及び第２ダイオードが前記外部
入出力端子の周辺に配列されている半導体装置におい
て、前記保護回路の各第１ダイオード間及び各第２ダイ
オード間に、前記電源電圧線の電荷を前記基準電圧線に
逃がすＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
ＯＳトランジスタを配置し、かつ前記ＰチャネルＭＯＳ
トランジスタと前記ＮチャネルＭＯＳトランジスタとが
同一の外部入出力端子間に配置されないように配置した
ことを特徴としている。
に、本発明に係る半導体装置においては、複数の外部入
出力端子と、それぞれの前記外部入出力端子にアノード
が接続され電源電圧線にカソードが接続された第１ダイ
オード及び基準電圧線にアノードが接続され前記外部入
出力端子にカソードが接続された第２ダイオードを有す
る複数の保護回路とが設けられており、前記保護回路を
構成する第１ダイオード及び第２ダイオードが前記外部
入出力端子の周辺に配列されている半導体装置におい
て、前記保護回路の各第１ダイオード間及び各第２ダイ
オード間に、前記電源電圧線の電荷を前記基準電圧線に
逃がすＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
ＯＳトランジスタを配置し、かつ前記ＰチャネルＭＯＳ
トランジスタと前記ＮチャネルＭＯＳトランジスタとが
同一の外部入出力端子間に配置されないように配置した
ことを特徴としている。
【００１８】また、上記構成の半導体装置においては、
前記ＰチャネルＭＯＳトランジスタが形成されるウェル
を、第１ダイオードや第２ダイオード、及び前記Ｎチャ
ネルＭＯＳトランジスタが形成される各ウェルから分離
するとよい。
前記ＰチャネルＭＯＳトランジスタが形成されるウェル
を、第１ダイオードや第２ダイオード、及び前記Ｎチャ
ネルＭＯＳトランジスタが形成される各ウェルから分離
するとよい。
【００１９】一方、異なる電圧が加えられる第１電源電
圧線及び第２電源電圧線と、基準電圧が加えられる基準
電圧線とを有し、第１外部入出力端子と、第１外部入出
力端子にアノードが接続され第１電源電圧線にカソード
が接続されたダイオード及び前記基準電圧線にアノード
が接続され第１外部入出力端子にカソードが接続された
ダイオードを有する第１保護回路と、第２外部入出力端
子と、第２外部入出力端子にアノードが接続され第２電
源電圧線にカソードが接続されたダイオード及び前記基
準電圧線にアノードが接続され第２外部入出力端子にカ
ソードが接続されたダイオードを有する第２保護回路
と、が設けられた半導体装置においては、第１の電源に
対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
ＯＳトランジスタから成る保護回路を第１外部入出力端
子の近傍に配置するとともに、第２の電源に対するＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタから成る保護回路を第２外部入出力端子の近傍に
配置するとよい。
圧線及び第２電源電圧線と、基準電圧が加えられる基準
電圧線とを有し、第１外部入出力端子と、第１外部入出
力端子にアノードが接続され第１電源電圧線にカソード
が接続されたダイオード及び前記基準電圧線にアノード
が接続され第１外部入出力端子にカソードが接続された
ダイオードを有する第１保護回路と、第２外部入出力端
子と、第２外部入出力端子にアノードが接続され第２電
源電圧線にカソードが接続されたダイオード及び前記基
準電圧線にアノードが接続され第２外部入出力端子にカ
ソードが接続されたダイオードを有する第２保護回路
と、が設けられた半導体装置においては、第１の電源に
対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
ＯＳトランジスタから成る保護回路を第１外部入出力端
子の近傍に配置するとともに、第２の電源に対するＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタから成る保護回路を第２外部入出力端子の近傍に
配置するとよい。
【００２０】
【発明の実施の形態】まず、本発明に係る半導体装置の
第１実施形態について説明を行う。図１は本発明に係る
半導体装置の第１実施形態を示す回路図であり、特に半
導体装置の入出力部周辺を示した図である。図中に示す
ように、半導体装置１００の入力端子もしくは出力端子
となる外部入出力端子Ｔ１〜Ｔ４（以下、パッドＴ１〜
Ｔ４と呼ぶ）はそれぞれ、保護回路１０１〜１０４及び
入出力回路２０１〜２０４を介して、内部回路３００に
接続されている。
第１実施形態について説明を行う。図１は本発明に係る
半導体装置の第１実施形態を示す回路図であり、特に半
導体装置の入出力部周辺を示した図である。図中に示す
ように、半導体装置１００の入力端子もしくは出力端子
となる外部入出力端子Ｔ１〜Ｔ４（以下、パッドＴ１〜
Ｔ４と呼ぶ）はそれぞれ、保護回路１０１〜１０４及び
入出力回路２０１〜２０４を介して、内部回路３００に
接続されている。
【００２１】なお、本図中ではパッドＴ１〜Ｔ４、保護
回路１０１〜１０４、及び入出力回路２０１〜２０４か
ら成る４本の入出力系統を例示したが、これらは半導体
装置１００に多数設けられた入出力系統を代表したもの
であり、入出力系統の本数を限定するものではない。
回路１０１〜１０４、及び入出力回路２０１〜２０４か
ら成る４本の入出力系統を例示したが、これらは半導体
装置１００に多数設けられた入出力系統を代表したもの
であり、入出力系統の本数を限定するものではない。
【００２２】保護回路１０１〜１０４はそれぞれ、パッ
ドＴ１〜Ｔ４にアノードが接続され電源電圧線（ＶDD）
にカソードが接続された第１ダイオードＤ１ａ〜Ｄ４ａ
と、基準電圧線（ＧＮＤ）にアノードが接続されパッド
Ｔ１〜Ｔ４にカソードが接続された第２ダイオードＤ１
ｂ〜Ｄ４ｂを有している。
ドＴ１〜Ｔ４にアノードが接続され電源電圧線（ＶDD）
にカソードが接続された第１ダイオードＤ１ａ〜Ｄ４ａ
と、基準電圧線（ＧＮＤ）にアノードが接続されパッド
Ｔ１〜Ｔ４にカソードが接続された第２ダイオードＤ１
ｂ〜Ｄ４ｂを有している。
【００２３】また、電源電圧線と基準電圧線との間に
は、ゲート及びソースが電源電圧線に接続されドレイン
が基準電圧線に接続されたＰチャネルＭＯＳトランジス
タ（Ｐ１、Ｐ２３、Ｐ４）と、ゲート及びソースが基準
電圧線に接続されドレインが電源電圧線に接続されたＮ
チャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）を設け
ている。ここで、ＰチャネルＭＯＳトランジスタ（Ｐ
１、Ｐ２３、Ｐ４）の各ゲートは反転端子としている。
は、ゲート及びソースが電源電圧線に接続されドレイン
が基準電圧線に接続されたＰチャネルＭＯＳトランジス
タ（Ｐ１、Ｐ２３、Ｐ４）と、ゲート及びソースが基準
電圧線に接続されドレインが電源電圧線に接続されたＮ
チャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）を設け
ている。ここで、ＰチャネルＭＯＳトランジスタ（Ｐ
１、Ｐ２３、Ｐ４）の各ゲートは反転端子としている。
【００２４】なお、本実施形態における保護回路１０１
〜１０４の各動作については、前述した従来技術と同様
であるので詳細な説明は省略し、本実施形態の特徴であ
る第１ダイオードＤ１ａ〜Ｄ４ａ、第２ダイオードＤ１
ｂ〜Ｄ４ｂ、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ
２３、Ｐ４）及びＮチャネルＭＯＳトランジスタ（Ｎ１
２、Ｎ３４）といった各素子の配置レイアウトについ
て、重点的な説明を行うことにする。
〜１０４の各動作については、前述した従来技術と同様
であるので詳細な説明は省略し、本実施形態の特徴であ
る第１ダイオードＤ１ａ〜Ｄ４ａ、第２ダイオードＤ１
ｂ〜Ｄ４ｂ、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ
２３、Ｐ４）及びＮチャネルＭＯＳトランジスタ（Ｎ１
２、Ｎ３４）といった各素子の配置レイアウトについ
て、重点的な説明を行うことにする。
【００２５】図２は第１実施形態における半導体装置１
００の配置レイアウトを示す概略斜視図である。図中に
示す通り、本実施形態における半導体装置１００ではＰ
型基板１００ａに複数のＮ型ウェル１００ｂ及びＰ型ウ
ェル１００ｃがそれぞれ直線的に形成されている。な
お、Ｎ型ウェル１００ｂには電源電圧ＶDDが加えられて
おり、Ｐ型基板１００ａ及びＰ型ウェル１００ｃはいず
れも基準電圧ＧＮＤが加えられている。
００の配置レイアウトを示す概略斜視図である。図中に
示す通り、本実施形態における半導体装置１００ではＰ
型基板１００ａに複数のＮ型ウェル１００ｂ及びＰ型ウ
ェル１００ｃがそれぞれ直線的に形成されている。な
お、Ｎ型ウェル１００ｂには電源電圧ＶDDが加えられて
おり、Ｐ型基板１００ａ及びＰ型ウェル１００ｃはいず
れも基準電圧ＧＮＤが加えられている。
【００２６】複数のＮ型ウェル１００ｂには保護回路１
０１〜１０４を構成する第１ダイオードＤ１ａ〜Ｄ４
ａ、及びＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２
３、Ｐ４）が形成されている。一方、Ｐ型ウェル１００
ｃには保護回路１０１〜１０４を構成する第２ダイオー
ドＤ１ｂ〜Ｄ４ｂ、及びＮチャネルＭＯＳトランジスタ
（Ｎ１２、Ｎ３４）が形成されている。
０１〜１０４を構成する第１ダイオードＤ１ａ〜Ｄ４
ａ、及びＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２
３、Ｐ４）が形成されている。一方、Ｐ型ウェル１００
ｃには保護回路１０１〜１０４を構成する第２ダイオー
ドＤ１ｂ〜Ｄ４ｂ、及びＮチャネルＭＯＳトランジスタ
（Ｎ１２、Ｎ３４）が形成されている。
【００２７】また、パッドＴ１、第１ダイオードＤ１
ａ、及び第２ダイオードＤ１ｂは一列に配列されてお
り、メタルによって互いに接続されている。同様に、外
部入出力端子Ｔ２〜Ｔ４、第１ダイオードＤ２ａ〜Ｄ４
ａ、及び第２ダイオードＤ２ｂ〜Ｄ４ｂについてもそれ
ぞれ一列に配列され、メタルによって互いに接続されて
いる。
ａ、及び第２ダイオードＤ１ｂは一列に配列されてお
り、メタルによって互いに接続されている。同様に、外
部入出力端子Ｔ２〜Ｔ４、第１ダイオードＤ２ａ〜Ｄ４
ａ、及び第２ダイオードＤ２ｂ〜Ｄ４ｂについてもそれ
ぞれ一列に配列され、メタルによって互いに接続されて
いる。
【００２８】ここで、本実施形態におけるＰチャネルＭ
ＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）は、各第１ダ
イオードＤ１ａ〜Ｄ４ａの偶数番目と奇数番目との間に
一つおきに配置されている。言い換えれば、図中の例で
はＰチャネルＭＯＳトランジスタＰ２３がパッドＴ２、
Ｔ３によって共有される形となっており、４本の入力系
統に対して３つのＰチャネルＭＯＳトランジスタを有す
る構成となっている。これを回路図的に描くと、図１に
示すようにパッドＴ２、Ｔ３に対してＰチャネルＭＯＳ
トランジスタＰ２３がそれぞれ設けられたことになる。
ＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）は、各第１ダ
イオードＤ１ａ〜Ｄ４ａの偶数番目と奇数番目との間に
一つおきに配置されている。言い換えれば、図中の例で
はＰチャネルＭＯＳトランジスタＰ２３がパッドＴ２、
Ｔ３によって共有される形となっており、４本の入力系
統に対して３つのＰチャネルＭＯＳトランジスタを有す
る構成となっている。これを回路図的に描くと、図１に
示すようにパッドＴ２、Ｔ３に対してＰチャネルＭＯＳ
トランジスタＰ２３がそれぞれ設けられたことになる。
【００２９】また、ＮチャネルＭＯＳトランジスタ（Ｎ
１２、Ｎ３４）は、各第２ダイオードＤ１ｂ〜Ｄ４ｂの
奇数番目と偶数番目との間に一つおきに配置されてい
る。言い換えれば、図中の例ではＮチャネルＭＯＳトラ
ンジスタＮ１２がパッドＴ１、Ｔ２によって共有され、
ＮチャネルＭＯＳトランジスタＮ３４がパッドＴ３、Ｔ
４によって共有される形となっており、４本の入力系統
に対して２つのＮチャネルＭＯＳトランジスタを有する
構成となっている。これを回路図的に描くと、図１に示
すようにパッドＴ１、Ｔ２に対してＮチャネルＭＯＳト
ランジスタＮ１２がそれぞれ設けられ、パッドＴ３、Ｔ
４に対してＮチャネルＭＯＳトランジスタＮ３４がそれ
ぞれ設けられたことになる。
１２、Ｎ３４）は、各第２ダイオードＤ１ｂ〜Ｄ４ｂの
奇数番目と偶数番目との間に一つおきに配置されてい
る。言い換えれば、図中の例ではＮチャネルＭＯＳトラ
ンジスタＮ１２がパッドＴ１、Ｔ２によって共有され、
ＮチャネルＭＯＳトランジスタＮ３４がパッドＴ３、Ｔ
４によって共有される形となっており、４本の入力系統
に対して２つのＮチャネルＭＯＳトランジスタを有する
構成となっている。これを回路図的に描くと、図１に示
すようにパッドＴ１、Ｔ２に対してＮチャネルＭＯＳト
ランジスタＮ１２がそれぞれ設けられ、パッドＴ３、Ｔ
４に対してＮチャネルＭＯＳトランジスタＮ３４がそれ
ぞれ設けられたことになる。
【００３０】図から分かるように、ＰチャネルＭＯＳト
ランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭＯＳ
トランジスタ（Ｎ１２、Ｎ３４）は、同一のパッド間に
配置されないように千鳥状の配置とされている。
ランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭＯＳ
トランジスタ（Ｎ１２、Ｎ３４）は、同一のパッド間に
配置されないように千鳥状の配置とされている。
【００３１】このように、全てのパッドＴ１〜Ｔ４の近
傍に小規模ながらも数多くのＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタを設け、それらの
トランジスタを各パッドＴ１〜Ｔ４によって共有する配
置レイアウトとすれば、万一パッドＴ１〜Ｔ４のいずれ
かに異常電圧が加わったとしても、ＰチャネルＭＯＳト
ランジスタ（Ｐ１、Ｐ２３、Ｐ４）及びＮチャネルＭＯ
Ｓトランジスタ（Ｎ１２、Ｎ３４）のいずれかによって
電荷を迅速に逃がすことができる。
傍に小規模ながらも数多くのＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタを設け、それらの
トランジスタを各パッドＴ１〜Ｔ４によって共有する配
置レイアウトとすれば、万一パッドＴ１〜Ｔ４のいずれ
かに異常電圧が加わったとしても、ＰチャネルＭＯＳト
ランジスタ（Ｐ１、Ｐ２３、Ｐ４）及びＮチャネルＭＯ
Ｓトランジスタ（Ｎ１２、Ｎ３４）のいずれかによって
電荷を迅速に逃がすことができる。
【００３２】また、本実施形態においてはＰチャネルＭ
ＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネル
ＭＯＳトランジスタ（Ｎ１２、Ｎ３４）とを千鳥状の配
置としているので各トランジスタ間の距離が長くなり、
寄生サイリスタを構成するトランジスタの電流増幅率が
より小さくなる。よって、半導体装置１００のチップ面
積を従来の大きさに維持したとしても、ＰチャネルＭＯ
Ｓトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭ
ＯＳトランジスタ（Ｎ１２、Ｎ３４）との間の寄生サイ
リスタによってラッチアップし難くなる。
ＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネル
ＭＯＳトランジスタ（Ｎ１２、Ｎ３４）とを千鳥状の配
置としているので各トランジスタ間の距離が長くなり、
寄生サイリスタを構成するトランジスタの電流増幅率が
より小さくなる。よって、半導体装置１００のチップ面
積を従来の大きさに維持したとしても、ＰチャネルＭＯ
Ｓトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭ
ＯＳトランジスタ（Ｎ１２、Ｎ３４）との間の寄生サイ
リスタによってラッチアップし難くなる。
【００３３】このような構成とすることにより、全ての
パッドＴ１〜Ｔ４毎に保護回路１０１〜１０４を設ける
ことができ、かつパッドＴ１〜Ｔ４と保護回路１０１〜
１０４との相対的な位置関係を近付けることが可能とな
る。よって、異常電圧が外部入出力端子に加わった場合
でも、より迅速に電源電圧線もしくは基準電圧線に電荷
を逃がすことができ、内部回路の保護効果向上を図るこ
とができる。
パッドＴ１〜Ｔ４毎に保護回路１０１〜１０４を設ける
ことができ、かつパッドＴ１〜Ｔ４と保護回路１０１〜
１０４との相対的な位置関係を近付けることが可能とな
る。よって、異常電圧が外部入出力端子に加わった場合
でも、より迅速に電源電圧線もしくは基準電圧線に電荷
を逃がすことができ、内部回路の保護効果向上を図るこ
とができる。
【００３４】さらに、本実施形態においてはＮ型ウェル
１００ｂをＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２
３、Ｐ４）の周囲で切断し、他の素子（第１ダイオー
ド、第２ダイオード、及びＮチャネルＭＯＳトランジス
タ）が形成される各ウェルから分離した構成としてい
る。
１００ｂをＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２
３、Ｐ４）の周囲で切断し、他の素子（第１ダイオー
ド、第２ダイオード、及びＮチャネルＭＯＳトランジス
タ）が形成される各ウェルから分離した構成としてい
る。
【００３５】このような構成とすることにより、トラン
ジスタが形成されているＮ型ウェル１００ｂを介してＰ
チャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）と
ＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）とが
近付くのを防ぐことができるので、ラッチアップの発生
をより一層低減することができる。
ジスタが形成されているＮ型ウェル１００ｂを介してＰ
チャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）と
ＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）とが
近付くのを防ぐことができるので、ラッチアップの発生
をより一層低減することができる。
【００３６】次に、本発明に係る半導体装置の第２実施
形態について説明を行う。本実施形態は２系統の電源電
圧により駆動する半導体装置に適用されるものである。
図３は本発明に係る半導体装置の第２実施形態を示す回
路図である。図中に示すように、本実施形態における半
導体装置１００には異なる電圧が加えられる第１電源電
圧線（ＶHV）及び第２電源電圧線（ＶLV）が接続されて
おり、半導体装置１００はこれら２系統の電源電圧によ
り動作するようになっている。
形態について説明を行う。本実施形態は２系統の電源電
圧により駆動する半導体装置に適用されるものである。
図３は本発明に係る半導体装置の第２実施形態を示す回
路図である。図中に示すように、本実施形態における半
導体装置１００には異なる電圧が加えられる第１電源電
圧線（ＶHV）及び第２電源電圧線（ＶLV）が接続されて
おり、半導体装置１００はこれら２系統の電源電圧によ
り動作するようになっている。
【００３７】また、半導体装置１００の入力端子もしく
は出力端子となる外部入出力端子についても、第１電源
電圧線と基準電圧線（ＧＮＤ）との間に接続される第１
外部入出力端子ＴHV（以下、第１パッドＴHVと呼ぶ）、
及び第２電源電圧線と基準電圧線との間に接続される第
２外部入出力端子ＴLV（以下、第２パッドＴLVと呼ぶ）
の２種類が設けられている。そして、第１パッドＴHVは
第１保護回路１０１及び第１入出力回路２０１を介して
内部回路３００に接続されており、第２パッドＴLVは第
２保護回路１０２及び第２入出力回路２０２を介して内
部回路３００に接続されている。
は出力端子となる外部入出力端子についても、第１電源
電圧線と基準電圧線（ＧＮＤ）との間に接続される第１
外部入出力端子ＴHV（以下、第１パッドＴHVと呼ぶ）、
及び第２電源電圧線と基準電圧線との間に接続される第
２外部入出力端子ＴLV（以下、第２パッドＴLVと呼ぶ）
の２種類が設けられている。そして、第１パッドＴHVは
第１保護回路１０１及び第１入出力回路２０１を介して
内部回路３００に接続されており、第２パッドＴLVは第
２保護回路１０２及び第２入出力回路２０２を介して内
部回路３００に接続されている。
【００３８】第１保護回路１０１は、第１パッドＴHVに
アノードが接続され第１電源電圧線にカソードが接続さ
れたダイオードＤHVａと、基準電圧線にアノードが接続
され第１パッドＴHVにカソードが接続されたダイオード
ＤHVｂを有している。同様に、第２保護回路１０２は、
第２パッドＴLVにアノードが接続され第２電源電圧線に
カソードが接続されたダイオードＤLVａと、基準電圧線
にアノードが接続され第２パッドＴLVにカソードが接続
されたダイオードＤLVｂを有している。
アノードが接続され第１電源電圧線にカソードが接続さ
れたダイオードＤHVａと、基準電圧線にアノードが接続
され第１パッドＴHVにカソードが接続されたダイオード
ＤHVｂを有している。同様に、第２保護回路１０２は、
第２パッドＴLVにアノードが接続され第２電源電圧線に
カソードが接続されたダイオードＤLVａと、基準電圧線
にアノードが接続され第２パッドＴLVにカソードが接続
されたダイオードＤLVｂを有している。
【００３９】また、第１電源電圧線と基準電圧線との間
には、ゲート及びソースが第１電源電圧線に接続されド
レインが基準電圧線に接続されたＰチャネルＭＯＳトラ
ンジスタＰHVと、ゲート及びソースが基準電圧線に接続
されドレインが第１電源電圧線に接続されたＮチャネル
ＭＯＳトランジスタＮHVを設けている。ここで、Ｐチャ
ネルＭＯＳトランジスタＰHVのゲートは反転端子として
いる。
には、ゲート及びソースが第１電源電圧線に接続されド
レインが基準電圧線に接続されたＰチャネルＭＯＳトラ
ンジスタＰHVと、ゲート及びソースが基準電圧線に接続
されドレインが第１電源電圧線に接続されたＮチャネル
ＭＯＳトランジスタＮHVを設けている。ここで、Ｐチャ
ネルＭＯＳトランジスタＰHVのゲートは反転端子として
いる。
【００４０】同様に、第２電源電圧線と基準電圧線との
間には、ゲート及びソースが第２電源電圧線に接続され
ドレインが基準電圧線に接続されたＰチャネルＭＯＳト
ランジスタＰLVと、ゲート及びソースが基準電圧線に接
続されドレインが第２電源電圧線に接続されたＮチャネ
ルＭＯＳトランジスタＮLVを設けている。ここで、Ｐチ
ャネルＭＯＳトランジスタＰLVのゲートは反転端子とし
ている。
間には、ゲート及びソースが第２電源電圧線に接続され
ドレインが基準電圧線に接続されたＰチャネルＭＯＳト
ランジスタＰLVと、ゲート及びソースが基準電圧線に接
続されドレインが第２電源電圧線に接続されたＮチャネ
ルＭＯＳトランジスタＮLVを設けている。ここで、Ｐチ
ャネルＭＯＳトランジスタＰLVのゲートは反転端子とし
ている。
【００４１】なお、本実施形態における保護回路１０
１、１０２の各動作については、前述した従来技術と同
様であるので詳細な説明は省略し、ここでは本実施形態
の特徴である第１パッドＴHV、第２パッドＴLV、Ｐチャ
ネルＭＯＳトランジスタ（ＰHV、ＰLV）及びＮチャネル
ＭＯＳトランジスタ（ＮHV、ＮLV）といった各素子の配
置レイアウトについて、重点的な説明を行うことにす
る。
１、１０２の各動作については、前述した従来技術と同
様であるので詳細な説明は省略し、ここでは本実施形態
の特徴である第１パッドＴHV、第２パッドＴLV、Ｐチャ
ネルＭＯＳトランジスタ（ＰHV、ＰLV）及びＮチャネル
ＭＯＳトランジスタ（ＮHV、ＮLV）といった各素子の配
置レイアウトについて、重点的な説明を行うことにす
る。
【００４２】２系統の電源電圧によって動作する半導体
装置１００では、例えば第２パッドＴLVに静電パルスが
印加された場合、第１パッドＴHV側に設けたトランジス
タ（ＰHV及びＮHV）にまで静電パルスが及んで第１電源
電圧線と第２電源電圧線との間で静電破壊が生じること
がある。このような事態を回避するために、本実施形態
においては半導体装置１００の配置レイアウトを工夫し
ている。
装置１００では、例えば第２パッドＴLVに静電パルスが
印加された場合、第１パッドＴHV側に設けたトランジス
タ（ＰHV及びＮHV）にまで静電パルスが及んで第１電源
電圧線と第２電源電圧線との間で静電破壊が生じること
がある。このような事態を回避するために、本実施形態
においては半導体装置１００の配置レイアウトを工夫し
ている。
【００４３】図４は第２実施形態における半導体装置１
００の配置レイアウトを示す概略図である。ここでは、
図中に示すように複数の第１パッドＴHVと第２パッドＴ
LVが不規則に配列された半導体装置１００を例に挙げて
説明を行う。
００の配置レイアウトを示す概略図である。ここでは、
図中に示すように複数の第１パッドＴHVと第２パッドＴ
LVが不規則に配列された半導体装置１００を例に挙げて
説明を行う。
【００４４】ここで、第１パッドＴHVのチップ内部側に
第１保護回路１０１を構成するダイオード（ＤHVａ、Ｄ
HVｂ）が配置されている。そして、第１電源電圧線の電
荷を基準電圧線に逃がすＰチャネルＭＯＳトランジスタ
ＰHV、及び基準電圧線の電荷を第１電源電圧線に逃がす
ＮチャネルＭＯＳトランジスタＮHVは、それぞれ入出力
回路の近傍に配置したレイアウトとしている。
第１保護回路１０１を構成するダイオード（ＤHVａ、Ｄ
HVｂ）が配置されている。そして、第１電源電圧線の電
荷を基準電圧線に逃がすＰチャネルＭＯＳトランジスタ
ＰHV、及び基準電圧線の電荷を第１電源電圧線に逃がす
ＮチャネルＭＯＳトランジスタＮHVは、それぞれ入出力
回路の近傍に配置したレイアウトとしている。
【００４５】同様に、第２パッドＴLVのチップ内部側に
第２保護回路１０２を構成するダイオード（ＤLVａ、Ｄ
LVｂ）が配置されている。そして、第２電源電圧線の電
荷を基準電圧線に逃がすＰチャネルＭＯＳトランジスタ
ＰLV、及び基準電圧線の電荷を第２電源電圧線に逃がす
ＮチャネルＭＯＳトランジスタＮLVは、それぞれ入出力
回路の近傍に配置したレイアウトとしている。
第２保護回路１０２を構成するダイオード（ＤLVａ、Ｄ
LVｂ）が配置されている。そして、第２電源電圧線の電
荷を基準電圧線に逃がすＰチャネルＭＯＳトランジスタ
ＰLV、及び基準電圧線の電荷を第２電源電圧線に逃がす
ＮチャネルＭＯＳトランジスタＮLVは、それぞれ入出力
回路の近傍に配置したレイアウトとしている。
【００４６】このような配置レイアウトとすることによ
り、第１パッドＴHVに静電パルスが印加された場合に
は、第１パッドＴHVの近傍に配置された第１保護回路１
０１を構成するダイオード（ＤHVａ、ＤHVｂ）によって
第１電源電圧線もしくは基準電圧線に素早く電荷を逃が
すことができる。また、第１電源電圧線の電荷はＰチャ
ネルＭＯＳトランジスタＰHVによって素早く基準電圧線
に逃がすことができ、基準電圧線の電荷はＮチャネルＭ
ＯＳトランジスタＮHVによって素早く第１電源電圧線に
逃がすことができる。
り、第１パッドＴHVに静電パルスが印加された場合に
は、第１パッドＴHVの近傍に配置された第１保護回路１
０１を構成するダイオード（ＤHVａ、ＤHVｂ）によって
第１電源電圧線もしくは基準電圧線に素早く電荷を逃が
すことができる。また、第１電源電圧線の電荷はＰチャ
ネルＭＯＳトランジスタＰHVによって素早く基準電圧線
に逃がすことができ、基準電圧線の電荷はＮチャネルＭ
ＯＳトランジスタＮHVによって素早く第１電源電圧線に
逃がすことができる。
【００４７】同様に、第２パッドＴLVに静電パルスが印
加された場合には、第２パッドＴLVの近傍に配置された
第２保護回路１０２を構成するダイオード（ＤLVａ、Ｄ
LVｂ）によって第２電源電圧線もしくは基準電圧線に素
早く電荷を逃がすことができる。また、第２電源電圧線
の電荷はＰチャネルＭＯＳトランジスタＰLVによって素
早く基準電圧線に逃がすことができ、基準電圧線の電荷
はＮチャネルＭＯＳトランジスタＮLVによって素早く第
２電源電圧線に逃がすことができる。
加された場合には、第２パッドＴLVの近傍に配置された
第２保護回路１０２を構成するダイオード（ＤLVａ、Ｄ
LVｂ）によって第２電源電圧線もしくは基準電圧線に素
早く電荷を逃がすことができる。また、第２電源電圧線
の電荷はＰチャネルＭＯＳトランジスタＰLVによって素
早く基準電圧線に逃がすことができ、基準電圧線の電荷
はＮチャネルＭＯＳトランジスタＮLVによって素早く第
２電源電圧線に逃がすことができる。
【００４８】よって、第１電源電圧線と第２電源電圧線
との間に静電パルスが渡ることを回避できるので、第１
電源電圧線と第２電源電圧線との間で静電破壊が生じる
ことを防止することができる。
との間に静電パルスが渡ることを回避できるので、第１
電源電圧線と第２電源電圧線との間で静電破壊が生じる
ことを防止することができる。
【００４９】なお、図４中では第１電源電圧線と基準電
圧線との間に接続されるトランジスタ（ＰHV、ＮHV）、
及び第２電源電圧線と基準電圧線との間に接続されるト
ランジスタ（ＰLV、ＮLV）を、それぞれ同じ電源を用い
るパッド間に１つ配置した例を挙げて説明を行ったが、
本実施形態における各トランジスタの配置及び規模はこ
れに限られるものではなく、例えば前述の第１実施形態
のように各パッド間に保護トランジスタを設けてもよ
い。その場合には第１実施形態のように各トランジスタ
間の距離をとるようにすればさらによい。
圧線との間に接続されるトランジスタ（ＰHV、ＮHV）、
及び第２電源電圧線と基準電圧線との間に接続されるト
ランジスタ（ＰLV、ＮLV）を、それぞれ同じ電源を用い
るパッド間に１つ配置した例を挙げて説明を行ったが、
本実施形態における各トランジスタの配置及び規模はこ
れに限られるものではなく、例えば前述の第１実施形態
のように各パッド間に保護トランジスタを設けてもよ
い。その場合には第１実施形態のように各トランジスタ
間の距離をとるようにすればさらによい。
【００５０】
【発明の効果】本発明に係る半導体装置においては、複
数の外部入出力端子の周辺に静電対策用の保護回路を構
成する第１ダイオード、及び第２ダイオードが配列され
た半導体装置において、各第１ダイオード間及び各第２
ダイオード間にＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを配置し、かつ前記Ｐチャネ
ルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジ
スタとが同一の外部入出力端子間に配置されないように
千鳥状の配置としている。
数の外部入出力端子の周辺に静電対策用の保護回路を構
成する第１ダイオード、及び第２ダイオードが配列され
た半導体装置において、各第１ダイオード間及び各第２
ダイオード間にＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを配置し、かつ前記Ｐチャネ
ルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジ
スタとが同一の外部入出力端子間に配置されないように
千鳥状の配置としている。
【００５１】このように、全ての外部入出力端子の近傍
に小規模ながらも数多くのＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタを設け、それらのト
ランジスタを各外部入出力端子によって共有する配置レ
イアウトとすれば、前記外部入出力端子のいずれかに静
電気等による異常電圧が加わったとしても、前記Ｐチャ
ネルＭＯＳトランジスタもしくは前記ＮチャネルＭＯＳ
トランジスタのいずれかによって電荷を迅速に逃がすこ
とができる。
に小規模ながらも数多くのＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタを設け、それらのト
ランジスタを各外部入出力端子によって共有する配置レ
イアウトとすれば、前記外部入出力端子のいずれかに静
電気等による異常電圧が加わったとしても、前記Ｐチャ
ネルＭＯＳトランジスタもしくは前記ＮチャネルＭＯＳ
トランジスタのいずれかによって電荷を迅速に逃がすこ
とができる。
【００５２】また、前記ＰチャネルＭＯＳトランジスタ
と前記ＮチャネルＭＯＳトランジスタとを千鳥状の配置
としているので、両トランジスタが同一の外部入出力端
子間に配置されることがない。よって、半導体装置のチ
ップ面積を従来の大きさに維持したとしても、前記Ｐチ
ャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトラ
ンジスタとの間の寄生サイリスタによってラッチアップ
し難くなる。
と前記ＮチャネルＭＯＳトランジスタとを千鳥状の配置
としているので、両トランジスタが同一の外部入出力端
子間に配置されることがない。よって、半導体装置のチ
ップ面積を従来の大きさに維持したとしても、前記Ｐチ
ャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトラ
ンジスタとの間の寄生サイリスタによってラッチアップ
し難くなる。
【００５３】このような構成とすることにより、全ての
外部入出力端子毎に保護回路を設けることができ、かつ
各外部入出力端子と保護回路との相対的な位置関係を近
付けることが可能となる。よって、異常電圧が外部入出
力端子に加わった場合でも、より迅速に電源電圧線もし
くは基準電圧線に電荷を逃がすことができ、内部回路の
保護効果向上を図ることができる。
外部入出力端子毎に保護回路を設けることができ、かつ
各外部入出力端子と保護回路との相対的な位置関係を近
付けることが可能となる。よって、異常電圧が外部入出
力端子に加わった場合でも、より迅速に電源電圧線もし
くは基準電圧線に電荷を逃がすことができ、内部回路の
保護効果向上を図ることができる。
【００５４】なお、上記構成の半導体装置においては、
前記ＰチャネルＭＯＳトランジスタが形成されるウェル
を、第１ダイオードや第２ダイオード、及び前記Ｎチャ
ネルＭＯＳトランジスタが形成される各ウェルから分離
するとよい。このような構成とすることにより、ウェル
を介して前記ＰチャネルＭＯＳトランジスタと前記Ｎチ
ャネルＭＯＳトランジスタとが隣接してしまうことがな
いので、ラッチアップの発生をより一層低減することが
できる。
前記ＰチャネルＭＯＳトランジスタが形成されるウェル
を、第１ダイオードや第２ダイオード、及び前記Ｎチャ
ネルＭＯＳトランジスタが形成される各ウェルから分離
するとよい。このような構成とすることにより、ウェル
を介して前記ＰチャネルＭＯＳトランジスタと前記Ｎチ
ャネルＭＯＳトランジスタとが隣接してしまうことがな
いので、ラッチアップの発生をより一層低減することが
できる。
【００５５】一方、異なる電圧が加えられる第１電源電
圧線及び第２電源電圧線と、基準電圧が加えられる基準
電圧線とを有する半導体装置において、第１電源電圧線
と基準電圧線との間に接続される第１外部入出力端子の
近傍には、第１の電源に対するＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタから成る保護
回路を配置し、第２電源電圧線と基準電圧線との間に接
続される第２外部入出力端子の近傍には、第２の電源に
対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
ＯＳトランジスタから成る保護回路を配置するとよい。
圧線及び第２電源電圧線と、基準電圧が加えられる基準
電圧線とを有する半導体装置において、第１電源電圧線
と基準電圧線との間に接続される第１外部入出力端子の
近傍には、第１の電源に対するＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタから成る保護
回路を配置し、第２電源電圧線と基準電圧線との間に接
続される第２外部入出力端子の近傍には、第２の電源に
対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
ＯＳトランジスタから成る保護回路を配置するとよい。
【００５６】このような配置レイアウトとすることによ
り、第１外部入出力端子もしくは第２外部入出力端子の
いずれに静電パルスが印加された場合であっても、素早
く電荷を逃がすことができる。よって、第１電源電圧線
と第２電源電圧線との間に静電パルスが渡ることを回避
できるので、第１電源電圧線と第２電源電圧線との間で
静電破壊が生じることを防止することができる。
り、第１外部入出力端子もしくは第２外部入出力端子の
いずれに静電パルスが印加された場合であっても、素早
く電荷を逃がすことができる。よって、第１電源電圧線
と第２電源電圧線との間に静電パルスが渡ることを回避
できるので、第１電源電圧線と第２電源電圧線との間で
静電破壊が生じることを防止することができる。
【図１】 本発明に係る半導体装置の第１実施形態を示
す回路図である。
す回路図である。
【図２】 第１実施形態における半導体装置１００の配
置レイアウトを示す概略斜視図である。
置レイアウトを示す概略斜視図である。
【図３】 本発明に係る半導体装置の第２実施形態を示
す回路図である。
す回路図である。
【図４】 第２実施形態における半導体装置１００の配
置レイアウトを示す概略図である。
置レイアウトを示す概略図である。
【図５】 従来の半導体装置の一構成例を示す回路図で
ある。
ある。
１００ 半導体装置 １０１ 保護回路 ２０１ 入出力回路 ３００ 内部回路
Claims (3)
- 【請求項１】複数の外部入出力端子と、それぞれの前記
外部入出力端子にアノードが接続され電源電圧線にカソ
ードが接続された第１ダイオード及び基準電圧線にアノ
ードが接続され前記外部入出力端子にカソードが接続さ
れた第２ダイオードを有する複数の保護回路とが設けら
れており、前記保護回路を構成する第１ダイオード及び
第２ダイオードが前記外部入出力端子の周辺に配列され
ている半導体装置において、 前記保護回路の各第１ダイオード間及び各第２ダイオー
ド間に、前記電源電圧線の電荷を前記基準電圧線に逃が
すＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳ
トランジスタを配置し、かつ前記ＰチャネルＭＯＳトラ
ンジスタと前記ＮチャネルＭＯＳトランジスタとが同一
の外部入出力端子間に配置されないように配置したこと
を特徴とする半導体装置。 - 【請求項２】前記ＰチャネルＭＯＳトランジスタが形成
されるウェルを、第１ダイオードや第２ダイオード、及
び前記ＮチャネルＭＯＳトランジスタが形成される各ウ
ェルから分離したことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】異なる電圧が加えられる第１電源電圧線及
び第２電源電圧線と、基準電圧が加えられる基準電圧線
とを有し、 第１外部入出力端子と、第１外部入出力端子にアノード
が接続され第１電源電圧線にカソードが接続されたダイ
オード及び前記基準電圧線にアノードが接続され第１外
部入出力端子にカソードが接続されたダイオードを有す
る第１保護回路と、 第２外部入出力端子と、第２外部入出力端子にアノード
が接続され第２電源電圧線にカソードが接続されたダイ
オード及び前記基準電圧線にアノードが接続され第２外
部入出力端子にカソードが接続されたダイオードを有す
る第２保護回路と、 が設けられた半導体装置において、 第１の電源に対するＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタから成る保護回路を第１
外部入出力端子の近傍に配置するとともに、第２の電源
に対するＰチャネルＭＯＳトランジスタ及びＮチャネル
ＭＯＳトランジスタから成る保護回路を第２外部入出力
端子の近傍に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000230277A JP4803866B2 (ja) | 2000-07-31 | 2000-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000230277A JP4803866B2 (ja) | 2000-07-31 | 2000-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043532A true JP2002043532A (ja) | 2002-02-08 |
| JP4803866B2 JP4803866B2 (ja) | 2011-10-26 |
Family
ID=18723257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000230277A Expired - Lifetime JP4803866B2 (ja) | 2000-07-31 | 2000-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4803866B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072607A (ja) * | 2003-08-27 | 2005-03-17 | Samsung Electronics Co Ltd | 静電気保護素子とパワークランプで構成された入出力静電気放電保護セルを具備する集積回路装置 |
| JP2008210995A (ja) * | 2007-02-27 | 2008-09-11 | Nec Electronics Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176964A (ja) * | 1982-04-12 | 1983-10-17 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS6450555A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Complementary mos transistor |
| JPH10214905A (ja) * | 1997-01-29 | 1998-08-11 | New Japan Radio Co Ltd | 信号入力回路 |
| JPH11251453A (ja) * | 1998-12-28 | 1999-09-17 | Seiko Epson Corp | 半導体集積装置 |
-
2000
- 2000-07-31 JP JP2000230277A patent/JP4803866B2/ja not_active Expired - Lifetime
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| JP2008210995A (ja) * | 2007-02-27 | 2008-09-11 | Nec Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4803866B2 (ja) | 2011-10-26 |
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