KR20060001305A - 펌핑 회로에 이용되는 펌핑 캐패시터 - Google Patents

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Abstract

본 발명은 펌핑 회로에 이용되는 펌핑 캐패시터에 관한 것으로, 제 1 웰 내의 소정 영역에 형성된 제 2 웰과, 상기 제 2 웰 상부의 소정 영역에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 제 2 웰에 형성된 접합부를 포함하여 상기 제 2 웰에 제 1 전압 또는 제 2 전압이 인가되는 웰 캐패시터가 구성되고, 상기 제 1 전압이 상기 제 2 웰에 인가되는 상기 웰 캐패시터와 상기 제 2 전압이 상기 제 2 웰에 인가되는 상기 웰 캐패시터를 교차 배치하고, 상기 제 2 웰 사이에 가드링이 형성됨으로써 기생 트랜지스터의 발생을 방지하여 브레이크다운 현상을 방지할 수 있고, 전류 소모를 줄일 수 있는 펌핑 회로에 이용되는 펌핑 캐패시터가 제시된다.
펌핑 회로, N웰 캐패시터, P+ 가드링, 기생 트랜지스터

Description

펌핑 회로에 이용되는 펌핑 캐패시터{Pumping capacitor used in a pumping circuit}
도 1은 일반적인 펌핑 회로를 포함하는 고전압 발생 회로의 구성도.
도 2는 펌핑 회로를 이용한 고전압 발생 회로의 일 실시 예에 따른 회로도.
도 3(a) 및 도 3(b)은 종래의 NMOS 캐패시터의 단면도 및 심볼.
도 4(a) 및 도 4(b)는 종래의 N웰 캐패시터의 단면도 및 심볼.
도 5는 종래의 N웰 캐패시터의 평면 배치도.
도 6은 도 3의 단면도.
도 7은 본 발명의 일 실시 예에 따른 N웰 캐패시터의 평면 배치도.
도 8은 본 발명의 다른 실시 예에 따른 N웰 캐패시터의 평면 배치도.
도 9는 도 6의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
61 내지 64 : N웰 캐패시터 65a 내지 65d : P+ 가드링
71 : P웰 72 : N웰
73 : 게이트 산화막 74 : 게이트 전극
75 : N+ 접합부 76 : P+ 가드링
본 발명은 펌핑 회로에 이용되는 펌핑 캐패시터에 관한 것으로, 특히 기생 트랜지스터의 발생을 방지하여 브레이크다운 현상을 방지할 수 있고, 전류 소모를 줄일 수 있는 펌핑 회로에 이용되는 펌핑 캐패시터에 관한 것이다.
집적 회로 및 시스템이 계속적으로 발전하고 점점 복잡해짐에 따라 집적 회로 및 시스템의 효과적이고 능률적인 전력 및 온도 관리가 회로 설계 및 구현시에 점점 더 중요해 지고 있다. 집적 회로 및 시스템의 전력 소모를 감소시키기 위해 이들 회로 및 시스템은 보다 낮은 전압 레벨에서 동작하도록 설계되고 있다. 예를 들면, 집적 회로 및 시스템은 전원에 의해 공급되는 5V, 3.3V 또는 그 이하의 전압 레벨에서 동작하도록 설계되었다. 그러나, 이러한 집적 회로 또는 시스템 내의 일부 소자 또는 회로들은 동작 또는 기능하기 위해 보다 높은 전압을 필요로 한다. 전원에 의해 공급되는 것보다 더 높은 전압 레벨을 발생시키기 위해 통상적으로 펌핑 회로가 보다 낮은 전압 레벨 소오스로부터 보다 높은 전압 레벨을 발생하는데 사용된다.
펌핑 회로는 일반적으로, 외부에서 입력되지 않은 새로운 전원, 예를 들면 벌크 바이어스(VBB) 및 고전압(VPP)과 같은 전원을 반도체 메모리 회로내에서 만들기 위한 회로로서, 다양한 전원 회로에 사용되고 있는데, 각 스테이지에서 점진적인 전압 증가를 통해 낮은 전압 입력을 높은 전압 출력으로 증가시키는데 사용되는 다수의 펌프 스테이지를 포함한다. 펌핑 회로내의 각각의 다수의 펌프 스테이지는 일반적으로, 하나의 스테이지로부터 후속 스테이지로 전압을 증가시키기 위해 전하를 저장하여 후속의 펌프 스테이지로 전달하기 위한 하나 또는 그 이상의 캐패시터를 사용한다.
도 1은 일반적인 펌핑 회로를 이용한 고전압 발생 회로의 구성도이다. 도시된 바와 같이 일반적인 고전압 발생 회로는 소정의 클럭 신호를 입력하여 구동 신호를 출력하기 위한 구동부(10)와, 구동부(10)로부터 출력된 구동 신호를 입력하여 펌핑 동작을 수행하는 펌핑부(20)와, 펌핑부(20)의 펌핑 동작에 따라 생성된 고전압(VPP)을 출력하기 위한 출력부(30)로 구성된다. 여기서, 펌핑부(20)는 하나 이상의 캐패시터를 포함하여 구성된다. 한편, 도 2는 펌핑 회로를 이용한 고전압 발생 회로의 실시 예를 나타낸 것이다.
그런데, 고전압(VPP) 펌핑 회로가 차지하는 면적은 전체 칩 사이즈의 큰 비중을 차지한다. 왜냐하면 가장 많이 사용되는 고전압 발생기로서의 펌핑 회로는 하나의 크기가 크고 구성이 여러번 반복 사용되기 때문이다. 이러한 펌핑 회로를 구성하는 요소중의 하나인 캐패시터는 P웰 상부에 형성되는 노멀 NMOS 캐패시터와는 달리 그 웰 바이어스가 주변과 독립적이어야 한다. 이로 인해 DN웰을 사용하여 그 내부의 PR웰에 NMOS 캐패시터를 형성하게 된다. 도 3(a)는 NMOS 캐패시터의 단면도로서, DN웰(11) 내에 PR웰(12)이 형성되고, DN웰(11) 내의 PR웰(12) 주변에 N웰(13)이 형성된다. 그리고, PR웰(12) 상부의 소정 영역에 게이트 산화막(14) 및 게이트 전극(15)이 형성되고, 게이트 전극(15) 양측의 PR웰(12)에 N+ 접합부(16)가 형성된다. 또한, N웰(13) 내에 N+ 가드링(17)이 형성되고, PR웰(12)의 N+ 접합부(16)와 이격되도록 P+ 가드링(18)이 형성된다. 한편, N+ 접합부(17), N+ 가드링(17) 및 P+ 가드링(18)에는 셀프 바이어스가 인가된다. 한편, 도 3(b)는 NMOS 캐패시터의 심볼을 나타낸 것이다.
상기와 같이 구성되는 종래의 NMOS 캐패시터는 바이어스가 다른 경우에 DN웰로 분리해 주어야 하며, DN웰은 전기적 특성을 고려해 스페이스를 넓게 해야 하는 부담을 가지고 있다. NMOS 캐패시터의 경우 문턱 전압 이상의 게이트 바이어스가 인가된 후에야 채널이 형성되고 펌핑 캐패시터로서의 역할을 하게 되기 때문에 펌핑 스피드에 있어 단점을 가지게 된다. 또한, 트랜지스터가 가지는 기본적인 누설 현상을 여전히 가지게 된다. 한편, NMOS 캐패시터는 PR웰 내에 벌크 바이어스를 위해 가드링이 필요하며, 그 주변을 감싸야 하는 N웰에도 파워 분리를 위한 가드링을 반드시 배치해야 하는 단점을 가지고 있다.
이와 같이 종래의 NMOS 캐패시터는 바이어스가 다른 경우에 DN웰로 분리해주어야 하며, DN웰은 전기적 특성을 고려해 스페이스를 많이 가져야 하는 부담을 가지고 있다. 따라서, 펌핑 캐패시터를 보다 빠르게 반응시키고 문턱 전압만큼의 손 실이 없는 평판 N웰 캐패시터를 사용하게 되었다.
도 4(a)는 N웰 캐패시터의 단면도로서, P웰(21) 내의 소정 영역에 N웰(22)이 형성되고, N웰(22) 상부의 소정 영역에 게이트 산화막(23) 및 게이트 전극(24)이 형성된다. 그리고, 게이트 전극(24) 양측의 N웰(22)에 N+ 접합부(25)가 형성되고, P웰(21)내의 소정 영역에 P+ 가드링(26)이 형성된다. 여기서, N+ 접합부(25)에는 셀프 바이어스가 인가되고, P+ 가드링(26)에는 접지 전압(Vss)이 인가된다. 한편, 도 4(b)는 N웰 캐패시터의 심볼을 나타낸 것이다.
NMOS 캐패시터의 경우 문턱 전압 이상의 게이트 바이어스가 인가된 이후에 트랜지스터가 턴온되어 펌핑 캐패시터로서 역할을 하지만, 평판 N웰 캐패시터는 채널의 형성에 의해 캐패시터로서 역할을 하는 것이 아니라 일반 평판 캐패시터처럼 한쪽 벌크에 항상 바이어스가 인가되어 마주하는 반대편 게이트에 빠르게 펌핑하여 전달하게 된다. 물론 MOS 트랜지스터와 같은 채널을 형성하지 않기 때문에 누설 생성을 최소화하게 된다. 그러나, 고밀도(high density) 레이아웃에서 장시간의 높은 전원 전압(VDD) 스트레스에 의해 열화 현상이 발생되고, 이 때문에 N웰 캐패시터간의 전류 소모가 특정 영역에서 발생할 수 있다.
도 5는 다수의 N웰 캐패시터를 이용한 평면 배치도로서, 제 1 내지 제 4 N웰 캐패시터(31 내지 34)는 서로 인접하여 구성되는데, VDD 레벨의 전압이 N웰에 인가되는 제 1 및 제 3 N웰 캐패시터(31 및 33)는 서로 인접되지 않고, 2VDD 레벨의 전압이 N웰에 인가되는 제 2 및 제 4 N웰 캐패시터(32 및 34) 또한 서로 인접되지 않 게 구성된다. 즉, VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(31 및 33)와 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(32 및 34)는 서로 교차 인접하도록 구성된다. 도 6은 이때의 단면도이다.
그런데, 전원 전압(VDD)을 3.5V 이상 인가하고 12시간 이상 동작시킨 후 전류를 측정하면, 높은 전원 전압(VDD)에 의한 스트레스 열화가 발생된다. 이는 N웰 사이의 스페이스가 부족하기 때문에 서로 인접해 있으면서 다른 전압이 인가되는 N웰 사이의 P웰에 인가되는 접지 전압(VSS) 레벨이 저하되고, 이에 따라 브레이크다운 전류의 수용이 부족하기 때문이다. 한편, 부가적으로 2VDD 레벨의 전압이 인가될 경우 N웰과 P웰 사이의 낮은 브레이크다운 전압 특성으로 인해 N웰에서 P웰로 전류(Ic)가 흐르고, 여기에 인접한 N웰과 NPN 기생 트랜지스터(35 내지 38)가 생성된다. 이는 인접한 두 N웰의 스페이스가 부족하고, 전압 레벨의 차이가 클수록 잘 발생되고, 열화 현상이 두드러진다.
본 발명의 목적은 2VDD의 전압이 N웰에 인가되는 N웰 캐패시터와 VDD의 전압이 N웰에 인가되는 N웰 캐패시터를 교차 배치함으로써 펌핑 효율을 향상시키고, 누설 전류를 줄일 수 있는 펌핑 회로에 이용되는 펌핑 캐패시터를 제공하는데 있다.
본 발명의 다른 목적은 2VDD의 전압이 N웰에 인가되는 N웰 캐패시터와 VDD의 전압이 N웰에 인가되는 N웰 캐패시터를 교차 배치하고, N웰 캐패시터들 사이에 P+ 가드링을 배치함으로써 높은 전원 전압(VDD) 스트레스에 의한 열화를 방지하고, 전 류 소모를 최소화하며, 기생 트랜지스터의 생성을 방지하여 브레이크다운을 미연에 방지할 수 있는 펌핑 회로에 이용되는 펌핑 캐패시터를 제공하는데 있다.
본 발명의 일 실시 예에 따른 펌핑 회로에 이용되는 펌핑 캐패시터는 제 1 웰 내의 소정 영역에 형성된 제 2 웰과, 상기 제 2 웰 상부의 소정 영역에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 제 2 웰에 형성된 접합부를 포함하여 상기 제 2 웰에 제 1 전압 또는 제 2 전압이 인가되는 웰 캐패시터가 구성되고, 상기 제 1 전압이 상기 제 2 웰에 인가되는 제 1 웰 캐패시터 끼리는 서로 인접하지 않고, 상기 제 2 전압이 상기 제 2 웰에 인가되는 제 2 웰 캐패시터 끼리도 서로 인접하지 않으며, 상기 제 1 및 제 2 웰 캐패시터 서로가 인접하도록 상기 제 1 및 제 2 웰 캐패시터를 교차 배치한다.
본 발명의 다른 실시 예에 따른 펌핑 회로에 이용되는 펌핑 캐패시터는 제 1 웰 내의 소정 영역에 형성된 제 2 웰과, 상기 제 2 웰 상부의 소정 영역에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 제 2 웰에 형성된 접합부를 포함하여 상기 제 2 웰에 제 1 전압 또는 제 2 전압이 인가되는 웰 캐패시터가 구성되고, 상기 제 1 전압이 상기 제 2 웰에 인가되는 제 1 웰 캐패시터 끼리는 서로 인접하지 않고, 상기 제 2 전압이 상기 제 2 웰에 인가되는 제 2 웰 캐패시터 끼리도 서로 인접하지 않으며, 상기 제 1 및 제 2 웰 캐패시터 서로가 인접하도록 상기 제 1 및 제 2 웰 캐패시터를 교차 배치하고, 상기 제 1 및 제 2 웰 캐패시터의 상기 제 2 웰 사이에 가드링이 형성된다.
상기 제 1 웰은 P웰이고, 상기 제 2 웰은 N웰이다.
상기 접합부는 N+ 접합부이고, 상기 제 2 전압은 상기 제 1 전압보다 높은 전위를 유지한다.
상기 가드링은 P+ 가드링이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 7은 본 발명의 일 실시 예에 따른 다수의 N웰 캐패시터를 이용한 펌핑 회로에 이용되는 펌핑 캐패시터의 평면 배치도이다.
도시된 바와 같이, 제 1 내지 제 4 N웰 캐패시터(51 내지 54)는 서로 인접하게 구성되는데, VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(51 및 53)의 일측에는 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(51 및 53)와 인접하고, 다른 일측에는 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(52 및 54)와 인접하도록 구성된다. 마찬가지로, 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(52 및 54)의 일측에는 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(51 및 53)와 인접하고, 다른 일측에는 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(52 및 54)와 인접하도록 구성된다.
상기와 같이 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(52 및 54)와 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(51 및 53)를 교차 배치하면 N웰과 N웰 사이의 브레이크다운 발생 면적을 축소함으로써 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(52 및 54)로부터 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(51 및 53)로 전류(Ic)가 흐르게 되고, 여기에 기생 트랜지스터(55 및 56)가 발생된다. 따라서, 종래에 비해 전류의 양 및 기생 트랜지스터의 수를 줄일 수 있다. 그러나, 이 방법 또한 기생 트랜지스터를 완전히 제거하지 못한다.
도 8은 본 발명의 다른 실시 예에 따른 다수의 N웰 캐패시터를 이용한 펌핑 회로에 이용되는 펌핑 캐패시터의 평면 배치도이다.
도시된 바와 같이, 제 1 내지 제 4 N웰 캐패시터(61 내지 64)는 서로 인접하게 구성되는데, VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(61 및 63)의 일측에는 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(61 및 63)와 인접하고, 다른 일측에는 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(62 및 64)와 인접하도록 구성된다. 마찬가지로, 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(62 및 64)의 일측에는 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(61 및 63)와 인접하고, 다른 일측에는 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(62 및 64)와 인접하도록 구성된다. 그리고, 각각의 N웰 캐패시터(61 내지 64)의 N웰 주변을 둘러싸도록 P+ 픽업 가드링(65a 내지 65d)이 각각 형성된다.
상기와 같이 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(62 및 64)와 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터(61 및 63)를 교차 배치하고, N웰 사이에 P+ 픽업 가드링(65a 내지 65d)을 둘러 싸서 형성함으로써 P웰 바이어스를 강화하여 N웰의 브레이크다운 현상이 발생하더라도 전류가 인접한 N웰로 흘러들어다는 것을 막기 때문에 웰간 전원이 낮아지면 누설이 더 이상 지속되지 않도록 한다. 또한 P+ 픽업 가드링((65a 내지 65d)은 기생 트랜지스터의 베이스를 0V로 확실하게 잡아서 베이스 레벨의 상승하면서 발생할 수 있는 N웰과 N웰 사이의 턴온을 방지할 수 있다. 따라서, 기생 트랜지스터의 형성을 방지하여 브레이크다운 현상을 방지할 수 있고, 전류 소모를 줄일 수 있다. 이는 기존의 레이아웃 틀을 깨는 것으로 특히 전원 전압(VDD) 레벨을 증폭하는 구조를 가지는 회로의 레이아웃에서 효과가 크고 한 칩내 이 회로가 여러번 사용되고 그 사이즈가 매우 크기 때문에 칩 사이즈 최소화에 매우 유리하다. 이에 대한 구조를 가지는 회로는 고전압(VPP) 관련 회로로 동일한 형태로 적용되고 효과를 기대할 수 있다.
도 9는 본 발명에 따른 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터와 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터를 교차 배치하고, N웰 사이에 P+ 픽업 가드링을 형성한 캐패시터의 단면도이다.
P웰(71) 내의 소정 영역에 서로 소정 간격 이격되도록 다수의 N웰(72)이 형성되고, 각각의 N웰(72) 상부의 소정 영역에 게이트 산화막(73) 및 게이트 전극(74)이 각각 형성된다. 그리고, 게이트 전극(74) 양측의 N웰(72)에 N+ 접합부(75)가 형성되고, N웰(72) 사이의 P웰(71)내의 소정 영역에 P+ 가드링(76)이 형성된다. 여기서, N+ 접합부(75)에는 셀프 바이어스가 인가되고, P+ 가드링(76)에는 접지 전압(Vss)이 인가된다.
상술한 바와 같이 본 발명에 의하면, 2VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터와 VDD 레벨의 전압이 N웰에 인가되는 N웰 캐패시터를 교차 배치하고, N웰 사이에 P+ 픽업 가드링을 형성함으로써 기생 트랜지스터의 발생을 방지하여 브레이크다운 현상을 방지할 수 있고, 전류 소모를 줄일 수 있다.

Claims (6)

  1. 제 1 웰 내의 소정 영역에 형성된 제 2 웰;
    상기 제 2 웰 상부의 소정 영역에 형성된 게이트 전극; 및
    상기 게이트 전극 양측의 상기 제 2 웰에 형성된 접합부를 포함하고, 상기 제 2 웰에 제 1 전압 또는 제 2 전압이 인가되는 웰 캐패시터가 구성되며,
    상기 제 1 전압이 상기 제 2 웰에 인가되는 제 1 웰 캐패시터 끼리는 서로 인접하지 않고, 상기 제 2 전압이 상기 제 2 웰에 인가되는 제 2 웰 캐패시터 끼리도 서로 인접하지 않으며, 상기 제 1 및 제 2 웰 캐패시터 서로가 인접하도록 상기 제 1 및 제 2 웰 캐패시터를 교차 배치하는 펌핑 회로에 이용되는 펌핑 캐패시터.
  2. 제 1 웰 내의 소정 영역에 형성된 제 2 웰;
    상기 제 2 웰 상부의 소정 영역에 형성된 게이트 전극; 및
    상기 게이트 전극 양측의 상기 제 2 웰에 형성된 접합부를 포함하고, 상기 제 2 웰에 제 1 전압 또는 제 2 전압이 인가되는 웰 캐패시터가 구성되며,
    상기 제 1 전압이 상기 제 2 웰에 인가되는 제 1 웰 캐패시터 끼리는 서로 인접하지 않고, 상기 제 2 전압이 상기 제 2 웰에 인가되는 제 2 웰 캐패시터 끼리도 서로 인접하지 않으며, 상기 제 1 및 제 2 웰 캐패시터 서로가 인접하도록 상기 제 1 및 제 2 웰 캐패시터를 교차 배치하고, 상기 제 1 및 제 2 웰 캐패시터의 상 기 제 2 웰 사이에 가드링이 형성된 펌핑 회로에 이용되는 펌핑 캐패시터.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 웰은 P웰이고, 상기 제 2 웰은 N웰인 펌핑 회로에 이용되는 펌핑 캐패시터.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 접합부는 N+ 접합부인 펌핑 회로에 이용되는 펌핑 캐패시터.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 전압은 상기 제 1 전압보다 높은 전위를 유지하는 펌핑 회로에 이용되는 펌핑 캐패시터.
  6. 제 2 항에 있어서, 상기 가드링은 P+ 가드링인 펌핑 회로에 이용되는 펌핑 캐패시터.
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