JP2009283630A - ノイズ低減回路 - Google Patents

Abstract

【課題】面積効率が高く、応答性およびＥＳＤ耐性も問題が生じないノイズ低減回路を提供する。
【解決手段】ノイズ低減回路は、電源とグランドとの間に配置された容量素子および抵抗素子を含むデカップリング容量回路と、容量素子と抵抗素子との接続点とグランドもしくは電源との間に接続されたダイオード素子とを備える。電源とグランドとの間の電位差が小さくなった場合、ダイオード素子がオン状態になると、グランドからグランド、または、電源から電源へ向かって電流が流れることで、電源ノイズを瞬時に低減できる。
【選択図】図２

Description

本発明は、デカップリング容量回路を備える電子デバイスや半導体集積回路などにおけるノイズ低減回路に関するものである。

デカップリング容量回路は、電子デバイスが発生する電源ノイズ（電源線およびグランド線に生じるノイズ）や、それに伴うＥＭＩ（電磁妨害）を抑える目的で使用される。以下、特許文献１を参照しながら、従来のデカップリング容量回路について説明する。

特許文献１は、デカップリング容量回路を有する半導体回路に関するものである。例えば、同文献の請求項１には、ソース電極が高電位線に接続され、ドレイン電極がｎ型ＭＯＳトランジスタのゲートに接続され、ゲート電極が前記ｎ型ＭＯＳトランジスタのドレイン電極に接続されたｐ型のＭＯＳトランジスタと、ソース電極が低電位線に接続された前記ｎ型のＭＯＳトランジスタを有する半導体回路が開示されている。

図４は、特許文献１の図１０に示されているデカップリング容量回路である。このデカップリング容量回路５０は、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）５２と、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）５４とによって構成されている。ＰＭＯＳ５２のソースおよびドレインは電源線Ｖｄｄに直接接続され、ゲートはグランド線Ｖｓｓに接続されている。また、ＮＭＯＳ５４のソースおよびドレインはグランド線Ｖｓｓに接続され、ゲートは電源線Ｖｄｄに直接接続されている。

近年、プロセスの微細化が進み、ＭＯＳトランジスタのゲート酸化膜は次第に薄くなっている。それに伴って、ゲート酸化膜の耐圧も下がっている。電源線やグランド線は、外部から低インピーダンスで半導体チップの内部に配線されるので、サージの電位、ＥＳＤなどの影響を受けやすい。従って、電源線やグランド線に直接ゲートを接続すると、ゲート酸化膜耐圧が低いために、サージやＥＳＤに対する耐性は弱くなる。

それに対する１つの対策として、図５に示す回路がある。このデカップリング容量回路６０は、特許文献１の図１１に記載されているもので、図４のデカップリング容量回路５０において、ＰＭＯＳ５２およびＮＭＯＳ５４のゲートとグランド線Ｖｓｓおよび電源線Ｖｄｄとの間に、それぞれ抵抗素子（ＥＳＤ保護抵抗）６２、６４が接続されている。抵抗素子６２、６４を挿入することで、ゲート酸化膜に直接高電位や低電位が印加されるのを防止できる。

特開２００３−８６６９９号公報

特許文献１は、図５の回路と同等のデカップリング容量回路を極力レイアウト面積を削減して効率的に実現したものである。チップサイズ（レイアウト面積）の縮小のためには、デカップリング容量回路のサイズを縮小し、その配置数も削減することが望まれる。

しかしながら、デカップリング容量回路のサイズを縮小すると、その効果も減少する。そのため、デカップリング容量回路のサイズを縮小したり、その配置数を削減したりすることによってチップサイズを縮小することは困難である。また、ＥＳＤ（静電気放電）対策として、抵抗素子を介してＭＯＳ容量を、電源線とグランド線との間に配置すると、応答性を損なうという問題もある。

本発明の目的は、前記従来技術に基づく問題点を解消し、従来と比べて、面積効率が高く、応答性およびＥＳＤ耐性も問題が生じないノイズ低減回路を提供することにある。

本発明者は、電源線とグランド線との間に配置されたデカップリング容量回路に対し、電源ノイズを検知して、その電源ノイズを低減するために、アクティブに動作してノイズを低減するアクティブ回路を追加することで本発明を完成させるに至ったものである。

すなわち、上記目的を達成するために、本発明は、電源とグランドとの間に配置された第１の容量素子および第１の抵抗素子を含む第１のデカップリング容量回路と、電源とグランドとの間に接続され、そのゲートが、前記第１の容量素子と第１の抵抗素子との第１の接続点に接続された第１のトランジスタとを備え、
電源とグランドとの間の電位差が大きくなった場合、前記第１のトランジスタがオン状態になる第１のノイズ低減回路、および、
電源とグランドとの間に配置された第２の容量素子および第２の抵抗素子を含む第２のデカップリング容量回路と、前記第２の容量素子と第２の抵抗素子との第２の接続点とグランドもしくは電源との間に接続されたダイオード素子とを備え、
電源とグランドとの間の電位差が小さくなった場合、前記ダイオード素子がオン状態になる第２のノイズ低減回路を含むことを特徴とするノイズ低減回路を提供する。

また、本発明は、電源とグランドとの間に配置された第２の容量素子および第２の抵抗素子を含む第２のデカップリング容量回路と、前記第２の容量素子と第２の抵抗素子との第２の接続点とグランドもしくは電源との間に接続されたダイオード素子とを備え、
電源とグランドとの間の電位差が小さくなった場合、前記ダイオード素子がオン状態になることを特徴とするノイズ低減回路を提供する。

ここで、前記第２の容量素子は電源に接続され、前記第２の抵抗素子はグランドに接続され、前記ダイオード素子は、グランドから前記第２の接続点に向かって接続されていることが好ましい。もしくは、前記第２の容量素子はグランドに接続され、前記第２の抵抗素子は電源に接続され、前記ダイオード素子は、前記第２の接続点から電源に向かって接続されていることが好ましい。

また、前記ダイオード素子として第２のトランジスタを用い、該第２のトランジスタのオン抵抗を前記第２の抵抗素子として使用することが好ましい。

また、本発明は、電源とグランドとの間に配置された第１の容量素子および第１の抵抗素子を含む第１のデカップリング容量回路と、電源とグランドとの間に接続され、そのゲートが、前記第１の容量素子と第１の抵抗素子との第１の接続点に接続された第１のトランジスタとを備え、
電源とグランドとの間の電位差が大きくなった場合、前記第１のトランジスタがオン状態になることを特徴とするノイズ低減回路を提供する。

ここで、前記第１の容量素子は電源に接続され、前記第１の抵抗素子はグランドに接続され、前記第１のトランジスタは、Ｎ型ＭＯＳトランジスタであることが好ましい。もしくは、前記第１の容量素子はグランドに接続され、前記第１の抵抗素子は電源に接続され、前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであることが好ましい。

本発明では、デカップリング容量回路に加えて、アクティブ回路（第１のトランジスタ、ダイオード素子）を追加している。そのため、従来のパッシブ動作のみのデカップリング容量回路と比べて半導体集積回路の面積効率が高く、その応答性も損なうことなく、電源ノイズを瞬時に低減できる。また、ＥＳＤ耐性についても、トランジスタのゲートと電源またはグランドとを直接接続していないので問題は生じない。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のノイズ低減回路を詳細に説明する。

図１（ａ）および（ｂ）は、本発明のノイズ低減回路の構成を表す第１の実施形態の回路図である。

まず、同図（ａ）に示すノイズ低減回路１０は、容量素子（Ｃ）１２および抵抗素子（Ｒ）１４からなるデカップリング容量回路と、ＮＭＯＳ１６からなるノイズ低減用トランジスタとによって構成されている。容量素子１２および抵抗素子１４は、電源ＶＤＤとグランドＧＮＤとの間に、この順序で直列に接続されている。ＮＭＯＳ１６は、電源ＶＤＤとグランドＧＮＤとの間に接続され、そのゲートは、容量素子１２と抵抗素子１４との接続点Ｎ１に接続されている。

次に、ノイズ低減回路１０の動作を説明する。

電源ＶＤＤおよびグランドＧＮＤにノイズが生じていない通常時（安定状態）において、容量素子１２と抵抗素子１４との接続点Ｎ１はグランドＧＮＤとほぼ同電位であり、ＮＭＯＳ１６はオフ状態である。

電源ノイズが生じて、例えば、電源ＶＤＤに＋のノイズが生じる、グランドＧＮＤに−のノイズが生じる、もしくは、その両方が同時に発生して、電源ＶＤＤとグランドＧＮＤとの間の電位差が大きくなった場合、接続点Ｎ１はグランドＧＮＤとの間に電位差を生じる。接続点Ｎ１の電位がグランドＧＮＤに対し上昇してＮＭＯＳ１６の閾値を超え、ＮＭＯＳ１６がオン状態になると、電源ＶＤＤからグランドＧＮＤに向かって電流が流れることで、電源ノイズは瞬時に低減される。

続いて、図１（ｂ）に示すノイズ低減回路２０は、容量素子２２および抵抗素子２４からなるデカップリング容量回路と、ＰＭＯＳ２６からなるノイズ低減用トランジスタとによって構成されている。抵抗素子２４および容量素子２２は、電源ＶＤＤとグランドＧＮＤとの間に、この順序で直列に接続されている。ＰＭＯＳ２６は、電源ＶＤＤとグランドＧＮＤとの間に接続され、そのゲートは、抵抗素子２４と容量素子２２との接続点Ｎ２に接続されている。

次に、ノイズ低減回路２０の動作を説明する。

電源ＶＤＤおよびグランドＧＮＤにノイズが生じていない通常時において、容量素子２２と抵抗素子２４との接続点Ｎ２は電源ＶＤＤとほぼ同電位であり、ＰＭＯＳ２６はオフ状態である。

電源ノイズが生じて、電源ＶＤＤとグランドＧＮＤとの間の電位差が大きくなった場合、接続点Ｎ２の電位が電源ＶＤＤに対し低下してＰＭＯＳ２６の閾値を超え、ＰＭＯＳ２６がオン状態になると、電源ＶＤＤからグランドＧＮＤに向かって電流が流れることで、電源ノイズは瞬時に低減される。

以上のように、第１の実施形態のノイズ低減回路では、電源ノイズが生じて、電源ＶＤＤとグランドＧＮＤとの間の電位差が大きくなり、デカップリング容量回路の容量素子と抵抗素子との接続点、すなわち、ノイズ低減用トランジスタのゲートの電位が、その閾値を超えてオン状態になると、電源ＶＤＤからグランドＧＮＤへ向かって電流が流れることで、電源ノイズを瞬時に低減することができる。

次に、本発明のノイズ低減回路の他の例を挙げて説明する。

図２（ａ）および（ｂ）は、本発明のノイズ低減回路の構成を表す第２の実施形態の回路図である。

まず、同図（ａ）に示すノイズ低減回路３０は、容量素子３２および抵抗素子３４からなるデカップリング容量回路と、ダイオード素子３６からなるノイズ低減用ダイオードとによって構成されている。容量素子３２および抵抗素子３４は、電源ＶＤＤとグランドＧＮＤとの間に、この順序で直列に接続されている。ダイオード素子３６は、グランドＧＮＤから、容量素子３２と抵抗素子３４との接続点Ｎ３に向かって接続されている。

次に、ノイズ低減回路３０の動作を説明する。

電源ＶＤＤおよびグランドＧＮＤにノイズが生じていない通常時において、容量素子３２と抵抗素子３４との接続点Ｎ３はグランドＧＮＤとほぼ同電位であり、ダイオード素子３６はオフ状態である。

電源ノイズが生じて、例えば、電源ＶＤＤに−のノイズが生じる、グランドＧＮＤに＋のノイズが生じる、もしくは、その両方が同時に発生して、電源ＶＤＤとグランドＧＮＤとの間の電位差が小さくなった場合、接続点Ｎ３はグランドＧＮＤとの間に電位差を生じる。接続点Ｎ３の電位がグランドＧＮＤに対し低下してダイオード素子３６の閾値を超え、ダイオード素子３６がオン状態になると、グランドＧＮＤからダイオード素子３６を介して接続点Ｎ３に向かって電流が流れ、その際に接続点Ｎ３の電位が上昇し、それに伴い容量素子３２を介して電源ＶＤＤの電位を上昇させることで、電源ノイズは瞬時に低減される。

ここで、ノイズ低減回路３０の場合、例えば、電源ＶＤＤに−のノイズが生じて、電源ＶＤＤとグランドＧＮＤとの間の電位差が小さくなった場合、容量素子３２が以前と同じ電位を保持しようとする。そのため、電源ＶＤＤの電位が低下すると、容量素子３２と抵抗素子３４との接続点Ｎ３の電位もグランドＧＮＤに対し一旦低下する。その時、ダイオード素子３６のアノードとカソードとの間に電位差が生じて、電流が流れる。

電源ＶＤＤの電位が低下すると、接続点Ｎ３の電位も低下するが、接続点Ｎ３の電位が低下したところに電流を注入することで、容量素子３２が同電位を保持しようとする作用で、接続点Ｎ３の電位が元に戻るように作用し、電源ＶＤＤの電位も上昇する。

一方、ノイズ低減回路３０の場合、例えば、グランドＧＮＤに＋のノイズが生じて、電源ＶＤＤとグランドＧＮＤとの間の電位差が小さくなった場合、容量素子３２が以前と同じ電位を保持しようとするため、グランドＧＮＤの電位が上昇すると、容量素子３２と抵抗素子３４との接続点Ｎ３の電位はグランドＧＮＤに対し相対的に低くなる。その時、ダイオード素子３６のアノードとカソードとの間に電位差が生じて、電流が流れる。

グランドＧＮＤの電位が上昇すると、接続点Ｎ３の電位はグランドＧＮＤに対し相対的に低くなるが、接続点Ｎ３へ電流が注入され、容量素子３２が同電位を保持しようとする作用で、電源ＶＤＤとグランドＧＮＤとの間の電位差が元に戻る。ここで、電源ＶＤＤ、および、グランドＧＮＤの絶対電位は正常な電位からずれる場合があるが、電源ＶＤＤとグランドＧＮＤとの間の電位差が正常な電位差を保つことで、特性への影響を防止することは可能である。

続いて、図２（ｂ）に示すノイズ低減回路４０は、容量素子４２および抵抗素子４４からなるデカップリング容量回路と、ダイオード素子４６からなるノイズ低減用ダイオードとによって構成されている。抵抗素子４４および容量素子４２は、電源ＶＤＤとグランドＧＮＤとの間に、この順序で直列に接続されている。ダイオード素子４６は、容量素子４２と抵抗素子４４との接続点Ｎ４から、電源ＶＤＤに向かって接続されている。

次に、ノイズ低減回路４０の動作を説明する。

電源ＶＤＤおよびグランドＧＮＤにノイズが生じていない通常時において、容量素子４２と抵抗素子４４との接続点Ｎ４は電源ＶＤＤとほぼ同電位であり、ダイオード素子４６はオフ状態である。

電源ノイズが生じて、電源ＶＤＤとグランドＧＮＤとの間の電位差が小さくなった場合、接続点Ｎ４の電位が電源ＶＤＤに対して相対的に高くなりダイオード素子４６の閾値を超え、ダイオード素子４６がオン状態になると、容量素子４２に蓄えられていた電荷により接続点Ｎ４からダイオード素子４６を介して電源ＶＤＤに向かって電流が流れ、電源ＶＤＤの電位を上昇させることで、電源ノイズは瞬時に低減される。この動作において、グランドＧＮＤに＋のノイズが生じた場合の動作では、電源ＶＤＤ、および、グランドＧＮＤの絶対電位は正常な電位からずれる場合があるが、電源ＶＤＤとグランドＧＮＤとの間の電位差が正常な電位差を保つことで、特性への影響を防止することは可能である。

以上のように、第２の実施形態のノイズ低減回路では、電源ノイズが生じて、電源ＶＤＤとグランドＧＮＤとの間の電位差が小さくなり、デカップリング容量回路の容量素子と抵抗素子との接続点の電位と、電源ＶＤＤまたはグランドＧＮＤの電位との電位差が、ノイズ低減用ダイオードの閾値を超えてオン状態となった場合、グランドＧＮＤから容量素子と抵抗素子との接続点、または、容量素子と抵抗素子との接続点から電源ＶＤＤへ向かって電流が流れることで、電源ノイズを瞬時に低減することができる。

本発明では、デカップリング容量回路に加えて、アクティブ回路（ノイズ低減用トランジスタ、ノイズ低減用ダイオード）を追加している。そのため、従来のパッシブ動作のみのデカップリング容量回路と比べて半導体集積回路の面積効率が高く、その応答性も損なうことなく、電源ノイズを瞬時に低減できる。また、ＥＳＤ耐性についても、トランジスタのゲートと電源ＶＤＤまたはグランドＧＮＤとを接続していないので問題は生じない。

なお、デカップリング容量回路、ノイズ低減用トランジスタ、および、ノイズ低減用ダイオードは、同様の機能を果たす各種構成の回路を採用することができる。特に、デカップリング容量回路は、電源とグランドとの間に配置された容量素子および抵抗素子を含むものであれば、どのような構成のものでも良い。また、ノイズ低減用トランジスタ、および、ノイズ低減用ダイオードの閾値は、必要に応じて、適宜設定することが可能である。

また、デカップリング容量回路を構成する容量素子および抵抗素子は、例えば、キャパシタおよび抵抗であってもよいが、それぞれ容量性の特性を持つ素子、および、抵抗性の特性を持つ素子であれば何でも良く、その種類は問わない。また、ノイズ低減用ダイオードを構成するダイオード素子も、例えば、トランジスタに寄生するダイオードなど、ダイオード特性（ＰＮ接合）を持つ素子であれば、その種類は問わない。

例えば、図３に示すように、ノイズ低減用ダイオードとしてトランジスタを用い、このトランジスタのオン抵抗を、デカップリング容量回路の抵抗素子として使用することも可能である。

図３のデカップリング容量回路３０’は、図２（ａ）のデカップリング容量回路３０において、ノイズ低減用ダイオードとしてＮＭＯＳ３４’を用いたものである。図２（ａ）の抵抗素子３４は、ＮＭＯＳ３４’のオン抵抗で代用され、ダイオード素子３６は、ＮＭＯＳ３４’の寄生ダイオード３６’で代用されている。ここで、ＮＭＯＳ３４’のゲートは、抵抗素子を介して電源ＶＤＤに接続されている。

ＮＭＯＳ３４’のゲートと電源ＶＤＤとの間に接続される抵抗素子は、抵抗性の特性を持つ素子、もしくは、ゲートを、安定した（ノイズが含まれていない）電源ＶＤＤと同電位に固定する他の回路を使用しても良い。また、図３の例は、図２（ａ）のデカップリング容量回路３０の変形例であるが、同様に、信号や素子の極性を逆にすることで、図２（ｂ）のデカップリング容量回路４０にも適用可能である。

さらに、第１の実施形態のノイズ低減回路は、電源ＶＤＤとグランドＧＮＤとの間の電位差が大きくなった場合、第２の実施形態のノイズ低減回路は小さくなった場合に、それぞれ機能するものである。従って、両者を併用することで相補的な効果を得ることも可能である。また、本発明は、デカップリング容量回路を備える電子デバイスや半導体集積回路などを含む各種の回路に適用可能である。

本発明は、基本的に以上のようなものである。
以上、本発明のノイズ低減回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

（ａ）および（ｂ）は、本発明のノイズ低減回路の構成を表す第１の実施形態の回路図である。 （ａ）および（ｂ）は、本発明のノイズ低減回路の構成を表す第２の実施形態の回路図である。 本発明の第２の実施形態のノイズ低減回路の構成の変形例を表す回路図である。 従来のデカップリング容量回路の一例の回路図である。 従来のデカップリング容量回路の一例の回路図である。

符号の説明

１０、２０、３０、３０’、４０、５０、６０ ノイズ低減回路
１２、２２、３２、４２ 容量素子（Ｃ）
１４、２４、３４、３８、４４、６２、６４ 抵抗素子（Ｒ）
１６、３４’、５４ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
２６、５２ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
３６、４６ ダイオード素子
ＶＤＤ 電源
ＧＮＤ グランド
Ｎ１〜Ｎ４ 接続点

Claims (8)

1. 電源とグランドとの間に配置された第１の容量素子および第１の抵抗素子を含む第１のデカップリング容量回路と、電源とグランドとの間に接続され、そのゲートが、前記第１の容量素子と第１の抵抗素子との第１の接続点に接続された第１のトランジスタとを備え、
   電源とグランドとの間の電位差が大きくなった場合、前記第１のトランジスタがオン状態になる第１のノイズ低減回路、および、
   電源とグランドとの間に配置された第２の容量素子および第２の抵抗素子を含む第２のデカップリング容量回路と、前記第２の容量素子と第２の抵抗素子との第２の接続点とグランドもしくは電源との間に接続されたダイオード素子とを備え、
   電源とグランドとの間の電位差が小さくなった場合、前記ダイオード素子がオン状態になる第２のノイズ低減回路を含むことを特徴とするノイズ低減回路。
2. 電源とグランドとの間に配置された第２の容量素子および第２の抵抗素子を含む第２のデカップリング容量回路と、前記第２の容量素子と第２の抵抗素子との第２の接続点とグランドもしくは電源との間に接続されたダイオード素子とを備え、
   電源とグランドとの間の電位差が小さくなった場合、前記ダイオード素子がオン状態になることを特徴とするノイズ低減回路。
3. 前記第２の容量素子は電源に接続され、前記第２の抵抗素子はグランドに接続され、前記ダイオード素子は、グランドから前記第２の接続点に向かって接続されていることを特徴とする請求項１または２に記載のノイズ低減回路。
4. 前記第２の容量素子はグランドに接続され、前記第２の抵抗素子は電源に接続され、前記ダイオード素子は、前記第２の接続点から電源に向かって接続されていることを特徴とする請求項１または２に記載のノイズ低減回路。
5. 前記ダイオード素子として第２のトランジスタを用い、該第２のトランジスタのオン抵抗を前記第２の抵抗素子として使用することを特徴とする請求項１〜４のいずれかに記載のノイズ低減回路。
6. 電源とグランドとの間に配置された第１の容量素子および第１の抵抗素子を含む第１のデカップリング容量回路と、電源とグランドとの間に接続され、そのゲートが、前記第１の容量素子と第１の抵抗素子との第１の接続点に接続された第１のトランジスタとを備え、
   電源とグランドとの間の電位差が大きくなった場合、前記第１のトランジスタがオン状態になることを特徴とするノイズ低減回路。
7. 前記第１の容量素子は電源に接続され、前記第１の抵抗素子はグランドに接続され、前記第１のトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１または６に記載のノイズ低減回路。
8. 前記第１の容量素子はグランドに接続され、前記第１の抵抗素子は電源に接続され、前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１または６に記載のノイズ低減回路。

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