JP6405986B2 - 静電気保護回路及び半導体集積回路装置 - Google Patents
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Description
図1及び図2は、本発明の各実施形態に係る静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子P1及びP2と、信号端子P3と、ダイオード1及び2と、電源配線3及び4と、静電気保護回路10と、内部回路20とを含んでいる。電源配線3及び4の各々は、抵抗成分を有している。また、内部回路20は、PチャネルMOSトランジスターQP20と、NチャネルMOSトランジスターQN20とを含んでいる。
VF+VW+VPC<VDMG ・・・(1)
ここで、VFはダイオード1の順方向電圧であり、VWは電源配線3の抵抗成分にサージ電流IESDが流れた際に発生する電圧であり、VPCは静電気保護回路10にサージ電流IESDが流れた際に発生する電圧である。
VF+VW+VPC<VDMG ・・・(2)
ここで、VFはダイオード2の順方向電圧であり、VWは電源配線4の抵抗成分にサージ電流IESDが流れた際に発生する電圧であり、VPCは静電気保護回路10にサージ電流IESDが流れた際に発生する電圧である。
図3は、本発明の第1の実施形態に係る静電気保護回路の構成例を示す回路図である。図3に示すように、静電気保護回路10aは、複数のクランプ回路(図3においては、一例として、4つのダイオードD1〜D4を示す)と、インピーダンス素子としての抵抗素子R1及びR2と、放電回路11と、PチャネルMOSトランジスターQP1と、制御回路12とを含んでいる。
ノードN1とノードN2との間に正の電圧(ノードN1の電位>ノードN2の電位)が印加されて、ダイオードD1〜D4がブレークダウンすると、ノードN1からダイオードD1〜D4及び抵抗素子R1を介してノードN2に電流が流れ始める。
図6は、本発明の第1の実施形態の変形例に係る静電気保護回路の構成例を示す回路図である。第1の実施形態の変形例に係る静電気保護回路10bにおいては、図3に示す制御回路12の替りに制御回路12aが用いられる。その他の点に関しては、第1の実施形態の変形例は、第1の実施形態と同様である。
図7は、本発明の第2の実施形態に係る静電気保護回路の構成例を示す回路図である。以上の実施形態において、PチャネルMOSトランジスターQP2を追加しても良い。図7においては、一例として、第1の実施形態に係る静電気保護回路に対してトランジスターQP2が追加された静電気保護回路10cが示されている。その他の点に関しては、第2の実施形態は、第1の実施形態と同様である。
図8は、本発明の第3の実施形態に係る静電気保護回路の構成例を示す回路図である。以上の実施形態において、PチャネルMOSトランジスターとNチャネルMOSトランジスターとを入れ替えて、それに応じて各素子の接続を変更しても良い。図8においては、一例として、第1の実施形態に係る静電気保護回路においてPチャネルMOSトランジスターとNチャネルMOSトランジスターとを入れ替えた静電気保護回路10dが示されている。
ノードN1とノードN2との間に正の電圧(ノードN1の電位>ノードN2の電位)が印加されて、ダイオードD1〜D4がブレークダウンすると、ノードN1から抵抗素子R1及びダイオードD1〜D4を介してノードN2に電流が流れ始める。
Rf=Rs×W/L
=20Ω×200um÷0.18um≒22kΩ
従って、ゲート電極の長手方向における中心位置をゲート電極の代表的な位置として考えると、ゲート電極の中心位置から端部までの寄生抵抗Rgの値(Rf/2)は、約11kΩとなる。
Cg=(ε0×εr/t)×W×L
=(8.85pF/m×3.9÷3.5nm)×200um×0.18um
≒0.36pF
ここで、ε0は真空の誘電率であり、εrはシリコンの比誘電率である。
td=Rg×Cg×3
=11kΩ×0.36pF×3≒12ns
一般的に、人体モデル(HBM)試験法におけるESDサージ電流の立ち上がり時間は10ns程度である。従って、図12(b)に示す比較例のトランジスターにおいては、トランジスターの放電動作がESDサージ電流に追従せず、静電気保護回路が機能しない可能性がある。
図15は、本発明の各実施形態において使用可能なクランプ回路の例を示す図である。本発明の各実施形態において、図15の(a)〜(h)に示すクランプ回路を用いることができる。なお、図15において、「N+」は、高電位側のノードを表しており、「N−」は、低電位側のノードを表している。
本発明の各実施形態において、インピーダンス素子として、抵抗素子の他に、図15の(a)〜(h)のいずれかに示す素子と抵抗素子とを直列に接続したものを用いることもできる。特に、図15の(a)、(d)、(f)、及び、(g)に示す素子は、抵抗素子よりもインピーダンスのばらつきを小さくすることができる。一方、図15の(b)に示す素子は、素子の両端に発生する電位差が小さいので、電圧の微調整に用いることができる。
本発明の各実施形態に係る静電気保護回路の放電回路において、MOSトランジスター(Metal Oxide Semiconductor FET:金属酸化膜型電界効果トランジスター)の他にも、電流を流す機能を有すると共に電流をオン/オフ制御する端子を有する3端子素子や回路等を用いることができる。
Claims (10)
- 第1の端子に第1のノードを介して接続されると共に、第2の端子に第2のノードを介して接続された静電気保護回路であって、
前記第1及び第2のノードの内の一方と第3のノードとの間に直列に接続された複数のクランプ回路と、
前記第3のノードと前記第1及び第2のノードの内の他方との間に接続された第1のインピーダンス素子と、
前記第1のノードと前記第2のノードとの間に接続され、前記第1のインピーダンス素子の両端に発生する電位差が第1の値以上となったときに導通状態になる放電回路と、
前記複数のクランプ回路の内の一部のクランプ回路と並列に接続されたトランジスターと、
前記トランジスターのソースとゲートとの間に接続された第2のインピーダンス素子と、
前記複数のクランプ回路の内の所定の2つのクランプ回路の接続点と前記第1及び第2のノードの内の前記他方との間の電圧が供給されて動作するインバーターを含み、前記第1のインピーダンス素子の両端に発生する電位差が前記インバーターの論理閾値よりも大きくなったときに前記トランジスターを導通状態にする制御回路と、
を備える静電気保護回路。 - 前記制御回路が、前記トランジスターのゲートと前記第1及び第2のノードの内の前記他方との間に接続され、前記インバーターの出力信号が活性化されたときに導通状態となることにより、前記トランジスターを導通状態にする第2のトランジスターをさらに含む、請求項1記載の静電気保護回路。
- 前記複数のクランプ回路の内の他の一部のクランプ回路と並列に接続され、前記第2のトランジスターが導通状態となることによって導通状態になる第3のトランジスターをさらに備える、請求項2記載の静電気保護回路。
- 前記インバーターの論理閾値が、前記第1の値よりも大きい、請求項1〜3のいずれか1項記載の静電気保護回路。
- 前記放電回路が、前記第2のノードの電位が前記第1のノードの電位よりも所定の値以上高いときに、前記第2のノードから前記第1のノードに向けて電流を流す、請求項1〜4のいずれか1項記載の静電気保護回路。
- 前記放電回路が、前記第1及び第2のノードの内の前記一方に接続されたドレイン及び前記第1及び第2のノードの内の前記他方に接続されたソースを有する少なくとも1つのトランジスターを含み、
第1導電型の半導体基板又は第1導電型のウエル内において、前記少なくとも1つのトランジスターのドレインである複数の第2導電型の不純物拡散領域が、前記第1及び第2のノードの内の前記他方に電気的に接続された第1導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されている、
請求項1〜5のいずれか1項記載の静電気保護回路。 - 前記少なくとも1つのトランジスターが、並列接続された第4のトランジスター及び第5のトランジスターを含み、
前記半導体基板又は前記ウエル内において、前記第4のトランジスターのドレインである複数の第2導電型の不純物拡散領域が、前記第1導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されており、前記第5のトランジスターのドレインである複数の第2導電型の不純物拡散領域が、前記第1導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されている、
請求項6記載の静電気保護回路。 - 前記少なくとも1つのトランジスターのゲート電極の両端部分が、メタル配線又はポリシリコン配線に電気的に接続されている、請求項6又は7記載の静電気保護回路。
- 前記クランプ回路が、ダイオードと、ゲートがドレイン又はソースに接続されたPチャネルトランジスター又はNチャネルトランジスターとの内の少なくとも1つを含む、請求項1〜8のいずれか1項記載の静電気保護回路。
- 請求項1〜9のいずれか1項記載の静電気保護回路を備える半導体集積回路装置。
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