JP4763324B2 - 静電保護回路及び該静電保護回路を含む半導体装置 - Google Patents

静電保護回路及び該静電保護回路を含む半導体装置 Download PDF

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Description

本発明は、静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ （ＥＳＤ））から内部回路を保護するための静電保護回路に関する。
静電保護回路は、半導体集積回路の入出力端子に印加された静電気放電（ＥＳＤ）に起因するサージ電流から、半導体集積回路における内部回路を保護するために、該入出力端子と、内部回路との間に配置される。本願において、「内部回路」とは、静電保護回路により静電気放電（ＥＳＤ）から保護される対象となる回路を意味する。
サイリスタで構成される整流器を利用した静電保護回路が知られており、その一例が非特許文献１に開示されている。この静電保護回路は、サイリスタと、基板抵抗とから構成される。該サイリスタは、更に、縦型ＰＮＰバイポーラトランジスタと横型ＮＰＮバイポーラトランジスタとから構成される。静電気放電（ＥＳＤ）が入出力端子への印加されることで、チップキャパシタンスへの電流の注入或いは充電がおきる。この電流をトリガーとして、静電保護回路がＯＮ状態となり、サイリスタ動作に入る。非特許文献１では、この静電保護回路を、「ＥＳＤ−ｏｎ−ＳＣＲ（ＥＳＤ−ｏｎ−Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）」と呼んでいるが、本願において、以下、単に「静電保護回路」というときは、このタイプの静電保護回路、即ち、ＳＣＲを意味するものとする。
この静電保護回路は、半導体集積回路の複数の入出力端子と、内部回路との間に設けられる。各入出力端子は、入出力信号の各ビット毎に設けられる。典型的には、各入出力端子は、各静電保護回路を介して各ＣＭＯＳインバータに接続される。各ＣＭＯＳインバータは、内部ロジック回路に接続される。ここで、ＣＭＯＳインバータを静電気放電（ＥＳＤ）から保護すべき内部回路の一部あるいは全部とみなすことができる。
２００４ ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓｉｕｍ 「ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ Ｓｏｌｕｔｉｏｎ ｆｏｒ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ」（Ｃ．Ｐｒｉｎｃｉｐｌｅ ｏｆ ＥＳＤ−ｏｎ−ＳＣＲ）
前述したように、静電保護回路は、チップキャパシタンスへのサージ電流の注入或いは充電に基づく電流をトリガーとして、サイリスタ動作に入る。このチップキャパシタンスは、高電位線と基板との間の浮遊容量、低電位線と基板との間の浮遊容量、他の静電保護回路のＮウェル領域と基板との間の浮遊容量からなる。他の静電保護回路のＮウェル領域の数は、入出力信号のビット数に依存する。入出力信号のビット数が減少すれば、他の静電保護回路のＮウェル領域の数が減少する。この減少は、他の静電保護回路のＮウェル領域と基板との間の浮遊容量の合計値の減少につながり、強いては、チップキャパシタンスの減少につながる。一方、入出力信号のビット数が増加すれば、他の静電保護回路のＮウェル領域の数が増加する。この増加は、他の静電保護回路のＮウェル領域と基板との間の浮遊容量の合計値の増加につながり、強いては、チップキャパシタンスの増加につながる。即ち、入出力端子への静電気放電（ＥＳＤ）の印加に基づきチップキャパシタンスへ流れる電流は、入出力信号のビット数に依存する。更に、入出力信号のビット数が増大し、チップキャパシタンスへ流れる電流が増大すると、静電保護回路をトリガーしてサイリスタ動作させるためのスナップバック電圧値が減少する。一方、入出力信号のビット数が減少し、チップキャパシタンスへ流れる電流が減少すると、静電保護回路をトリガーしてサイリスタ動作させるためのスナップバック電圧値が増大する。即ち、静電保護回路をトリガーしてサイリスタ動作させるためのスナップバック電圧値は、入出力信号のビット数に依存する。
従って、入出力信号のビット数に依存せず静電保護回路を使用可能にするには、静電保護回路のスナップバック電圧値が、入出力信号のビット数に依存せず、許容上限値を越えないことが要求されていた。
そこで、本発明の目的は、前述した問題のない静電保護回路を提供することである。
本発明の更なる目的は、前述した問題のない静電保護回路を有する半導体装置を提供することである。
本発明は、第１の内部回路と、前記第１の内部回路への入力信号又は前記第１の内部回路からの出力信号のいずれかに対応する電位が現れる第１の信号入出力部との間に電気的に結合されると共に、高電位供給線と低電位供給線との間に電気的に結合される第１のサイリスタ整流回路と、前記高電位供給線と、前記低電位供給線との間に電気的に結合されると共に、前記第１のサイリスタ整流回路と電気的に結合される第１のサイリスタ動作保証回路であって、前記第１の信号入出力部に印加されたサージ電流をトリガーとして、前記第１のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第１のサイリスタ整流回路を介して前記低電位供給線に流すことで、前記第１の内部回路を前記サージ電流から保護する第１のサイリスタ動作保証回路を含む静電保護回路であって、前記第１のサイリスタ動作保証回路に、前記低電位供給線と電気的に結合された第１の容量素子と、前記高電位供給線、前記第１の容量素子、及び前記第１のサイリスタ整流回路に電気的に結合された第１の整流素子とを設けたことを特徴とする。
本発明によれば、第１の内部回路をサージ電流から保護するための静電保護回路は、第１のサイリスタ整流回路と、該第１のサイリスタ整流回路と電気的に結合される第１のサイリスタ動作保証回路とを含む。この第１のサイリスタ動作保証回路が、第１の信号入出力部に印加されたサージ電流をトリガーとして、前述の第１のサイリスタ整流回路をサイリスタ動作させて、このサージ電流を第１のサイリスタ整流回路を介して低電位供給線に流すことで、第１の内部回路を前記サージ電流から保護することが可能となる。
（本発明を適用する半導体集積回路のレイアウト）
図１は、本発明に係る静電保護回路、並びに、静電気放電（ＥＳＤ）に基づくサージ電流から該静電保護回路により保護される内部回路を含む半導体集積回路のレイアウトを示す概略部分平面図である。
図１に示すように、本発明を適用する半導体集積回路は、各ビット毎に設けられた複数の入出力回路２０００と、該入出力回路２０００に電気的に接続されたロジック回路１０００とを含む。各入出力回路２０００は、更に、入出力信号の各ビット毎に設けられた複数の入出力パッドＰＡＤと、該ロジック回路１０００に電気的に接続されると共に前述の入出力信号の各ビット毎に設けられた複数のＣＭＯＳインバータ３００と、該複数のＣＭＯＳインバータ３００と前述の入出力パッドＰＡＤとに電気的に接続されると共に前述の入出力信号の各ビット毎に設けられる複数の静電保護回路１００とを含む。各入出力回路２０００において、静電保護回路１００は、ＣＭＯＳインバータ３００と入出力パッドＰＡＤとの間に配置され、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流からＣＭＯＳインバータ３００及びロジック回路１０００を保護する。
本発明を適用する半導体集積回路は、半導体基板上に形成され、複数の静電保護回路１００を含む。各静電保護回路１００は、チップキャパシタンスを有する。半導体集積回路は、高電位線から高電位の供給を受け、低電位線から低電位の供給を受ける。この高電位線と低電位線との間には、前述した浮遊容量からなるチップキャパシタンスが存在する。この、チップキャパシタンスは、前述したように、高電位線と半導体基板との間の浮遊容量、低電位線と基板との間の浮遊容量、他の静電保護回路１００のＮウェル領域と基板との間の浮遊容量からなる。他の静電保護回路１００のＮウェル領域の数は、入出力信号のビット数に依存する。入出力信号のビット数が減少すれば、他の静電保護回路のＮウェル領域の数が減少する。この減少は、他の静電保護回路のＮウェル領域と基板との間の浮遊容量の合計値の減少につながり、強いては、チップキャパシタンスの減少につながる。一方、入出力信号のビット数が増加すれば、他の静電保護回路１００のＮウェル領域の数が増加する。この増加は、他の静電保護回路１００のＮウェル領域と基板との間の浮遊容量の合計値の増加につながり、強いては、チップキャパシタンスの増加につながる。即ち、入出力端子への静電気放電（ＥＳＤ）の印加に基づきチップキャパシタンスへ流れる電流は、入出力信号のビット数に依存する。
しかし、本発明に係る静電保護回路１００は、前述の従来例のＥＳＤ−ｏｎ−ＳＣＲと異なる。以下の各実施形態で説明するように、本発明に係る静電保護回路１００は、入出力信号のビット数に依存せず且つ許容上限値以下に抑制されたスナップバック電圧を有する。チップキャパシタンスは、入出力信号のビット数に依存する。しかし、本発明に係る静電保護回路１００は、入出力信号のビット数が理論上の最小値、即ち１であっても、該静電保護回路１００が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ動作に入るのを保証するサイリスタ動作保証回路を有する。換言すれば、この電流保証回路は、入出力信号のビット数が理論上の最小値であっても、該静電保護回路１００のスナップバック電圧を許容上限値以下に抑制するスナップバック電圧抑制回路として働く。従って、入出力信号のビット数に依存せず、同一の回路構成を有する静電保護回路１００を常に適用することが可能となる。このことを以下、実施形態に基づき詳細に説明する。
（１）第１実施形態
本実施形態によれば、入出力信号のビット数に依存せず、入出力パッドに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、サイリスタ整流回路がサイリスタ動作に入るのを保証するサイリスタ動作保証回路を含む静電保護回路１００が提供される。サージ電流をトリガーとして、サイリスタ整流回路がサイリスタ動作に入るのを保証するには、サイリスタ動作保証回路は、スナップバック電圧を許容上限値以下に抑制する機能を発揮することを意味する。よって、サイリスタ動作保証回路は、サイリスタ動作保証機能と、スナップバック電圧抑制機能とを有する。
図２は、図１に示した複数の静電保護回路の各々の等価回路図である。各静電保護回路１００は、高電位Ｖｄｄを供給する高電位線Ｖｄｄと、低電位Ｖｓｓを供給する低電位線Ｖｓｓとに接続される。更に、各静電保護回路１００は、サージ電流から保護すべき内部回路と、出力信号が出力される出力パッドＶｏｕｔとに接続される。尚、各静電保護回路１００は、サージ電流から保護すべき内部回路と、入力信号が入力される入力パッドＶｉｎとに接続されてもよいが、本実施の形態では、静電気放電（ＥＳＤ）が出力パッドＶｏｕｔに印加された場合を例にとり、本発明につき添付図面を参照しながら説明する。
出力パッドＶｏｕｔの電位は、低電位供給線が供給する低電位Ｖｓｓより高く、且つ、高電位供給線が供給する高電位Ｖｄｄより低いものとする。即ち、出力パッドＶｏｕｔの電位は、常に高電位供給線が供給する高電位Ｖｄｄより低いものとする。
静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合されるサイリスタ動作保証回路１２０とを含む。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは出力パッドＶｏｕｔに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し高電位線Ｖｄｄに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、高電位線Ｖｄｄに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは低電位線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
サイリスタ動作保証回路１２０は、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１からなる。第１の容量素子Ｃ１は、第１の電極を有し、該第１の電極は、第１のノードＮ１を介して高電位線Ｖｄｄに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続され、且つ、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタにも接続される。第１の容量素子Ｃ１は、第２の電極を有し、該第２の電極は、低電位線Ｖｓｓに接続される。この第１の容量素子Ｃ１が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。このことは、以下説明するように、前述の問題を解決するために必須であり、且つ非常に意義のあることである。
図１を参照して前述したように、入出力信号の各ビット毎に、入出力回路２０００が設けられる。各入出力回路２０００は、更に、出力パッドＶｏｕｔと、該出力パッドＶｏｕｔに接続された静電保護回路１００と、該静電保護回路１００に接続されたＣＭＯＳインバータ３００とからなる。このＣＭＯＳインバータ３００は、ロジック回路１０００の出力段を構成する。高電位線と低電位線との間には、前述した浮遊容量からなるチップキャパシタンスが存在する。この、チップキャパシタンスは、前述したように、高電位線と半導体基板との間の浮遊容量、低電位線と基板との間の浮遊容量、他の静電保護回路１００のＮウェル領域と基板との間の浮遊容量からなる。他の静電保護回路１００のＮウェル領域の数は、入出力信号のビット数に依存する。入出力端子への静電気放電（ＥＳＤ）の印加に基づき浮遊容量であるチップキャパシタンスへ流れる電流は、入出力信号のビット数に依存する。
しかしながら、静電保護回路１００は、浮遊容量であるチップキャパシタンスとは別に、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１を含む。この第１の容量素子Ｃ１が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。即ち、入出力信号のビット数が理論上の最小値、即ち１であっても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１が、入出力信号のビット数に依存せず常に一定の十分な容量を保証するので、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流が第１の容量素子Ｃ１に注入され、第１の容量素子Ｃ１が充電される。よって、サージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入る。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。更に、該ベースから第２の端子Ｇ２を介して第１の容量素子Ｃ１へ電流が流れることで、第１の容量素子Ｃ１が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第１の容量素子Ｃ１により提供される。浮遊容量と異なる第１の容量素子Ｃ１の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第１の容量素子Ｃ１へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１は、サイリスタ整流回路１１０が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。即ち、入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１が、サイリスタ整流回路１１０のスナップバック電圧を、許容範囲の上限値以下に抑制する。このため、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１からなるサイリスタ動作保証回路１２０は、サイリスタ整流回路１１０のスナップバック電圧を、入出力信号のビット数に依存せず、常に、許容範囲の上限値以下に抑制する。
勿論、入出力信号のビット数が非常に大きい場合、前述のサイリスタ動作保証回路１２０を設ける必要はない。しかし、静電保護回路１００が、サイリスタ整流回路１１０とサイリスタ動作保証回路１２０とで構成されることで、該静電保護回路１００を入出力信号のビット数によらず常に使用することができる。
即ち、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１からなるサイリスタ動作保証回路１２０は、入出力信号のビット数に依存することなく、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入るのを確実に保証する。
前述の等価回路図で示した静電保護回路１００は、半導体基板内に形成される。この静電保護回路１００のレイアウトを以下説明する。図３は、図２の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。図４は、静電保護回路の概略レイアウトを示す図３のＡ−Ａ線に沿った概略部分縦断面図である。
図３に示すように、また、前述したように、静電保護回路１００は、サイリスタ整流回路１１０とサイリスタ動作保証回路１２０とからなる。サイリスタ動作保証回路１２０は、出力パッドＶｏｕｔとサイリスタ整流回路１１０との間に配置される。Ｐ型単結晶半導体基板１内に、静電保護回路１００と、該静電保護回路１００によりサージ電流から保護される内部回路とが形成される。静電保護回路１００は、入出力パッドＰＡＤと内部回路と間に形成される。前述したように、静電保護回路１００は、サイリスタ整流回路１１０と、サイリスタ動作保証回路１２０とからなる。サイリスタ動作保証回路１２０は、出力パッドＶｏｕｔと、サイリスタ整流回路１１０との間に設けられる。サイリスタ整流回路１１０は、サイリスタ動作保証回路１２０と、内部回路との間に設けられる。
図３及び図４に示すように、Ｐ型単結晶半導体基板１の表面には、素子分離領域を画定するフィールド酸化膜２が設けられる。このフィールド酸化膜２で、Ｐ型単結晶半導体基板１の活性領域が画定される。サイリスタ整流回路１１０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３で囲まれた領域内の活性領域中に設けられる。一方、サイリスタ動作保証回路１２０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング２１で囲まれた領域内の活性領域中に設けられる。
Ｐ型単結晶半導体基板１中であって、サイリスタ整流回路１１０を形成する領域には、Ｐ＋型不純物拡散領域４と、該Ｐ＋型不純物拡散領域４からフィールド酸化膜２を介して離間したＮ＋型不純物拡散領域５と、該Ｎ＋型不純物拡散領域５からフィールド酸化膜２を介して離間したＮウェル領域６とが設けられる。更に、Ｎウェル領域６中には、Ｎ＋型不純物拡散領域９と、該Ｎ＋型不純物拡散領域９から離間したＰ−型不純物拡散領域７とが設けられる。更に、Ｐ−型不純物拡散領域７中には、Ｐ＋型不純物拡散領域８が設けられる。
Ｐ−型不純物拡散領域７は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタに相当する。該エミッタは、Ｐ＋型不純物拡散領域８を介して出力パッドＶｏｕｔに接続される。Ｎウェル領域６は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに相当する。該ベースは、Ｎ＋型不純物拡散領域９を介して高電位線Ｖｄｄに接続される。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに相当する。該コレクタは、Ｐ＋型不純物拡散領域４を介して低電位線Ｖｓｓに接続される。更に、Ｐ型単結晶半導体基板１は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースに相当する。該ベースは、Ｐ＋型不純物拡散領域４を介して低電位線Ｖｓｓに接続される。Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタに相当する。該コレクタは、Ｎ＋型不純物拡散領域９を介して高電位線Ｖｄｄに接続される。Ｎ＋型不純物拡散領域５は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタに相当する。該エミッタは、低電位線Ｖｓｓに接続される。尚、Ｐ型単結晶半導体基板１中を流れる電流が受ける抵抗は、基板抵抗Ｒ１に相当する。
一方、Ｐ型単結晶半導体基板１中であって、サイリスタ動作保証回路１２０を形成する領域には、Ｐ＋型ガードリング２１からフィールド酸化膜２を介して離間したＰ＋型不純物拡散領域２２と、該Ｐ＋型不純物拡散領域２２上に延在する第１の誘電体膜２３と、該第１の誘電体膜２３上に延在する第１のポリシリコン層２４とが設けられる。Ｐ＋型不純物拡散領域２２と、第１の誘電体膜２３と、第１のポリシリコン層２４とで、第１の容量素子Ｃ１を構成する。即ち、この第１の容量素子Ｃ１は、ＭＯＳキャパシタからなる。第１のポリシリコン層２４は、第１の容量素子Ｃ１の第１の電極に相当し、高電位線Ｖｄｄに接続される。Ｐ＋型不純物拡散領域２２は、第１の容量素子Ｃ１の第２の電極に相当し、Ｐ型単結晶半導体基板１及びＰ＋型ガードリング２１を介して、低電位線Ｖｓｓに接続される。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からベースを構成するＮウェル領域６へ、ＰＮ接合を介し順方向電流が流れる。更に、該ベースを構成するＮウェル領域６から第２の端子Ｇ２を構成するＮ＋型不純物拡散領域９介して第１の容量素子Ｃ１の第１の電極を構成する第１のポリシリコン層２４へ電流が流れることで、Ｐ＋型不純物拡散領域２２と第１の誘電体膜２３と第１のポリシリコン層２４とで構成される第１の容量素子Ｃ１が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第１の容量素子Ｃ１により提供される。浮遊容量と異なる第１の容量素子Ｃ１の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第１の容量素子Ｃ１へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６の電位が上昇する。
このベースを構成するＮウェル領域６の電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差、即ち、Ｎウェル領域６の電位とＰ−型不純物拡散領域７の電位との差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からＮウェル領域６を介してコレクタを構成するＰ型単結晶半導体基板１に流れ、更に基板抵抗Ｒ１及びＰ＋型不純物拡散領域４を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成されるＰ型単結晶半導体基板１に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流がＰ型単結晶半導体基板１に流れることで、基板抵抗Ｒ１による電圧降下が起き、Ｐ型単結晶半導体基板１の電位が上昇する。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとを構成するので、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとの電位は同じである。従って、前述のＰ型単結晶半導体基板１の電位の上昇は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇を意味する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタを構成するＮ＋型不純物拡散領域５は、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースを構成するＰ型単結晶半導体基板１の電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差、即ち、Ｐ型単結晶半導体基板１の電位とＮ＋型不純物拡散領域５の電位との差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６からＰ型単結晶半導体基板１を介してエミッタを構成するＮ＋型不純物拡散領域５へ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
（効果）
前述の静電保護回路１００は、浮遊容量であるチップキャパシタンスとは別に、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１を含む。この第１の容量素子Ｃ１が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１は、サイリスタ整流回路１１０が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。即ち、入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１が、サイリスタ整流回路１１０のスナップバック電圧を、許容範囲の上限値以下に抑制する。このため、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１からなるサイリスタ動作保証回路１２０は、サイリスタ整流回路１１０のスナップバック電圧を、入出力信号のビット数に依存せず、常に、許容範囲の上限値以下に抑制する。
勿論、入出力信号のビット数が非常に大きい場合、前述のサイリスタ動作保証回路１２０を設ける必要はない。しかし、静電保護回路１００が、サイリスタ整流回路１１０とサイリスタ動作保証回路１２０とで構成されることで、該静電保護回路１００を入出力信号のビット数によらず常に使用することができる。
即ち、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１からなるサイリスタ動作保証回路１２０は、入出力信号のビット数に依存することなく、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入るのを確実に保証する。
（応用例）
図１を参照して前述したように、本実施形態に係る静電保護回路１００は、入出力パッドＰＡＤと、サージ電流から保護すべき内部回路との間に配置される。内部回路の典型例として、ロジック回路１０００を挙げることができる。以下、入出力パッドＰＡＤが出力パッドＶｏｕｔであり、ロジック回路１０００の出力段がＣＭＯＳインバータ３００で構成される場合を例にとり、本実施形態に係る静電保護回路１００が、ＣＭＯＳインバータ３００をサージ電流から保護するメカニズムにつき説明する。
図５は、本発明の第１の実施形態に係る図２に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。図６は、本発明の第１の実施形態に係る図５の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路の概略レイアウトを示す概略平面図である。図７は、本発明の第１の実施形態に係る静電保護回路の概略レイアウトを示す図６のＡ−Ａ線に沿った概略部分縦断面図である。
図５に示すように、静電保護回路１００は、サイリスタ整流回路１１０とサイリスタ動作保証回路１２０とからなり、これらの構成及び動作、並びに、作用効果は前述した通りなので、重複する説明は省略する。以下、該静電保護回路１００がＣＭＯＳインバータをサージ電流から保護するメカニズムにつき説明する。
ＣＭＯＳインバータ３００は、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続される。ＣＭＯＳインバータ３００は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１とからなる。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、高電位線Ｖｄｄと高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１との間に接続される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と低電位線Ｖｓｓとの間に接続される。
高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ゲートを有し、該ゲートには、ロジック回路１０００からの出力を反転した信号が入力信号ＩＮとして入力される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ソースを有し、該ソースは、高電位線Ｖｄｄに接続される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ドレインを有し、該ドレインは、ＣＭＯＳインバータ３００の出力端子に接続され、該ＣＭＯＳインバータ３００の出力端子は、出力パッドＶｏｕｔに接続される。サイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタも出力パッドＶｏｕｔに接続される。よって、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１のドレインは、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタにも接続される。
高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ゲートを有し、該ゲートには、ロジック回路１０００から出力された信号が入力信号ＩＮとして入力される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ソースを有し、該ソースは、低電位線Ｖｓｓに接続される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ドレインを有し、該ドレインは、ＣＭＯＳインバータ３００の出力端子に接続され、該ＣＭＯＳインバータ３００の出力端子は、出力パッドＶｏｕｔに接続される。サイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタも出力パッドＶｏｕｔに接続される。よって、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１のドレインは、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタにも接続される。
前述したように、出力パッドＶｏｕｔにサージ電流が印加されると、直ちにサイリスタ動作保証回路１２０がサイリスタ整流回路１１０をサイリスタ動作状態にする。結果、サージ電流は、サイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れる。即ち、入出力信号のビット数に依存せず、サイリスタ動作保証回路１２０が、出力パッドＶｏｕｔへのサージ電流の印加をトリガーとして、サイリスタ整流回路１１０を直ちにサイリスタ動作状態にするので、サージ電流がＣＭＯＳインバータ３００の出力から高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１を介して低電位線Ｖｓｓに流れるのを確実に防止できる。即ち、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１の破壊を確実に防止できる。このことは、入出力信号のビット数に依存せず、静電保護回路１００が、出力パッドＶｏｕｔに印加されたサージ電流からＣＭＯＳインバータ３００を確実に保護することを意味する。
図６及び図７に示すように、静電保護回路１００とＣＭＯＳインバータ３００を含むロジック回路１０００とは、Ｐ型単結晶半導体基板１中に設けられる。即ち、静電保護回路１００とＣＭＯＳインバータ３００を含むロジック回路１０００とは、同一半導体基板上に設けられる。静電保護回路１００のレイアウトは、図３及び図４に示したものと同一であるので重複する説明は、省略する。以下、ＣＭＯＳインバータ３００のレイアウトにつき説明する。
ＣＭＯＳインバータ３００は、静電保護回路１００と、図１に示すロジック回路１０００との間に設けられる。前述したようにＣＭＯＳインバータ３００は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１とからなる。Ｎウェル領域９１−１及びＰウェル領域９１−２が、Ｐ型単結晶半導体基板１中に設けられたＰ＋型ガードリング３で囲まれると共に、フィールド酸化膜２で画定されたＰ型単結晶半導体基板１中の活性領域に設けられる。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、Ｎウェル領域９１−１中に設けられる。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、Ｐウェル領域９１−２中に設けられる。
高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ソース領域９２−１とドレイン領域９３−１とを有し、該ソース領域９２−１及び該ドレイン領域９３−１は、Ｎウェル領域９１−１中に互いに離間して設けられたＰ型不純物拡散領域からなる。該ソース領域９２−１及び該ドレイン領域９３−１の間にはチャネル領域が画定される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ゲート絶縁膜９４−１及びゲート電極９５−１を有し、該ゲート絶縁膜９４−１は、前述のチャネル領域上に設けられ、該ゲート電極９５−１は、該ゲート絶縁膜９４−１上に設けられる。
高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ソース領域９２−２とドレイン領域９３−２とを有し、該ソース領域９２−２及び該ドレイン領域９３−２は、Ｐウェル領域９１−２中に互いに離間して設けられたＮ型不純物拡散領域からなる。該ソース領域９２−２及び該ドレイン領域９３−２の間にはチャネル領域が画定される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ゲート絶縁膜９４−２及びゲート電極９５−２を有し、該ゲート絶縁膜９４−２は、前述のチャネル領域上に設けられ、該ゲート電極９５−２は、該ゲート絶縁膜９４−２上に設けられる。
前述したように、出力パッドＶｏｕｔにサージ電流が印加されると、直ちにサイリスタ動作保証回路１２０がサイリスタ整流回路１１０をサイリスタ動作状態にする。結果、サージ電流は、サイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れる。即ち、入出力信号のビット数に依存せず、サイリスタ動作保証回路１２０が、出力パッドＶｏｕｔへのサージ電流の印加をトリガーとして、サイリスタ整流回路１１０を直ちにサイリスタ動作状態にするので、サージ電流がＣＭＯＳインバータ３００の出力から高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１を介して低電位線Ｖｓｓに流れるのを確実に防止できる。即ち、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１の破壊を確実に防止できる。このことは、入出力信号のビット数に依存せず、静電保護回路１００が、出力パッドＶｏｕｔに印加されたサージ電流からＣＭＯＳインバータ３００を確実に保護することを意味する。
（変更例）
前述の説明では、出力パッドＶｏｕｔに現れるロジック回路１０００からの出力信号の電圧レベルが、常に、高電位線Ｖｄｄが供給する高電位Ｖｄｄ以下であり、且つ低電位線Ｖｓｓが供給する低電位Ｖｓｓ以上である場合を想定したものである。しかし、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルは、過渡的に高電位Ｖｄｄを越える場合もあり得る。このような場合、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する必要が生じる。このため、以下のように静電保護回路１００の回路構成を変更することが好ましい。
図８は、本発明の第１の実施形態の変更例に係る静電保護回路を示した等価回路図である。図９は、本発明の第１の実施形態の変更例に係る図８に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合されるサイリスタ動作保証回路１５０とを含む。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは出力パッドＶｏｕｔに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し第１のノードＮ１に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、第１のノードＮ１に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは低電位線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
サイリスタ動作保証回路１５０は、第１のノードＮ１と低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１と、該第１のノードＮ１と高電位線Ｖｄｄとの間に接続された複数のダイオードＤ１の多段直列接続からなる。第１の容量素子Ｃ１は、第１の電極を有し、該第１の電極は、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続され、且つ、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタにも接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタは、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続される。同様に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースは、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続される。第１の容量素子Ｃ１は、第２の電極を有し、該第２の電極は、低電位線Ｖｓｓに接続される。この第１の容量素子Ｃ１が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。このことは、以下説明するように、前述の問題を解決するために必須であり、且つ非常に意義のあることである。
更に、該第１のノードＮ１と高電位線Ｖｄｄとの間の複数のダイオードＤ１の多段直列接続は、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合に、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。ここで、複数のダイオードＤ１の各々が、順方向電圧降下ＶＦを有するとする。そして、このダイオードＤ１をｎ個直列接続すると仮定する。この条件の下、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れると、ｎ個のダイオードＤ１の多段直列接続により、ＶＦ×ｎの順方向電圧降下が起きる。よって、ＶＦ×ｎの値が、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルから高電位Ｖｄｄを差し引いた値より大きくなるよう、ｎの値を決めることで、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合でも、ｎ個のダイオードＤ１の多段直列接続が、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。このことにより、消費電力が不必要に増大するのを防止することができる。
尚、第１のノードＮ１と高電位線Ｖｄｄとの間の複数のダイオードＤ１の多段直列接続は、前述した静電保護回路１００の動作に悪影響を及ぼさない。このことを以下説明する。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１ベースと高電位線Ｖｄｄとの間には複数のダイオードＤ１の多段直列接続が存在するので、該電流は、更に、該ベースから第１の容量素子Ｃ１へ流れ、第１の容量素子Ｃ１が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第１の容量素子Ｃ１により提供される。浮遊容量と異なる第１の容量素子Ｃ１の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第１の容量素子Ｃ１へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１は、サイリスタ整流回路１１０が、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。一方、出力パッドＶｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合でも、ｎ個のダイオードＤ１の多段直列接続が、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。このことにより、消費電力が不必要に増大するのを防止することができる。
尚、静電保護回路１００をＣＭＯＳインバータ３００の保護に適用した場合の応用例は、前述の応用例で記載した通りなので重複する説明は省略する。
（２）第２実施形態
本実施形態によれば、入出力信号のビット数に依存せず、入出力パッドに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、サイリスタ整流回路がサイリスタ動作に入るのを保証するサイリスタ動作保証回路を含む静電保護回路１００が提供される。サージ電流をトリガーとして、サイリスタ整流回路がサイリスタ動作に入るのを保証するには、サイリスタ動作保証回路は、スナップバック電圧を許容上限値以下に抑制する機能を発揮することを意味する。よって、サイリスタ動作保証回路は、サイリスタ動作保証機能と、スナップバック電圧抑制機能とを有する。
図１０は、図１に示した複数の静電保護回路の各々の等価回路図である。各静電保護回路１００は、高電位Ｖｄｄを供給する高電位線Ｖｄｄと、低電位Ｖｓｓを供給する低電位線Ｖｓｓとに接続される。更に、各静電保護回路１００は、サージ電流から保護すべき内部回路と、出力信号が出力される出力パッドＶｏｕｔとに接続される。尚、各静電保護回路１００は、サージ電流から保護すべき内部回路と、入力信号が入力される入力パッドＶｉｎとに接続されてもよいが、本実施の形態では、静電気放電（ＥＳＤ）が出力パッドＶｏｕｔに印加された場合を例にとり、本発明につき添付図面を参照しながら説明する。
出力パッドＶｏｕｔの電位は、低電位供給線が供給する低電位Ｖｓｓより高く、且つ、高電位供給線が供給する高電位Ｖｄｄより低いものとする。即ち、出力パッドＶｏｕｔの電位は、常に高電位供給線が供給する高電位Ｖｄｄより低いものとする。
静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合されるサイリスタ動作保証回路１３０とを含む。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは出力パッドＶｏｕｔに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し高電位線Ｖｄｄに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、高電位線Ｖｄｄに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは低電位線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
サイリスタ動作保証回路１３０は、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２からなる。第２の容量素子Ｃ２は、Ｐ型単結晶半導体基板と、該Ｐ型単結晶半導体基板中に設けられたＮウェル領域とで構成されるＰＮ接合ダイオードからなる。第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域は、第１の電極を有し、該第１の電極は、第１のノードＮ１を介して高電位線Ｖｄｄに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続され、且つ、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタにも接続される。第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＰ領域は、第２の電極を有し、該第２の電極は、低電位線Ｖｓｓに接続される。この第２の容量素子Ｃ２を構成するＰＮ接合ダイオードが提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。このことは、以下説明するように、前述の問題を解決するために必須であり、且つ非常に意義のあることである。
図１を参照して前述したように、入出力信号の各ビット毎に、入出力回路２０００が設けられる。各入出力回路２０００は、更に、出力パッドＶｏｕｔと、該出力パッドＶｏｕｔに接続された静電保護回路１００と、該静電保護回路１００に接続されたＣＭＯＳインバータ３００とからなる。このＣＭＯＳインバータ３００は、ロジック回路１０００の出力段を構成する。高電位線と低電位線との間には、前述した浮遊容量からなるチップキャパシタンスが存在する。この、チップキャパシタンスは、前述したように、高電位線と半導体基板との間の浮遊容量、低電位線と基板との間の浮遊容量、他の静電保護回路１００のＮウェル領域と基板との間の浮遊容量からなる。他の静電保護回路１００のＮウェル領域の数は、入出力信号のビット数に依存する。入出力端子への静電気放電（ＥＳＤ）の印加に基づき浮遊容量であるチップキャパシタンスへ流れる電流は、入出力信号のビット数に依存する。
しかしながら、静電保護回路１００は、浮遊容量であるチップキャパシタンスとは別に、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２を構成するＰＮ接合ダイオードを含む。この第２の容量素子Ｃ２を構成するＰＮ接合ダイオードが提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。即ち、入出力信号のビット数が理論上の最小値、即ち１であっても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２を構成するＰＮ接合ダイオードが、入出力信号のビット数に依存せず常に一定の十分な容量を保証するので、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流が第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域に注入される。よって、サージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入る。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。更に、該ベースから第２の端子Ｇ２を介して第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域へ電流が流れることで、第２の容量素子Ｃ２が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第２の容量素子Ｃ２を構成するＰＮ接合ダイオードにより提供される。浮遊容量と異なる第２の容量素子Ｃ２を構成するＰＮ接合ダイオードの存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２を構成するＰＮ接合ダイオードは、サイリスタ整流回路１１０が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。即ち、入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２を構成するＰＮ接合ダイオードが、サイリスタ整流回路１１０のスナップバック電圧を、許容範囲の上限値以下に抑制する。このため、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２を構成するＰＮ接合ダイオードからなるサイリスタ動作保証回路１３０は、サイリスタ整流回路１１０のスナップバック電圧を、入出力信号のビット数に依存せず、常に、許容範囲の上限値以下に抑制する。
勿論、入出力信号のビット数が非常に大きい場合、前述のサイリスタ動作保証回路１３０を設ける必要はない。しかし、静電保護回路１００が、サイリスタ整流回路１１０とサイリスタ動作保証回路１３０とで構成されることで、該静電保護回路１００を入出力信号のビット数によらず常に使用することができる。
即ち、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第２の容量素子Ｃ２を構成するＰＮ接合ダイオードからなるサイリスタ動作保証回路１３０は、入出力信号のビット数に依存することなく、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入るのを確実に保証する。
前述の等価回路図で示した静電保護回路１００は、半導体基板内に形成される。この静電保護回路１００のレイアウトを以下説明する。図１１は、図１０の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。図１２は、静電保護回路の概略レイアウトを示す図１１のＡ−Ａ線に沿った概略部分縦断面図である。
図１１に示すように、また、前述したように、静電保護回路１００は、サイリスタ整流回路１１０とサイリスタ動作保証回路１３０とからなる。サイリスタ動作保証回路１３０は、出力パッドＶｏｕｔとサイリスタ整流回路１１０との間に配置される。Ｐ型単結晶半導体基板１内に、静電保護回路１００と、該静電保護回路１００によりサージ電流から保護される内部回路とが形成される。静電保護回路１００は、入出力パッドＰＡＤと内部回路と間に形成される。前述したように、静電保護回路１００は、サイリスタ整流回路１１０と、サイリスタ動作保証回路１３０とからなる。サイリスタ動作保証回路１３０は、出力パッドＶｏｕｔと、サイリスタ整流回路１１０との間に設けられる。サイリスタ整流回路１１０は、サイリスタ動作保証回路１３０と、内部回路との間に設けられる。
図１１及び図１２に示すように、Ｐ型単結晶半導体基板１の表面には、素子分離領域を画定するフィールド酸化膜２が設けられる。このフィールド酸化膜２で、Ｐ型単結晶半導体基板１の活性領域が画定される。サイリスタ整流回路１１０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３で囲まれた領域内の活性領域中に設けられる。一方、サイリスタ動作保証回路１３０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３１で囲まれた領域内の活性領域中に設けられる。
Ｐ型単結晶半導体基板１中であって、サイリスタ整流回路１１０を形成する領域には、Ｐ＋型不純物拡散領域４と、該Ｐ＋型不純物拡散領域４からフィールド酸化膜２を介して離間したＮ＋型不純物拡散領域５と、該Ｎ＋型不純物拡散領域５からフィールド酸化膜２を介して離間したＮウェル領域６とが設けられる。更に、Ｎウェル領域６中には、Ｎ＋型不純物拡散領域９と、該Ｎ＋型不純物拡散領域９から離間したＰ−型不純物拡散領域７とが設けられる。更に、Ｐ−型不純物拡散領域７中には、Ｐ＋型不純物拡散領域８が設けられる。
Ｐ−型不純物拡散領域７は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタに相当する。該エミッタは、Ｐ＋型不純物拡散領域８を介して出力パッドＶｏｕｔに接続される。Ｎウェル領域６は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに相当する。該ベースは、Ｎ＋型不純物拡散領域９を介して高電位線Ｖｄｄに接続される。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに相当する。該コレクタは、Ｐ＋型不純物拡散領域４を介して低電位線Ｖｓｓに接続される。更に、Ｐ型単結晶半導体基板１は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースに相当する。該ベースは、Ｐ＋型不純物拡散領域４を介して低電位線Ｖｓｓに接続される。Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタに相当する。該コレクタは、Ｎ＋型不純物拡散領域９を介して高電位線Ｖｄｄに接続される。Ｎ＋型不純物拡散領域５は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタに相当する。該エミッタは、低電位線Ｖｓｓに接続される。尚、Ｐ型単結晶半導体基板１中を流れる電流が受ける抵抗は、基板抵抗Ｒ１に相当する。
一方、Ｐ型単結晶半導体基板１中であって、サイリスタ動作保証回路１３０を形成する領域には、Ｐ＋型ガードリング３１からフィールド酸化膜２を介して離間したＮウェル領域３２と、該Ｐ＋型ガードリング３１及び該Ｎウェル領域３２からフィールド酸化膜２を介して離間したＰ＋型不純物拡散領域３４とが設けられる。更に、Ｎウェル領域３２中には、Ｎ＋型不純物拡散領域３３が設けられる。Ｎウェル領域３２は、ＰＮ接合ダイオードのＮ領域に相当する。Ｐ型単結晶半導体基板１は、ＰＮ接合ダイオードのＰ領域に相当する。Ｐ型単結晶半導体基板１とＮウェル領域３２とのＰＮ接合で、第２の容量素子Ｃ２を構成する。即ち、この第２の容量素子Ｃ２は、ＰＮ接合ダイオードからなる。Ｎウェル領域３２は、ＰＮ接合ダイオードからなる第２の容量素子Ｃ２の第１の電極に相当し、Ｎ＋型不純物拡散領域３３を介して高電位線Ｖｄｄに接続される。Ｐ型単結晶半導体基板１は、ＰＮ接合ダイオードからなる第２の容量素子Ｃ２の第２の電極に相当し、Ｐ＋型不純物拡散領域３４を介して、低電位線Ｖｓｓに接続される。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からベースを構成するＮウェル領域６へ、ＰＮ接合を介し順方向電流が流れる。更に、該ベースを構成するＮウェル領域６から第２の端子Ｇ２を構成するＮ＋型不純物拡散領域９介して第２の容量素子Ｃ２を構成するＰＮ接合ダイオードの第１の電極を構成するＮウェル領域３２へ電流が流れることで、ＰＮ接合ダイオードからなる第２の容量素子Ｃ２が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量がＰＮ接合ダイオードからなる第２の容量素子Ｃ２により提供される。浮遊容量と異なるＰＮ接合ダイオードからなる第２の容量素子Ｃ２の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６の電位が上昇する。
このベースを構成するＮウェル領域６の電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差、即ち、Ｎウェル領域６の電位とＰ−型不純物拡散領域７の電位との差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からＮウェル領域６を介してコレクタを構成するＰ型単結晶半導体基板１に流れ、更に基板抵抗Ｒ１及びＰ＋型不純物拡散領域４を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成されるＰ型単結晶半導体基板１に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流がＰ型単結晶半導体基板１に流れることで、基板抵抗Ｒ１による電圧降下が起き、Ｐ型単結晶半導体基板１の電位が上昇する。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとを構成するので、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとの電位は同じである。従って、前述のＰ型単結晶半導体基板１の電位の上昇は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇を意味する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタを構成するＮ＋型不純物拡散領域５は、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースを構成するＰ型単結晶半導体基板１の電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差、即ち、Ｐ型単結晶半導体基板１の電位とＮ＋型不純物拡散領域５の電位との差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６からＰ型単結晶半導体基板１を介してエミッタを構成するＮ＋型不純物拡散領域５へ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
（効果）
前述の静電保護回路１００は、浮遊容量であるチップキャパシタンスとは別に、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２を含む。このＰＮ接合ダイオードからなる第２の容量素子Ｃ２が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２は、サイリスタ整流回路１１０が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。即ち、入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２が、サイリスタ整流回路１１０のスナップバック電圧を、許容範囲の上限値以下に抑制する。このため、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２からなるサイリスタ動作保証回路１３０は、サイリスタ整流回路１１０のスナップバック電圧を、入出力信号のビット数に依存せず、常に、許容範囲の上限値以下に抑制する。
勿論、入出力信号のビット数が非常に大きい場合、前述のサイリスタ動作保証回路１３０を設ける必要はない。しかし、静電保護回路１００が、サイリスタ整流回路１１０とサイリスタ動作保証回路１３０とで構成されることで、該静電保護回路１００を入出力信号のビット数によらず常に使用することができる。
即ち、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２からなるサイリスタ動作保証回路１３０は、入出力信号のビット数に依存することなく、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入るのを確実に保証する。
（応用例）
図１を参照して前述したように、本実施形態に係る静電保護回路１００は、入出力パッドＰＡＤと、サージ電流から保護すべき内部回路との間に配置される。内部回路の典型例として、ロジック回路１０００を挙げることができる。以下、入出力パッドＰＡＤが出力パッドＶｏｕｔであり、ロジック回路１０００の出力段がＣＭＯＳインバータ３００で構成される場合を例にとり、本実施形態に係る静電保護回路１００が、ＣＭＯＳインバータ３００をサージ電流から保護するメカニズムにつき説明する。
図１３は、本発明の第２の実施形態に係る図１０に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。図１４は、本発明の第２の実施形態に係る図１３の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路の概略レイアウトを示す概略平面図である。図１５は、本発明の第２の実施形態に係る静電保護回路の概略レイアウトを示す図１４のＡ−Ａ線に沿った概略部分縦断面図である。
図１３に示すように、静電保護回路１００は、サイリスタ整流回路１１０とサイリスタ動作保証回路１３０とからなり、これらの構成及び動作、並びに、作用効果は前述した通りなので、重複する説明は省略する。以下、該静電保護回路１００がＣＭＯＳインバータをサージ電流から保護するメカニズムにつき説明する。
ＣＭＯＳインバータ３００は、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続される。ＣＭＯＳインバータ３００は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１とからなる。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、高電位線Ｖｄｄと高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１との間に接続される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と低電位線Ｖｓｓとの間に接続される。
高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ゲートを有し、該ゲートには、ロジック回路１０００からの出力を反転した信号が入力信号ＩＮとして入力される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ソースを有し、該ソースは、高電位線Ｖｄｄに接続される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ドレインを有し、該ドレインは、ＣＭＯＳインバータ３００の出力端子に接続され、該ＣＭＯＳインバータ３００の出力端子は、出力パッドＶｏｕｔに接続される。サイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタも出力パッドＶｏｕｔに接続される。よって、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１のドレインは、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタにも接続される。
高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ゲートを有し、該ゲートには、ロジック回路１０００から出力された信号が入力信号ＩＮとして入力される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ソースを有し、該ソースは、低電位線Ｖｓｓに接続される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ドレインを有し、該ドレインは、ＣＭＯＳインバータ３００の出力端子に接続され、該ＣＭＯＳインバータ３００の出力端子は、出力パッドＶｏｕｔに接続される。サイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタも出力パッドＶｏｕｔに接続される。よって、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１のドレインは、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタにも接続される。
前述したように、出力パッドＶｏｕｔにサージ電流が印加されると、直ちにサイリスタ動作保証回路１３０がサイリスタ整流回路１１０をサイリスタ動作状態にする。結果、サージ電流は、サイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れる。即ち、入出力信号のビット数に依存せず、サイリスタ動作保証回路１３０が、出力パッドＶｏｕｔへのサージ電流の印加をトリガーとして、サイリスタ整流回路１１０を直ちにサイリスタ動作状態にするので、サージ電流がＣＭＯＳインバータ３００の出力から高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１を介して低電位線Ｖｓｓに流れるのを確実に防止できる。即ち、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１の破壊を確実に防止できる。このことは、入出力信号のビット数に依存せず、静電保護回路１００が、出力パッドＶｏｕｔに印加されたサージ電流からＣＭＯＳインバータ３００を確実に保護することを意味する。
図１４及び図１５に示すように、静電保護回路１００とＣＭＯＳインバータ３００を含むロジック回路１０００とは、Ｐ型単結晶半導体基板１中に設けられる。即ち、静電保護回路１００とＣＭＯＳインバータ３００を含むロジック回路１０００とは、同一半導体基板上に設けられる。静電保護回路１００のレイアウトは、図１１及び図１２に示したものと同一であるので重複する説明は、省略する。以下、ＣＭＯＳインバータ３００のレイアウトにつき説明する。
ＣＭＯＳインバータ３００は、静電保護回路１００と、図１に示すロジック回路１０００との間に設けられる。前述したようにＣＭＯＳインバータ３００は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１とからなる。Ｎウェル領域９１−１及びＰウェル領域９１−２が、Ｐ型単結晶半導体基板１中に設けられたＰ＋型ガードリング３で囲まれると共に、フィールド酸化膜２で画定されたＰ型単結晶半導体基板１中の活性領域に設けられる。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、Ｎウェル領域９１−１中に設けられる。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、Ｐウェル領域９１−２中に設けられる。
高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ソース領域９２−１とドレイン領域９３−１とを有し、該ソース領域９２−１及び該ドレイン領域９３−１は、Ｎウェル領域９１−１中に互いに離間して設けられたＰ型不純物拡散領域からなる。該ソース領域９２−１及び該ドレイン領域９３−１の間にはチャネル領域が画定される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ゲート絶縁膜９４−１及びゲート電極９５−１を有し、該ゲート絶縁膜９４−１は、前述のチャネル領域上に設けられ、該ゲート電極９５−１は、該ゲート絶縁膜９４−１上に設けられる。
高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ソース領域９２−２とドレイン領域９３−２とを有し、該ソース領域９２−２及び該ドレイン領域９３−２は、Ｐウェル領域９１−２中に互いに離間して設けられたＮ型不純物拡散領域からなる。該ソース領域９２−２及び該ドレイン領域９３−２の間にはチャネル領域が画定される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ゲート絶縁膜９４−２及びゲート電極９５−２を有し、該ゲート絶縁膜９４−２は、前述のチャネル領域上に設けられ、該ゲート電極９５−２は、該ゲート絶縁膜９４−２上に設けられる。
前述したように、出力パッドＶｏｕｔにサージ電流が印加されると、直ちにサイリスタ動作保証回路１３０がサイリスタ整流回路１１０をサイリスタ動作状態にする。結果、サージ電流は、サイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れる。即ち、入出力信号のビット数に依存せず、サイリスタ動作保証回路１３０が、出力パッドＶｏｕｔへのサージ電流の印加をトリガーとして、サイリスタ整流回路１１０を直ちにサイリスタ動作状態にするので、サージ電流がＣＭＯＳインバータ３００の出力から高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１を介して低電位線Ｖｓｓに流れるのを確実に防止できる。即ち、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１の破壊を確実に防止できる。このことは、入出力信号のビット数に依存せず、静電保護回路１００が、出力パッドＶｏｕｔに印加されたサージ電流からＣＭＯＳインバータ３００を確実に保護することを意味する。
（変更例）
前述の説明では、出力パッドＶｏｕｔに現れるロジック回路１０００からの出力信号の電圧レベルが、常に、高電位線Ｖｄｄが供給する高電位Ｖｄｄ以下であり、且つ低電位線Ｖｓｓが供給する低電位Ｖｓｓ以上である場合を想定したものである。しかし、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルは、過渡的に高電位Ｖｄｄを越える場合もあり得る。このような場合、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する必要が生じる。このため、以下のように静電保護回路１００の回路構成を変更することが好ましい。
図１６は、本発明の第２の実施形態の変更例に係る静電保護回路を示した等価回路図である。図１７は、本発明の第２の実施形態の変更例に係る図１６に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合されるサイリスタ動作保証回路１６０とを含む。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは出力パッドＶｏｕｔに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し第１のノードＮ１に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、第１のノードＮ１に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは低電位線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
サイリスタ動作保証回路１６０は、第１のノードＮ１と低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２と、該第１のノードＮ１と高電位線Ｖｄｄとの間に接続された複数のダイオードＤ１の多段直列接続からなる。ＰＮ接合ダイオードからなる第２の容量素子Ｃ２は、第１の電極を有し、該第１の電極は、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続され、且つ、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタにも接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタは、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続される。同様に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースは、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続される。ＰＮ接合ダイオードからなる第２の容量素子Ｃ２は、第２の電極を有し、該第２の電極は、低電位線Ｖｓｓに接続される。このＰＮ接合ダイオードからなる第２の容量素子Ｃ２が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。このことは、以下説明するように、前述の問題を解決するために必須であり、且つ非常に意義のあることである。
更に、該第１のノードＮ１と高電位線Ｖｄｄとの間の複数のダイオードＤ１の多段直列接続は、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合に、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。ここで、複数のダイオードＤ１の各々が、順方向電圧降下ＶＦを有するとする。そして、このダイオードＤ１をｎ個直列接続すると仮定する。この条件の下、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れると、ｎ個のダイオードＤ１の多段直列接続により、ＶＦ×ｎの順方向電圧降下が起きる。よって、ＶＦ×ｎの値が、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルから高電位Ｖｄｄを差し引いた値より大きくなるよう、ｎの値を決めることで、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合でも、ｎ個のダイオードＤ１の多段直列接続が、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。このことにより、消費電力が不必要に増大するのを防止することができる。
尚、第１のノードＮ１と高電位線Ｖｄｄとの間の複数のダイオードＤ１の多段直列接続は、前述した静電保護回路１００の動作に悪影響を及ぼさない。このことを以下説明する。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１ベースと高電位線Ｖｄｄとの間には複数のダイオードＤ１の多段直列接続が存在するので、該電流は、更に、該ベースから第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域へ流れ、該第２の容量素子Ｃ２が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量がＰＮ接合ダイオードからなる第２の容量素子Ｃ２により提供される。浮遊容量と異なるＰＮ接合ダイオードからなる第２の容量素子Ｃ２の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第２の容量素子Ｃ２を構成するＰＮ接合ダイオードのＮ領域へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続されたＰＮ接合ダイオードからなる第２の容量素子Ｃ２は、サイリスタ整流回路１１０が、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。一方、出力パッドＶｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合でも、ｎ個のダイオードＤ１の多段直列接続が、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。このことにより、消費電力が不必要に増大するのを防止することができる。
尚、静電保護回路１００をＣＭＯＳインバータ３００の保護に適用した場合の応用例は、前述の応用例で記載した通りなので重複する説明は省略する。
（３）第３実施形態
本実施形態によれば、入出力信号のビット数に依存せず、入出力パッドに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、サイリスタ整流回路がサイリスタ動作に入るのを保証するサイリスタ動作保証回路を含む静電保護回路１００が提供される。サージ電流をトリガーとして、サイリスタ整流回路がサイリスタ動作に入るのを保証するには、サイリスタ動作保証回路は、スナップバック電圧を許容上限値以下に抑制する機能を発揮することを意味する。よって、サイリスタ動作保証回路は、サイリスタ動作保証機能と、スナップバック電圧抑制機能とを有する。
図１８は、図１に示した複数の静電保護回路の各々の等価回路図である。各静電保護回路１００は、高電位Ｖｄｄを供給する高電位線Ｖｄｄと、低電位Ｖｓｓを供給する低電位線Ｖｓｓとに接続される。更に、各静電保護回路１００は、サージ電流から保護すべき内部回路と、出力信号が出力される出力パッドＶｏｕｔとに接続される。尚、各静電保護回路１００は、サージ電流から保護すべき内部回路と、入力信号が入力される入力パッドＶｉｎとに接続されてもよいが、本実施の形態では、静電気放電（ＥＳＤ）が出力パッドＶｏｕｔに印加された場合を例にとり、本発明につき添付図面を参照しながら説明する。
出力パッドＶｏｕｔの電位は、低電位供給線が供給する低電位Ｖｓｓより高く、且つ、高電位供給線が供給する高電位Ｖｄｄより低いものとする。即ち、出力パッドＶｏｕｔの電位は、常に高電位供給線が供給する高電位Ｖｄｄより低いものとする。
静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合されるサイリスタ動作保証回路１４０とを含む。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは出力パッドＶｏｕｔに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し高電位線Ｖｄｄに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、高電位線Ｖｄｄに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは低電位線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
サイリスタ動作保証回路１４０は、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３からなる。第３の容量素子Ｃ３は、第１の電極を有し、該第１の電極は、第１のノードＮ１を介して高電位線Ｖｄｄに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続され、且つ、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタにも接続される。第３の容量素子Ｃ３は、第２の電極を有し、該第２の電極は、低電位線Ｖｓｓに接続される。この第３の容量素子Ｃ３が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。このことは、以下説明するように、前述の問題を解決するために必須であり、且つ非常に意義のあることである。
図１を参照して前述したように、入出力信号の各ビット毎に、入出力回路２０００が設けられる。各入出力回路２０００は、更に、出力パッドＶｏｕｔと、該出力パッドＶｏｕｔに接続された静電保護回路１００と、該静電保護回路１００に接続されたＣＭＯＳインバータ３００とからなる。このＣＭＯＳインバータ３００は、ロジック回路１０００の出力段を構成する。高電位線と低電位線との間には、前述した浮遊容量からなるチップキャパシタンスが存在する。この、チップキャパシタンスは、前述したように、高電位線と半導体基板との間の浮遊容量、低電位線と基板との間の浮遊容量、他の静電保護回路１００のＮウェル領域と基板との間の浮遊容量からなる。他の静電保護回路１００のＮウェル領域の数は、入出力信号のビット数に依存する。入出力端子への静電気放電（ＥＳＤ）の印加に基づき浮遊容量であるチップキャパシタンスへ流れる電流は、入出力信号のビット数に依存する。
しかしながら、静電保護回路１００は、浮遊容量であるチップキャパシタンスとは別に、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３を含む。この第３の容量素子Ｃ３が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。即ち、入出力信号のビット数が理論上の最小値、即ち１であっても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３が、入出力信号のビット数に依存せず常に一定の十分な容量を保証するので、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流が第３の容量素子Ｃ３に注入され、第３の容量素子Ｃ３が充電される。よって、サージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入る。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。更に、該ベースから第２の端子Ｇ２を介して第３の容量素子Ｃ３へ電流が流れることで、第３の容量素子Ｃ３が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第３の容量素子Ｃ３により提供される。浮遊容量と異なる第３の容量素子Ｃ３の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第３の容量素子Ｃ３へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３は、サイリスタ整流回路１１０が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。即ち、入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３が、サイリスタ整流回路１１０のスナップバック電圧を、許容範囲の上限値以下に抑制する。このため、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３からなるサイリスタ動作保証回路１４０は、サイリスタ整流回路１１０のスナップバック電圧を、入出力信号のビット数に依存せず、常に、許容範囲の上限値以下に抑制する。
勿論、入出力信号のビット数が非常に大きい場合、前述のサイリスタ動作保証回路１４０を設ける必要はない。しかし、静電保護回路１００が、サイリスタ整流回路１１０とサイリスタ動作保証回路１４０とで構成されることで、該静電保護回路１００を入出力信号のビット数によらず常に使用することができる。
即ち、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３からなるサイリスタ動作保証回路１４０は、入出力信号のビット数に依存することなく、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入るのを確実に保証する。
前述の等価回路図で示した静電保護回路１００は、半導体基板内に形成される。この静電保護回路１００のレイアウトを以下説明する。図１９は、図１８の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。図２０は、静電保護回路の概略レイアウトを示す図１９のＡ−Ａ線に沿った概略部分縦断面図である。
図１９に示すように、また、前述したように、静電保護回路１００は、サイリスタ整流回路１１０とサイリスタ動作保証回路１４０とからなる。サイリスタ動作保証回路１４０は、出力パッドＶｏｕｔとサイリスタ整流回路１１０との間に配置される。Ｐ型単結晶半導体基板１内に、静電保護回路１００と、該静電保護回路１００によりサージ電流から保護される内部回路とが形成される。静電保護回路１００は、入出力パッドＰＡＤと内部回路と間に形成される。前述したように、静電保護回路１００は、サイリスタ整流回路１１０と、サイリスタ動作保証回路１４０とからなる。サイリスタ動作保証回路１４０は、出力パッドＶｏｕｔと、サイリスタ整流回路１１０との間に設けられる。サイリスタ整流回路１１０は、サイリスタ動作保証回路１４０と、内部回路との間に設けられる。
図１９及び図２０に示すように、Ｐ型単結晶半導体基板１の表面には、素子分離領域を画定するフィールド酸化膜２が設けられる。このフィールド酸化膜２で、Ｐ型単結晶半導体基板１の活性領域が画定される。サイリスタ整流回路１１０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３で囲まれた領域内の活性領域中に設けられる。一方、サイリスタ動作保証回路１４０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング２１で囲まれた領域内の活性領域中に設けられる。
Ｐ型単結晶半導体基板１中であって、サイリスタ整流回路１１０を形成する領域には、Ｐ＋型不純物拡散領域４と、該Ｐ＋型不純物拡散領域４からフィールド酸化膜２を介して離間したＮ＋型不純物拡散領域５と、該Ｎ＋型不純物拡散領域５からフィールド酸化膜２を介して離間したＮウェル領域６とが設けられる。更に、Ｎウェル領域６中には、Ｎ＋型不純物拡散領域９と、該Ｎ＋型不純物拡散領域９から離間したＰ−型不純物拡散領域７とが設けられる。更に、Ｐ−型不純物拡散領域７中には、Ｐ＋型不純物拡散領域８が設けられる。
Ｐ−型不純物拡散領域７は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタに相当する。該エミッタは、Ｐ＋型不純物拡散領域８を介して出力パッドＶｏｕｔに接続される。Ｎウェル領域６は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに相当する。該ベースは、Ｎ＋型不純物拡散領域９を介して高電位線Ｖｄｄに接続される。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに相当する。該コレクタは、Ｐ＋型不純物拡散領域４を介して低電位線Ｖｓｓに接続される。更に、Ｐ型単結晶半導体基板１は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースに相当する。該ベースは、Ｐ＋型不純物拡散領域４を介して低電位線Ｖｓｓに接続される。Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタに相当する。該コレクタは、Ｎ＋型不純物拡散領域９を介して高電位線Ｖｄｄに接続される。Ｎ＋型不純物拡散領域５は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタに相当する。該エミッタは、低電位線Ｖｓｓに接続される。尚、Ｐ型単結晶半導体基板１中を流れる電流が受ける抵抗は、基板抵抗Ｒ１に相当する。
一方、サイリスタ動作保証回路１４０を形成する領域には、フィールド酸化膜２上に延在する第１のポリシリコン電極４１、該第１のポリシリコン電極４１上及びその一側面に延在する第１の誘電体膜４２と、該第１の誘電体膜４２上及びフィールド酸化膜２上に延在する第２のポリシリコン電極４３とが設けられる。第１のポリシリコン電極４１と、第１の誘電体膜４２と、第２のポリシリコン電極４３とで、第３の容量素子Ｃ３を構成する。即ち、この第３の容量素子Ｃ３は、ポリシリコン電極キャパシタからなる。第２のポリシリコン電極４３は、第３の容量素子Ｃ３の第１の電極に相当し、高電位線Ｖｄｄに接続される。第１のポリシリコン電極４１は、第３の容量素子Ｃ３の第２の電極に相当し、低電位線Ｖｓｓに接続される。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からベースを構成するＮウェル領域６へ、ＰＮ接合を介し順方向電流が流れる。更に、該ベースを構成するＮウェル領域６から第２の端子Ｇ２を構成するＮ＋型不純物拡散領域９介して第３の容量素子Ｃ３の第１の電極を構成する第２のポリシリコン電極４３へ電流が流れることで、第１のポリシリコン電極４１と、第１の誘電体膜４２と、第２のポリシリコン電極４３とで構成される第３の容量素子Ｃ３が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第３の容量素子Ｃ３により提供される。浮遊容量と異なる第３の容量素子Ｃ３の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第３の容量素子Ｃ３へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６の電位が上昇する。
このベースを構成するＮウェル領域６の電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差、即ち、Ｎウェル領域６の電位とＰ−型不純物拡散領域７の電位との差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からＮウェル領域６を介してコレクタを構成するＰ型単結晶半導体基板１に流れ、更に基板抵抗Ｒ１及びＰ＋型不純物拡散領域４を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成されるＰ型単結晶半導体基板１に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流がＰ型単結晶半導体基板１に流れることで、基板抵抗Ｒ１による電圧降下が起き、Ｐ型単結晶半導体基板１の電位が上昇する。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとを構成するので、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとの電位は同じである。従って、前述のＰ型単結晶半導体基板１の電位の上昇は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇を意味する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタを構成するＮ＋型不純物拡散領域５は、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースを構成するＰ型単結晶半導体基板１の電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差、即ち、Ｐ型単結晶半導体基板１の電位とＮ＋型不純物拡散領域５の電位との差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６からＰ型単結晶半導体基板１を介してエミッタを構成するＮ＋型不純物拡散領域５へ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
（効果）
前述の静電保護回路１００は、浮遊容量であるチップキャパシタンスとは別に、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３を含む。この第３の容量素子Ｃ３が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３は、サイリスタ整流回路１１０が、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。即ち、入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３が、サイリスタ整流回路１１０のスナップバック電圧を、許容範囲の上限値以下に抑制する。このため、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３からなるサイリスタ動作保証回路１４０は、サイリスタ整流回路１１０のスナップバック電圧を、入出力信号のビット数に依存せず、常に、許容範囲の上限値以下に抑制する。
勿論、入出力信号のビット数が非常に大きい場合、前述のサイリスタ動作保証回路１４０を設ける必要はない。しかし、静電保護回路１００が、サイリスタ整流回路１１０とサイリスタ動作保証回路１４０とで構成されることで、該静電保護回路１００を入出力信号のビット数によらず常に使用することができる。
即ち、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３からなるサイリスタ動作保証回路１４０は、入出力信号のビット数に依存することなく、入出力パッドＰＡＤに印加された静電気放電（ＥＳＤ）に起因するサージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入るのを確実に保証する。
（応用例）
図１を参照して前述したように、本実施形態に係る静電保護回路１００は、入出力パッドＰＡＤと、サージ電流から保護すべき内部回路との間に配置される。内部回路の典型例として、ロジック回路１０００を挙げることができる。以下、入出力パッドＰＡＤが出力パッドＶｏｕｔであり、ロジック回路１０００の出力段がＣＭＯＳインバータ３００で構成される場合を例にとり、本実施形態に係る静電保護回路１００が、ＣＭＯＳインバータ３００をサージ電流から保護するメカニズムにつき説明する。
図２１は、本発明の第３の実施形態に係る図１８に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。図２２は、本発明の第３の実施形態に係る図２１の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路の概略レイアウトを示す概略平面図である。図２３は、本発明の第３の実施形態に係る静電保護回路の概略レイアウトを示す図２２のＡ−Ａ線に沿った概略部分縦断面図である。
図２１に示すように、静電保護回路１００は、サイリスタ整流回路１１０とサイリスタ動作保証回路１４０とからなり、これらの構成及び動作、並びに、作用効果は前述した通りなので、重複する説明は省略する。以下、該静電保護回路１００がＣＭＯＳインバータをサージ電流から保護するメカニズムにつき説明する。
ＣＭＯＳインバータ３００は、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続される。ＣＭＯＳインバータ３００は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１とからなる。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、高電位線Ｖｄｄと高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１との間に接続される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と低電位線Ｖｓｓとの間に接続される。
高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ゲートを有し、該ゲートには、ロジック回路１０００からの出力を反転した信号が入力信号ＩＮとして入力される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ソースを有し、該ソースは、高電位線Ｖｄｄに接続される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ドレインを有し、該ドレインは、ＣＭＯＳインバータ３００の出力端子に接続され、該ＣＭＯＳインバータ３００の出力端子は、出力パッドＶｏｕｔに接続される。サイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタも出力パッドＶｏｕｔに接続される。よって、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１のドレインは、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタにも接続される。
高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ゲートを有し、該ゲートには、ロジック回路１０００から出力された信号が入力信号ＩＮとして入力される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ソースを有し、該ソースは、低電位線Ｖｓｓに接続される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ドレインを有し、該ドレインは、ＣＭＯＳインバータ３００の出力端子に接続され、該ＣＭＯＳインバータ３００の出力端子は、出力パッドＶｏｕｔに接続される。サイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタも出力パッドＶｏｕｔに接続される。よって、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１のドレインは、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタにも接続される。
前述したように、出力パッドＶｏｕｔにサージ電流が印加されると、直ちにサイリスタ動作保証回路１４０がサイリスタ整流回路１１０をサイリスタ動作状態にする。結果、サージ電流は、サイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れる。即ち、入出力信号のビット数に依存せず、サイリスタ動作保証回路１４０が、出力パッドＶｏｕｔへのサージ電流の印加をトリガーとして、サイリスタ整流回路１１０を直ちにサイリスタ動作状態にするので、サージ電流がＣＭＯＳインバータ３００の出力から高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１を介して低電位線Ｖｓｓに流れるのを確実に防止できる。即ち、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１の破壊を確実に防止できる。このことは、入出力信号のビット数に依存せず、静電保護回路１００が、出力パッドＶｏｕｔに印加されたサージ電流からＣＭＯＳインバータ３００を確実に保護することを意味する。
図２２及び図２３に示すように、静電保護回路１００とＣＭＯＳインバータ３００を含むロジック回路１０００とは、Ｐ型単結晶半導体基板１中に設けられる。即ち、静電保護回路１００とＣＭＯＳインバータ３００を含むロジック回路１０００とは、同一半導体基板上に設けられる。静電保護回路１００のレイアウトは、図１９及び図２０に示したものと同一であるので重複する説明は、省略する。以下、ＣＭＯＳインバータ３００のレイアウトにつき説明する。
ＣＭＯＳインバータ３００は、静電保護回路１００と、図１に示すロジック回路１０００との間に設けられる。前述したようにＣＭＯＳインバータ３００は、高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１と高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１とからなる。Ｎウェル領域９１−１及びＰウェル領域９１−２が、Ｐ型単結晶半導体基板１中に設けられたＰ＋型ガードリング３で囲まれると共に、フィールド酸化膜２で画定されたＰ型単結晶半導体基板１中の活性領域に設けられる。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、Ｎウェル領域９１−１中に設けられる。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、Ｐウェル領域９１−２中に設けられる。
高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ソース領域９２−１とドレイン領域９３−１とを有し、該ソース領域９２−１及び該ドレイン領域９３−１は、Ｎウェル領域９１−１中に互いに離間して設けられたＰ型不純物拡散領域からなる。該ソース領域９２−１及び該ドレイン領域９３−１の間にはチャネル領域が画定される。高耐圧ＰチャネルＭＯＳトランジスタＨＶＰＭＯＳ１は、ゲート絶縁膜９４−１及びゲート電極９５−１を有し、該ゲート絶縁膜９４−１は、前述のチャネル領域上に設けられ、該ゲート電極９５−１は、該ゲート絶縁膜９４−１上に設けられる。
高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ソース領域９２−２とドレイン領域９３−２とを有し、該ソース領域９２−２及び該ドレイン領域９３−２は、Ｐウェル領域９１−２中に互いに離間して設けられたＮ型不純物拡散領域からなる。該ソース領域９２−２及び該ドレイン領域９３−２の間にはチャネル領域が画定される。高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１は、ゲート絶縁膜９４−２及びゲート電極９５−２を有し、該ゲート絶縁膜９４−２は、前述のチャネル領域上に設けられ、該ゲート電極９５−２は、該ゲート絶縁膜９４−２上に設けられる。
前述したように、出力パッドＶｏｕｔにサージ電流が印加されると、直ちにサイリスタ動作保証回路１４０がサイリスタ整流回路１１０をサイリスタ動作状態にする。結果、サージ電流は、サイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れる。即ち、入出力信号のビット数に依存せず、サイリスタ動作保証回路１４０が、出力パッドＶｏｕｔへのサージ電流の印加をトリガーとして、サイリスタ整流回路１１０を直ちにサイリスタ動作状態にするので、サージ電流がＣＭＯＳインバータ３００の出力から高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１を介して低電位線Ｖｓｓに流れるのを確実に防止できる。即ち、高耐圧ＮチャネルＭＯＳトランジスタＨＶＮＭＯＳ１の破壊を確実に防止できる。このことは、入出力信号のビット数に依存せず、静電保護回路１００が、出力パッドＶｏｕｔに印加されたサージ電流からＣＭＯＳインバータ３００を確実に保護することを意味する。
（変更例）
前述の説明では、出力パッドＶｏｕｔに現れるロジック回路１０００からの出力信号の電圧レベルが、常に、高電位線Ｖｄｄが供給する高電位Ｖｄｄ以下であり、且つ低電位線Ｖｓｓが供給する低電位Ｖｓｓ以上である場合を想定したものである。しかし、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルは、過渡的に高電位Ｖｄｄを越える場合もあり得る。このような場合、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する必要が生じる。このため、以下のように静電保護回路１００の回路構成を変更することが好ましい。
図２４は、本発明の第３の実施形態の変更例に係る静電保護回路を示した等価回路図である。図２５は、本発明の第３の実施形態の変更例に係る図２４に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合されるサイリスタ動作保証回路１７０とを含む。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは出力パッドＶｏｕｔに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し第１のノードＮ１に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、第１のノードＮ１に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは低電位線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し低電位線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
サイリスタ動作保証回路１７０は、第１のノードＮ１と低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３と、該第１のノードＮ１と高電位線Ｖｄｄとの間に接続された複数のダイオードＤ１の多段直列接続からなる。第３の容量素子Ｃ３は、第１の電極を有し、該第１の電極は、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続され、且つ、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタにも接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタは、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続される。同様に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースは、第１のノードＮ１及び複数のダイオードＤ１の多段直列接続を介して高電位線Ｖｄｄに接続される。第３の容量素子Ｃ３は、第２の電極を有し、該第２の電極は、低電位線Ｖｓｓに接続される。この第３の容量素子Ｃ３が提供する容量は、前述の浮遊容量であるチップキャパシタンスと全く異なり、入出力信号のビット数に依存せず一定である。このことは、以下説明するように、前述の問題を解決するために必須であり、且つ非常に意義のあることである。
更に、該第１のノードＮ１と高電位線Ｖｄｄとの間の複数のダイオードＤ１の多段直列接続は、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合に、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。ここで、複数のダイオードＤ１の各々が、順方向電圧降下ＶＦを有するとする。そして、このダイオードＤ１をｎ個直列接続すると仮定する。この条件の下、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れると、ｎ個のダイオードＤ１の多段直列接続により、ＶＦ×ｎの順方向電圧降下が起きる。よって、ＶＦ×ｎの値が、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルから高電位Ｖｄｄを差し引いた値より大きくなるよう、ｎの値を決めることで、入出力パッドＶｉｎ／ｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合でも、ｎ個のダイオードＤ１の多段直列接続が、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。このことにより、消費電力が不必要に増大するのを防止することができる。
尚、第１のノードＮ１と高電位線Ｖｄｄとの間の複数のダイオードＤ１の多段直列接続は、前述した静電保護回路１００の動作に悪影響を及ぼさない。このことを以下説明する。
出力パッドＶｏｕｔにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１ベースと高電位線Ｖｄｄとの間には複数のダイオードＤ１の多段直列接続が存在するので、該電流は、更に、該ベースから第３の容量素子Ｃ３へ流れ、第３の容量素子Ｃ３が充電される。即ち、入出力信号のビット数に依存せず常に一定の十分な容量が第３の容量素子Ｃ３により提供される。浮遊容量と異なる第３の容量素子Ｃ３の存在は、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第３の容量素子Ｃ３へ流れることを、入出力信号のビット数に依存せず、常に保証する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、出力パッドＶｏｕｔに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して低電位線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、低電位線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
従って、たとえ入出力信号のビット数が理論上の最低値である１であったとしても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第３の容量素子Ｃ３は、サイリスタ整流回路１１０が、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流をトリガーとして、動作状態に入ることを保証する。一方、出力パッドＶｏｕｔに現れる入出力信号の電圧レベルが、過渡的に高電位Ｖｄｄを越えた場合でも、ｎ個のダイオードＤ１の多段直列接続が、出力パッドＶｏｕｔから高電位線Ｖｄｄへ電流が流れるのを抑制する。このことにより、消費電力が不必要に増大するのを防止することができる。
尚、静電保護回路１００をＣＭＯＳインバータ３００の保護に適用した場合の応用例は、前述の応用例で記載した通りなので重複する説明は省略する。
本発明に係る静電保護回路、並びに、静電気放電（ＥＳＤ）に基づくサージ電流から該静電保護回路により保護される内部回路を含む半導体集積回路のレイアウトを示す概略部分平面図である。 本発明の第１の実施形態に係る静電保護回路を示した等価回路図である。 本発明の第１の実施形態に係る図２の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。 本発明の第１の実施形態に係る静電保護回路の概略レイアウトを示す図３のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第１の実施形態に係る図２に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。 本発明の第１の実施形態に係る図５の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路の概略レイアウトを示す概略平面図である。 本発明の第１の実施形態に係る静電保護回路の概略レイアウトを示す図６のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第１の実施形態の変更例に係る静電保護回路を示した等価回路図である。 本発明の第１の実施形態の変更例に係る図８に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。 本発明の第２の実施形態に係る静電保護回路を示した等価回路図である。 図１０の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。 静電保護回路の概略レイアウトを示す図１１のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第２の実施形態に係る図１０に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。 本発明の第２の実施形態に係る図１３の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路の概略レイアウトを示す概略平面図である。 本発明の第２の実施形態に係る静電保護回路の概略レイアウトを示す図１４のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第２の実施形態の変更例に係る静電保護回路を示した等価回路図である。 本発明の第２の実施形態の変更例に係る図１６に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。 本発明の第３の実施形態に係る静電保護回路を示した等価回路図である。 図１８の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。 静電保護回路の概略レイアウトを示す図１９のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第３の実施形態に係る図１８に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。 本発明の第３の実施形態に係る図２１の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路の概略レイアウトを示す概略平面図である。 本発明の第３の実施形態に係る静電保護回路の概略レイアウトを示す図２２のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第３の実施形態の変更例に係る静電保護回路を示した等価回路図である。 本発明の第３の実施形態の変更例に係る図２４に示した静電保護回路と、該静電保護回路によりサージ電流から保護されるＣＭＯＳインバータとを含む回路構成を示した等価回路図である。
符号の説明
１ Ｐ型単結晶半導体基板
２ フィールド酸化膜
３ Ｐ＋型ガードリング
４ Ｐ＋型不純物拡散領域
５ Ｎ＋型不純物拡散領域
６ Ｎウェル領域
７ Ｐ−型不純物拡散領域
８ Ｐ＋型不純物拡散領域
９ Ｎ＋型不純物拡散領域
２１ Ｐ＋型ガードリング
２２ Ｐ＋型不純物拡散領域
２３ 第１の誘電体膜
２４ 第１のポリシリコン層
３１ Ｐ＋型ガードリング
３２ Ｎウェル領域
３３ Ｎ＋型不純物拡散領域
３４ Ｐ＋型不純物拡散領域
４１ 第１のポリシリコン電極
４２ 第１の誘電体膜
４３ 第２のポリシリコン電極
９１−１ Ｎウェル領域
９１−２ Ｐウェル領域
９２−１ ソース領域
９２−２ ソース領域
９３−１ ドレイン領域
９３−２ ドレイン領域
９４−１ ゲート絶縁膜
９４−２ ゲート絶縁膜
９５−１ ゲート電極
９５−２ ゲート電極
１００ 静電保護回路
１１０ サイリスタ整流回路
１２０ サイリスタ動作保証回路
１３０ サイリスタ動作保証回路
１４０ サイリスタ動作保証回路
１５０ サイリスタ動作保証回路
１６０ サイリスタ動作保証回路
１７０ サイリスタ動作保証回路
ＰＮＰ１ 縦型ＰＮＰバイポーラトランジスタ
ＮＰＮ１ 横型ＮＰＮバイポーラトランジスタ
ＨＶＰＭＯＳ１ 高耐圧ＰチャネルＭＯＳトランジスタ
ＨＶＮＭＯＳ１ 高耐圧ＮチャネルＭＯＳトランジスタ
Ｃ１ 第１の容量素子
Ｃ２ 第２の容量素子
Ｃ３ 第３の容量素子
Ｒ１ 基板抵抗
Ｇ１ 第１の端子
Ｇ２ 第２の端子
３００ ＣＭＯＳインバータ
１０００ ロジック回路
２０００ 入出力回路
ＰＡＤ 入出力パッド
Ｖｄｄ 高電位線
Ｖｓｓ 低電位線
Ｖｏｕｔ 出力パッド
Ｖｉｎ／ｏｕｔ 入出力パッド
Ｎ１ 第１のノード

Claims (7)

  1. 第１の内部回路と、前記第１の内部回路への入力信号又は前記第１の内部回路からの出力信号のいずれかに対応する電位が現れる第１の信号入出力部との間に電気的に結合されると共に、高電位供給線と低電位供給線との間に電気的に結合される第１のサイリスタ整流回路と、
    前記高電位供給線と、前記低電位供給線との間に電気的に結合されると共に、前記第１のサイリスタ整流回路と電気的に結合される第１のサイリスタ動作保証回路であって、前記第１の信号入出力部に印加されたサージ電流をトリガーとして、前記第１のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第１のサイリスタ整流回路を介して前記低電位供給線に流すことで、前記第１の内部回路を前記サージ電流から保護する第１のサイリスタ動作保証回路と、を含む静電保護回路であって、
    前記第１のサイリスタ動作保証回路に、前記低電位供給線と電気的に結合された第１の容量素子と、前記高電位供給線、前記第１の容量素子、及び前記第１のサイリスタ整流回路に電気的に結合された第１の整流素子とを設けたことを特徴とする静電保護回路。
  2. 前記第１のサイリスタ整流回路と、前記第１のサイリスタ動作保証回路の前記第１の容量素子とは、第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記半導体基板中に設けられた第２導電型の第１の不純物拡散領域と、前記第１の不純物拡散領域上に延在する第１の誘電体膜と、前記第１の誘電体膜上に延在する第１の導電性膜とからなることを特徴とする請求項１に記載の静電保護回路。
  3. 前記第１のサイリスタ整流回路と、前記第１のサイリスタ動作保証回路の前記第１の容量素子とは、第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記半導体基板と、前記半導体基板中に設けられた第２導電型のウェル領域とからなることを特徴とする請求項１に記載の静電保護回路。
  4. 前記第１のサイリスタ整流回路と、前記第１のサイリスタ動作保証回路の前記第１の容量素子とは、第１の素子分離膜を含む第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記第１の素子分離膜上に延在する第１の導電性膜と、前記第１の導電性膜上に延在する第１の誘電体膜と、前記第１の誘電体膜上に延在する第２の導電性膜とからなることを特徴とする請求項１に記載の静電保護回路。
  5. 前記第１の整流素子は、前記第１のサイリスタ整流回路から前記高電位供給線への第１の順方向降伏電圧を有することを特徴とする請求項１乃至４のいずれかに記載の静電保護回路。
  6. 前記第１の整流素子は、複数のＰＮ接合ダイオードの直列接続を含むことを特徴とする請求項１乃至５に記載の静電保護回路。
  7. 前記第１のサイリスタ整流回路は、
    前記第１の信号入出力部に電気的に結合された第１のエミッタと、前記低電位供給線に電気的に結合された第１のコレクタと、前記第１の整流素子に電気的に結合された第１のベースとを含む第１のバイポーラトランジスタと、
    前記低電位供給線に電気的に結合された第２のエミッタと、前記第１の整流素子と前記第１のベースに電気的に結合された第２のコレクタと、前記第１のコレクタと前記低電位供給線に電気的に結合された第２のベースとを含む第２のバイポーラトランジスタと、
    を含むことを特徴とする請求項１乃至６のいずれかに記載の静電保護回路。
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