JP5548284B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、ＥＳＤ（electrostatic discharge）サージの印加による内部回路の破壊を防止するためのＥＳＤ保護素子を搭載する半導体集積回路に関する。

半導体集積回路には、一般に、入出力パッドに印加されるＥＳＤサージに対して内部回路を保護するためにＥＳＤ保護素子が搭載される。ＥＳＤ保護素子は、入出力パッドに印加されたＥＳＤサージを電源配線又は接地配線に放電し、これにより、内部回路を保護する。

サイリスタは、ＥＳＤ保護素子として使用される典型的な素子の一つである。サイリスタは、高い放電能力を有しており、また、寄生容量を小さくできるため、高速インターフェース用のＥＳＤ保護素子として使用されている。サイリスタをＥＳＤ保護素子として搭載する半導体集積回路は、例えば、Y. Morishita, "A PNP-Triggered SCR with Improved Trigger Techniques for High-Speed I/O ESD Protection in Deep Sub-Micron CMOS LSIs", EOS/ESD Symposium 2005に開示されている。この文献には、ゲートがゲートバイアス回路に接続されたＮＭＯＳトランジスタをサイリスタのトリガ素子として使用するＥＳＤ保護回路が開示されている。加えて、米国特許第７，２３３，４６７号公報は、入力パッドに接続された入力回路の保護について開示している。詳細には、米国特許第７，２３３，４６７号公報は、入力バッファのＮＭＯＳトランジスタのソースと接地配線の間に抵抗素子が接続された回路トポロジーが開示されている。この公報の半導体集積回路では、ＥＳＤサージが印加されたときに当該抵抗素子にサイリスタを介して電流を流すことによって入力バッファのＮＭＯＳトランジスタのソースの電位を上昇させ、当該ＮＭＯＳトランジスタをＥＳＤサージから保護している。

図１は、サイリスタをＥＳＤ保護素子として使用する半導体集積回路１００の構成の例を示す回路図である。半導体集積回路１００は、電源配線１０１に接続されたＶＤＤパッド１１１と、出力信号線１０２に接続された出力パッド１１２と、接地配線１０３に接続されているＶＳＳパッド１１３とを備えている。出力パッド１１２には、内部回路１１５の最終段出力ドライバ１１６が接続されている。最終段出力ドライバ１１６は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから構成されている。内部回路１１５は、更に、ＮＭＯＳトランジスタＮ１のゲートを駆動する前段プリドライバ１１７を備えている。前段プリドライバ１１７は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とから構成されている。

出力パッド１１２とＶＳＳパッド１１３の間には、ＥＳＤ保護素子として機能するサイリスタ１１４が接続されている。サイリスタ１１４は、出力パッド１１２にＥＳＤサージが印加されると、そのＥＳＤサージを接地配線１０３に放電して最終段出力ドライバ１１６を保護する。図１の半導体集積回路にはトリガ素子が設けられていないが、多くの場合、ＥＳＤ保護素子として使用されるサイリスタにはトリガ素子が接続され、サイリスタは、そのトリガ素子によってトリガされる。

サイリスタをＥＳＤ保護素子として使用する場合の問題は、サイリスタに適切にトリガをかけること、特に、サイリスタを低電圧でトリガすることが難しいことである。この問題は、出力パッド１１２にＥＳＤサージが印加されたときに、最終段出力ドライバ１１６のＮＭＯＳトランジスタＮ１のゲートがフローティング状態である場合に特に深刻である。前段プリドライバ１１７のＮＭＯＳトランジスタＮ２がオフ状態になると、ＮＭＯＳトランジスタＮ１のゲートがフローティング状態になり、ＮＭＯＳトランジスタＮ１に電流が流れてしまう。サイリスタ１１４が動作する前に過大な電流がＮＭＯＳトランジスタＮ１に流れると、ＮＭＯＳトランジスタＮ１が破壊されてしまう。

このような問題を解決する一つの手法は、保護されるべき素子（以下、「被保護素子」という。）に流れるサージ電流を検知し、検知されたサージ電流に応答してサイリスタを動作させることである。被保護素子を流れるサージ電流を検知し、そのサージ電流によって被保護素子が破壊される前にサイリスタをトリガして動作させれば、被保護素子を確実に保護することができる。このような技術は、例えば、Benjamin Van Camp, et al. "Current detection trigger scheme for SCR based ESD protection of Output drivers in CMOS technologies avoiding competitive triggering", EOS/ESD Symposium, 2005や米国特許出願公報２００５／０２８６１８８号公報（出願人は、Benjamin Van Campその他３名である）に開示されている。

図２は、被保護素子に流れる電流を検知してサイリスタをトリガするように構成された半導体集積回路の構成を示す回路図である。半導体集積回路２００は、サイリスタ１１４と、出力ドライバ１１６と、電流検知抵抗１１８と、ダイオード１１９、１２０と、ＥＳＤクランプ１２１と、パワークランプ１２２と、ダイオード１２３とを備えている。図２の半導体集積回路２００は、出力ドライバ１１６のＮＭＯＳトランジスタＮ１を流れる電流Ｉ_ＮＭＯＳを電流検知抵抗１１８によって検知し、検知された電流Ｉ_ＮＭＯＳに応答してサイリスタ１１４をトリガするように構成されている。

図２の半導体集積回路の問題点は、サイリスタ１１４のＮゲートＧｎが出力パッド１１２に電気的に接続されているため、出力パッド１１２の出力キャパシタンスが増大することである。出力キャパシタンスの増大は、サイリスタ１１４の構造に起因している。図３は、サイリスタ１１４の構造を示す断面図である。Ｐ型基板１３１には、Ｎウェル１３２及びＰウェル１３３が互いに隣接して形成されている。Ｎウェル１３２には、ＮゲートＧｎとして機能するＮ^＋領域１３４と、出力パッド１１２に接続されたＰ^＋領域１３５とが形成されている。ここで、「Ｎ^＋領域」とは、Ｎ型不純物が高濃度にドープされた領域をいい、「Ｐ^＋領域」とは、Ｐ型不純物が高濃度にドープされた領域をいう。更に、Ｐウェル１３３には、接地配線１０３に接続されるＮ^＋領域１３６と、ＰゲートＧｐとして機能するＰ^＋領域１３７とが形成されている。Ｐ型基板１３１には、更に、Ｐウェル１３８が形成されており、そのＰウェル１３８には、接地配線１０３に接続されるＰ^＋領域１３９が形成されている。図３において、Ｎウェル１３２とＰ^＋領域１３５との間のＰＮ接合に形成される容量がＣ１として図示され、Ｎウェル１３２とＰウェル１３３との間のＰＮ接合に形成される容量がＣ２として図示されている。

図４に示されているように、ＮゲートＧｎが（電流検知抵抗１１８を介して）出力パッド１１２に接続された場合、出力キャパシタンスＣ_{ｔｏｔａｌ}は、ほぼ容量Ｃ２に一致する。Ｎウェル１３２とＰウェル１３３の接合面積を小さくすることは困難であるから、容量Ｃ２を小さくすることは困難であり、これは、出力キャパシタンスＣ_{ｔｏｔａｌ}を小さくすることが困難であることを意味している。出力パッド１１２の出力キャパシタンスの増大は、高速に出力信号を出力する上で不利である。

特開２００５−３４０３８０号公報は、被保護素子に流れる電流を検知してサイリスタをトリガするように構成されながら、寄生容量（出力キャパシタンス）を低くすることができる回路トポロジーを開示している。図５は、この公報に開示された半導体集積回路３００の構成を示す回路図である。半導体集積回路３００は、サイリスタ１１４と、出力ドライバ１１６と、ダイオード１１９、１２０と、抵抗素子１２４と、トリガ素子として使用されるＰＭＯＳトランジスタ１２５とを備えている。出力ドライバ１１６は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから構成されており、ＮＭＯＳトランジスタＮ１と接地配線１０３の間には抵抗素子１２４が接続されている。ＰＭＯＳトランジスタ１２５のゲートは電源配線１０１に接続され、ドレインはサイリスタ１１４のＰゲートＧｐに接続され、ソースはＮＭＯＳトランジスタＮ１と抵抗素子１２４の接続ノードＶＯに接続されている。

図５の半導体集積回路３００の動作は、概略的には下記の通りである：出力パッド１１２にＥＳＤサージが印加されると、スナップバック動作によってＮＭＯＳトランジスタＮ１の寄生バイポーラトランジスタが導通し、ＮＭＯＳトランジスタＮ１と抵抗素子１２４の接続ノードＶＯに電流が流れ込む。これにより、接続ノードＶＯの電位が急激に上昇する。接続ノードＶＯの電位が上昇してＰＭＯＳトランジスタ１２５のゲート−ソース電圧Ｖｇｓ（ソース電位を基準としたゲート電位）が閾値電圧−Ｖｔｈよりも低くなると、ＰＭＯＳトランジスタ１２５がターンオンして、サイリスタ１１４にトリガが供給される。

図５に示されている回路構成では、サイリスタ１１４のＮゲートＧｎ及びＰゲートＧｐが、いずれも、出力パッド１１２から電気的に切り離されているため、出力パッド１１２の出力キャパシタンスを低減させることができる。

米国特許第７，２３３，４６７号公報 米国特許出願公報２００５／０２８６１８８号公報 特開２００５−３４０３８０号公報

Y. Morishita, "A PNP-Triggered SCR withImproved Trigger Techniques for High-Speed I/O ESD Protection in DeepSub-Micron CMOS LSIs", EOS/ESD Symposium 2005 Benjamin Van Camp, et al. "Currentdetection trigger scheme for SCR based ESD protection of Output drivers in CMOStechnologies avoiding competitive triggering", EOS/ESD Symposium, 2005

しかしながら、図５の半導体集積回路３００は、出力信号が出力される経路の抵抗値の低減と、サイリスタ１１４のトリガの確実性を同時に満足させることができないという問題がある。スナップバック動作によってＮＭＯＳトランジスタＮ１の寄生バイポーラトランジスタを導通させるためには、通常、５Ｖ程度の電圧が必要であり、そもそも、スナップバック動作によってＰＭＯＳトランジスタ１２５のゲート電位をソース電位よりも低くすることは困難である。加えて、図５の半導体集積回路３００では、出力信号を出力する際の損失を低減するためには、抵抗素子１２４の抵抗値を小さくしなければならないが、抵抗素子１２４の抵抗値を小さくすると、接続ノードＶＯの電位の上昇が緩やかになるため、ＥＳＤサージが印加してもサイリスタ１１４が動作しにくくなる。

このような問題の存在は、図４の半導体集積回路２００にも同様に当てはまる。出力信号を出力する際の損失を低減するためには、電流検知抵抗１１８の抵抗値を小さくしなければならない。しかしながら、電流検知抵抗１１８の抵抗値を小さくすると、サイリスタ１１４のアノードとＮゲートＧｎの電位差が小さくなり、サイリスタ１１４が動作しにくくなる。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明の半導体集積回路は、出力信号の出力に使用される出力パッド（１２）と、前記出力パッド（１２）に接続された出力信号線（２２）と、接地端子又は電源端子として機能する第１パッド（１３）（１１）と、前記第１パッド（１３）（１１）に接続された第１配線（２３）（２１）と、前記出力パッド（１２）に接続された、前記出力信号を生成する出力ドライバ（１６）と、前記出力信号線（２２）に接続され、前記出力パッド（１２）に印加されたサージを放電する機能を有するＥＳＤ保護素子（１４）（ＰＴｒ１）と、トリガ素子として使用される第１トリガ用ＭＯＳトランジスタ（Ｎ３）（Ｐ３）とを具備する。前記出力ドライバ（１６）は、前記出力信号線（２２）と前記第１配線（２３）（２１）との間に接続された被保護素子（Ｎ１）（Ｐ１）と、前記被保護素子（Ｎ１）（Ｐ１）と前記第１配線（２３）（２１）との間に接続された抵抗素子（Ｒｎ）（Ｒｐ）とを備えている。前記第１トリガ用ＭＯＳトランジスタ（Ｎ３）（Ｐ３）は、ゲートによって前記抵抗素子（Ｒｎ）（Ｒｐ）に発生する電圧を検知し、検知された前記電圧に応答して前記ＥＳＤ保護素子（１４）（ＰＴｒ１）を動作させるトリガを生成する。

このような構成の半導体集積回路は、被保護素子に流れる電流を前記抵抗素子に発生する電圧として検知し、検知された電圧に応答してＥＳＤ保護素子が動作してサージを放電するので、ＥＳＤ保護素子を確実に動作させることができる。加えて、本発明の半導体集積回路では、トリガ用ＭＯＳトランジスタが、ゲートにおいて前記抵抗素子に発生する電圧を検知するので、前記抵抗素子の抵抗値が小さくても確実にトリガを発生することができる。このような構成では、トリガ用ＭＯＳトランジスタを出力パッドから電気的に切り離すことが可能であるため、低い出力キャパシタンスも実現できる。

本発明によれば、低い出力キャパシタンスを有しながら、出力信号が出力される経路の抵抗値の低減とＥＳＤ保護素子のトリガの確実性とを同時に実現できる半導体集積回路を提供することができる。

図１は、ＥＳＤ保護素子としてサイリスタを搭載した従来の半導体集積回路の構成を示す回路図である。 図２は、ＥＳＤ保護素子としてサイリスタを搭載した従来の半導体集積回路の他の構成を示す回路図である。 図３は、サイリスタの構造の例を示す断面図である。 図４は、図２の半導体集積回路の等価回路図である。 図５は、ＥＳＤ保護素子としてサイリスタを搭載した従来の半導体集積回路の更に他の構成を示す回路図である。 図６Ａは、本発明の第１の実施形態の半導体集積回路の構成を示す回路図である。 図６Ｂは、本発明の各実施形態の半導体集積回路に搭載されるサイリスタの構成の例を示す回路図である。 図７は、第１の実施形態の半導体集積回路の動作の例を示すグラフである。 図８は、第１の実施形態の半導体集積回路の等価回路図である。 図９は、本発明の第２の実施形態の半導体集積回路の構成を示す回路図である。 図１０は、本発明の第３の実施形態の半導体集積回路の構成を示す回路図である。 図１１は、本発明の第４の実施形態の半導体集積回路の構成を示す回路図である。 図１２は、本発明の第５の実施形態の半導体集積回路の構成を示す回路図である。 図１３Ａは、本発明の第６の実施形態の半導体集積回路の構成を示し、更に、ＥＳＤサージが印加されたときの当該半導体集積回路の動作を示す回路図である。 図１３Ｂは、本発明の第６の実施形態の半導体集積回路の構成を示し、更に、通常動作時の当該半導体集積回路の動作を示す回路図である。 図１４は、本発明の第７の実施形態の半導体集積回路の構成を示す回路である。 図１５は、本発明の第８の実施形態の半導体集積回路の構成を示す回路図である。 図１６は、本発明の第１の実施形態の半導体集積回路の変形例を示す回路図である。

（第１の実施形態）
図６Ａは、本発明の第１の実施形態の半導体集積回路１０の構成を示す回路図である。半導体集積回路１０は、電源配線２１に接続されたＶＤＤパッド１１と、出力信号線２２に接続された出力パッド１２と、接地配線２３に接続されたＶＳＳパッド１３と、サイリスタ１４とを備えている。ＶＤＤパッド１１は、電源電圧が供給される電源端子として機能し、ＶＳＳパッド１３は、接地される接地端子として機能する。出力パッド１２は、出力信号を外部に出力するために使用される。サイリスタ１４は、出力パッド１２にＥＳＤサージが印加されたときに、ＥＳＤサージを接地配線２３に放電する機能を有している。

出力信号線２２には、内部回路の最終段出力ドライバ１６が接続されている。最終段出力ドライバ１６は、電源配線２１と出力信号線２２との間に接続されたＰＭＯＳトランジスタＰ１と、接地配線２３と出力信号線２２との間に接続されたＮＭＯＳトランジスタＮ１とを備えている。ＰＭＯＳトランジスタＰ１は、ソースが電源配線２１に接続され、ドレインが出力信号線２２に接続されている。ＮＭＯＳトランジスタＮ１は、ドレインが出力信号線２２に接続され、ソースがノードＡに接続されている。通常動作時には、最終段出力ドライバ１６によって生成された出力信号が、出力信号線２２を介して出力パッド１２に供給され、出力パッド１２から外部に出力される。後述のように、本実施形態では、最終段出力ドライバ１６のＮＭＯＳトランジスタＮ１が被保護素子である。

図６Ｂは、サイリスタ１４の構造の例を示す断面図である。図６Ｂに示されているように、サイリスタ１４は、図３に示されたサイリスタ１４と同様の構造を有している。Ｐ型基板３１には、Ｎウェル３２及びＰウェル３３が互いに隣接して形成されている。Ｎウェル３２には、ＮゲートＧｎとして機能するＮ^＋領域３４と、アノードとして機能するＰ^＋領域３５とが形成されている。Ｐ^＋領域３５（即ち、アノード）は、出力パッド１２に接続されている。更に、Ｐウェル３３には、カソードとして機能するＮ^＋領域３６と、ＰゲートＧｐとして機能するＰ^＋領域３７とが形成されている。Ｎ^＋領域３６（即ち、カソード）は、接地配線２３に接続されている。Ｐ型基板３１には、更に、Ｐウェル３８が形成されており、そのＰウェル３８には、接地配線２３に接続されたＰ^＋領域３９が形成されている。Ｐ型基板３１のうち、Ｐウェル３３、３８の間の部分が、ＰゲートＧｐをバイアスする基板抵抗Ｒｓｕｂとして機能する。図６Ｂにおいて、Ｎウェル３２とＰ^＋領域３５との間に形成される接合容量がＣ１として図示され、Ｎウェル３２とＰウェル３３との間に形成される接合容量がＣ２として図示されている。

本実施形態の半導体集積回路１０では、ＮＭＯＳトランジスタＮ１のソースに接続されたノードＡと接地配線２３の間に抵抗素子Ｒｎが接続されると共に、ＮＭＯＳトランジスタＮ３がサイリスタ１４に接続されている。後述されるように、抵抗素子Ｒｎは、被保護素子であるＮＭＯＳトランジスタＮ１を流れる電流を検知するために使用される。ＮＭＯＳトランジスタＮ３は、サイリスタ１４を動作させるトリガを生成するトリガ素子として使用される。ＮＭＯＳトランジスタＮ３は、ドレインがサイリスタ１４のＮゲートＧｎに接続され、ソースが接地配線２３に接続され、ゲートがノードＡに接続されている。ＮＭＯＳトランジスタＮ３は、抵抗素子Ｒｎに発生する電圧を検知し、抵抗素子Ｒｎに発生する電圧に応答して動作する。

以下、本実施形態の半導体集積回路１０の動作、特に、ＮＭＯＳトランジスタＮ３とサイリスタ１４の動作について説明する：
出力パッド１２に、ＶＳＳパッド１３に対して正極性のＥＳＤサージが印加されると、ＮＭＯＳトランジスタＮ１に電流が流れることがある。ＮＭＯＳトランジスタＮ１を電流が流れると、その電流は抵抗素子Ｒｎにも流れるから、結果として、ノードＡの電位が上昇する。ノードＡの電位が上昇すると、ＮＭＯＳトランジスタＮ３のゲート−ソース間電圧が増大してＮＭＯＳトランジスタＮ３がターンオンし、ＮＭＯＳトランジスタＮ３は、サイリスタ１４を動作させるトリガを発生する。本実施形態では、ＮＭＯＳトランジスタＮ３は、ＮゲートＧｎから電流を引き出してサイリスタ１４を動作させる。一旦サイリスタ１４が動作すると、サージ電流が流れ終わるまで、出力パッド１２の電位が低く抑えられるので、ＮＭＯＳトランジスタＮ１に電流が流れ込まなくなり、ＮＭＯＳトランジスタＮ１の破壊が防止される。

ＮＭＯＳトランジスタＮ１に電流が流れ込まない場合でも、ＮＭＯＳトランジスタＮ３は、ゲートが接地されたオフトランジスタとして機能する。したがって、ＮＭＯＳトランジスタＮ３のスナップバック動作によって寄生バイポーラトランジスタがターンオンし、これによりサイリスタ１４を動作させることもできる。

本実施形態の半導体集積回路１０では、抵抗素子Ｒｎに発生する電圧をＮＭＯＳトランジスタＮ３のゲートによって検知するように構成されているため、抵抗素子Ｒｎが小さくても、ＮＭＯＳトランジスタＮ１を流れる電流に応じてサイリスタ１４を確実に動作させることができる。例えば、抵抗素子Ｒｎが金属配線抵抗で形成された１Ωの抵抗であり、また、ＮＭＯＳトランジスタＮ１が破壊されない程度の電流値である３００ｍＡの電流がＮＭＯＳトランジスタＮ１に流れた場合を考えよう。この場合でも、ノードＡの電位は０．３Ｖに上昇するから、ＮＭＯＳトランジスタＮ３の閾値電圧Ｖｔが０．３Ｖであれば、サイリスタ１４を動作させるトリガを生成することができる。

図７は、本実施形態の半導体集積回路１０の動作の例を示すグラフであり、横軸は出力パッド１２に印加される電圧、縦軸は、出力パッド１２に流れ込む電流を示している。図７の動作では、５Ｖの電圧が印加され、ＮＭＯＳトランジスタＮ１に約５００ｍＡの電流が流れるとサイリスタ１４が動作し、ＮＭＯＳトランジスタＮ１が有効に保護される。

加えて、本実施形態の半導体集積回路１０では、ＮＭＯＳトランジスタＮ３がサイリスタ１４のＮゲートＧｎと接地配線２３の間に接続され、ＮゲートＧｎが出力パッド１２から電気的に切り離されているため、出力キャパシタンスを低くすることができる。図８は、サイリスタ１４とＮＭＯＳトランジスタＮ３の等価回路を示す図である。本実施形態では、ＮＭＯＳトランジスタＮ３がサイリスタ１４のＮゲートＧｎと接地配線２３の間に接続されているので、出力パッド１２の出力キャパシタンスＣ_{ｔｏｔａｌ}は、Ｎウェル３２とＰウェル３３との間に形成される容量Ｃ２とＮＭＯＳトランジスタＮ３の容量Ｃｔ１との並列接続容量と、Ｎウェル３２とＰ^＋領域３５との間のＰＮ接合に形成される容量Ｃ１とが直列に接続された合成容量に一致する。即ち、
Ｃ_{ｔｏｔａｌ}＝Ｃ１／／（Ｃ２＋Ｃｔ１），
ここで「／／」は、直列に接続された容量の合成容量を表す記号である。容量Ｃ１が非常に小さくされた場合には、出力パッド１２の出力キャパシタンスＣ_{ｔｏｔａｌ}は、容量Ｃ１に概ね一致する。即ち、
Ｃ_{ｔｏｔａｌ}≒Ｃ１．

容量Ｃ１は、Ｎウェル３２とＰ^＋領域３５との間のＰＮ接合の面積を小さくすることによって容易に小さくできることに留意されたい。言い換えれば、本実施形態の半導体集積回路１０では、出力パッド１２の出力キャパシタンスＣ_{ｔｏｔａｌ}の減少は容易に実現でき、サイリスタ１４を使用することによる出力パッド１２の出力キャパシタンスＣ_{ｔｏｔａｌ}の減少という特長は損なわれない。

このように、本実施形態の半導体集積回路１０は、低い出力キャパシタンスを有しながら、出力信号が出力される経路の抵抗値の低減とＥＳＤ保護素子のトリガの確実性とを同時に実現することができる。

（第２の実施形態）
図９は、本発明の第２の実施形態の半導体集積回路１０Ａの構成を示す回路図である。第２の実施形態の半導体集積回路１０Ａは、最終段出力ドライバ１６のＰＭＯＳトランジスタＰ１を静電破壊から保護するための構成を有している。詳細には、電源配線２１とノードＢの間に抵抗素子Ｒｐが接続され、ノードＢと出力信号線２２の間にＰＭＯＳトランジスタＰ１が接続されている。抵抗素子Ｒｐは、被保護素子であるＰＭＯＳトランジスタＰ１を流れる電流を検知するために使用される。サイリスタ１４のＰゲートＧｐには、トリガ素子として使用されるＰＭＯＳトランジスタＰ３が接続されている。ＰＭＯＳトランジスタＰ３は、そのドレインがサイリスタ１４のＰゲートＧｐに接続され、ソースがノードＢに接続され、ゲートが電源配線２１に接続されている。パワークランプ１７が、電源配線２１及び接地配線２３の間に接続されている。

以下、本実施形態の半導体集積回路１０Ａの動作、特に、ＰＭＯＳトランジスタＰ３とサイリスタ１４の動作について説明する：
出力パッド１２に、ＶＳＳパッド１３に対して正極性のＥＳＤサージが印加されてＰＭＯＳトランジスタＰ１及びパワークランプ１７を介してサージ電流が流れると、抵抗素子Ｒｐの電圧降下により、電源配線２１の電位がノードＢの電位よりも低くなる。これにより、ＰＭＯＳトランジスタＰ３のゲート電位がソース電位よりも低くなって、ＰＭＯＳトランジスタＰ３がターンオンし、ＰＭＯＳトランジスタＰ３は、サイリスタ１４を動作させるトリガを発生する。本実施形態では、ＰＭＯＳトランジスタＰ３は、ＰゲートＧｐに電流を供給してサイリスタ１４を動作させる。一旦サイリスタ１４が動作すると、サージ電流が流れ終わるまで、出力パッド１２の電位が低く抑えられるので、ＰＭＯＳトランジスタＰ１に電流が流れ込まなくなり、ＰＭＯＳトランジスタＰ１の破壊が防止される。

第２の実施形態の半導体集積回路１０Ａは、抵抗素子Ｒｐに印加される電圧をＰＭＯＳトランジスタＰ３のゲートによって検知するように構成されているため、抵抗素子Ｒｐが小さくても、ＰＭＯＳトランジスタＰ１を流れる電流に応じてサイリスタ１４を確実に動作させることができる。加えて、サイリスタ１４のＮゲートＧｎ及びＰゲートＧｐが出力パッド１２から電気的に切り離されているため、出力パッド１２の出力キャパシタンスを低くすることができる。

（第３の実施形態）
図１０は、本発明の第３の実施形態の半導体集積回路１０Ｂの構成を示す回路図である。第３の実施形態の半導体集積回路１０Ｂは、第３の実施形態の半導体集積回路１０Ａは、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１の両方を静電破壊から保護するための構成を有しており、第１及び第２の実施形態の半導体集積回路１０、１０Ａを組み合わせた構成を有している。詳細には、接地配線２３とノードＡの間に抵抗素子Ｒｎが接続され、ノードＡと出力信号線２２の間にＮＭＯＳトランジスタＮ１が接続されている。ノードＡには、トリガ素子として使用されるＮＭＯＳトランジスタＮ３のゲートが接続されている。ＮＭＯＳトランジスタＮ３のドレインは、サイリスタ１４のＮゲートＧｎに接続され、ソースは接地配線２３に接続されている。更に、電源配線２１とノードＢの間に抵抗素子Ｒｐが接続され、ノードＢと出力信号線２２の間にＰＭＯＳトランジスタＰ１が接続されている。ノードＢには、トリガ素子として使用されるＰＭＯＳトランジスタＰ３のソースが接続されている。ＰＭＯＳトランジスタＰ３は、そのドレインがサイリスタ１４のＰゲートＧｐに接続され、ゲートが電源配線２１に接続されている。パワークランプ１７が、電源配線２１及び接地配線２３の間に接続されている。レイアウト面積を小さくするためには、ＰＭＯＳトランジスタＰ１、Ｐ３が同一のＮウェルに形成されることが好ましい。ＮＭＯＳトランジスタＮ１、Ｎ３がＰウェルに形成される場合には、同じ理由により、ＮＭＯＳトランジスタＮ１、Ｎ３が同一のＰウェルに形成されることが好ましい。

ＮＭＯＳトランジスタＮ１にサージ電流が流れた場合の動作は、第１の実施形態の半導体集積回路１０と同様であり、ＰＭＯＳトランジスタＰ１にサージ電流が流れた場合の動作は、第１の実施形態の半導体集積回路１０Ａと同様である。第３の実施形態の構成によれば、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１のいずれに電流がながれても、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１の両方が破壊に至る前にサイリスタ１４を動作させることができる。また、サイリスタ１４のＰゲートＧｐ、ＮゲートＧｎの両方からトリガをかけることにより、より高速にサイリスタ１４を動作させることが可能になる。

（第４の実施形態）
図１１は、本発明の第４の実施形態の半導体集積回路１０Ｃの構成を示す回路図である。第４の実施形態では、トリガ素子として使用されるＮＭＯＳトランジスタＮ３と直列に電流制限抵抗Ｒ１が接続されている。電流制限抵抗Ｒ１は、サイリスタ１４が動作し始めた後にＮＭＯＳトランジスタＮ３に過剰な電流が流れてＮＭＯＳトランジスタＮ３が破壊されることを防ぐ。図１１の回路では、ＮＭＯＳトランジスタＮ３のドレインとサイリスタ１４のＮゲートＧｎの間に電流制限抵抗Ｒ１が挿入されているが、電流制限抵抗Ｒ１は、ＮＭＯＳトランジスタＮ３のソースと接地配線２３の間に接続されてもよい。

図９、図１０に示されている半導体集積回路１０Ａ、１０Ｂについても同様に、電流制限抵抗がＰＭＯＳトランジスタＰ３に直列に接続されてもよい。電流制限抵抗は、ＰＭＯＳトランジスタＰ３のドレインとサイリスタ１４のＰゲートＧｐの間に接続されてもよく、ＰＭＯＳトランジスタＰ３のソースとノードＢの間に接続されてもよい。

（第５の実施形態）
図１２は、本発明の第５の実施形態の半導体集積回路１０Ｄの構成を示す回路図である。第５の実施形態の半導体集積回路１０Ｄは、サイリスタ１４のＮゲートＧｎにＮＭＯＳトランジスタＮ３によってトリガを供給すると共に、ＰゲートＧｎにＮＭＯＳトランジスタＮ４によってトリガを供給するように構成されている。詳細には、ＮＭＯＳトランジスタＮ４のソースはサイリスタ１４のＰゲートＧｐに接続され、ドレインは電源配線２１に接続され、ゲートはノードＡに接続されている。

ＮＭＯＳトランジスタＮ３、Ｎ４は、いずれも、ノードＡ（即ち、抵抗素子ＲｎとＮＭＯＳトランジスタＮ１のソースの接続ノード）の電位を検知してトリガを生成する。サイリスタ１４のＮゲートＧｎ及びＰゲートＧｐの両方にトリガを供給することにより、サイリスタ１４に高速にトリガをかけることができる。ＰゲートＧｐに供給されるトリガ電流は、出力パッド１２から出力ドライバ１６のＰＭＯＳトランジスタＰ１のドレインとＮウェルで構成される寄生ダイオードを経由してＮＭＯＳトランジスタＮ４を流れ、ＰゲートＧｐに到達する。

（第６の実施形態）
図１３Ａ、図１３Ｂは、本発明の第６の実施形態の半導体集積回路１０Ｅの構成を示す回路図である。本実施形態の半導体集積回路１０Ｅの構成は、サイリスタ１４の放電能力を高くしながら、サイリスタ１４のラッチアップを有効に抑制するためのものである。サイリスタ１４の放電能力は、サイリスタ１４のＮＰＮバイポーラトランジスタのベース抵抗に依存している。即ち、サイリスタ１４が図６Ｂに示されている構成を有している場合には、Ｐ型基板３１のＰウェル３３、３８の間の基板抵抗Ｒｓｕｂが、ＮＰＮバイポーラトランジスタのベース抵抗に相当する。基板抵抗Ｒｓｕｂが大きいと、サイリスタ１４のＮＰＮバイポーラトランジスタの性能が向上してサイリスタ１４の放電能力が高くなり、静電保護のためには有利である。しかしながら、基板抵抗Ｒｓｕｂが増大すると、通常動作時に、ラッチアップを引き起こす可能性がある。

第６の実施形態の半導体集積回路１０Ｅでは、インバータ１８とＮＭＯＳトランジスタＮ５とを設けることにより、サイリスタ１４の放電能力の向上とサイリスタ１４のラッチアップの防止の両方を実現している。インバータ１８は、ノードＡの電位に応答してＮＭＯＳトランジスタＮ５のオンオフをコントロールする。詳細にはインバータ１８は、その入力端子がノードＡに接続され、出力端子がＮＭＯＳトランジスタＮ５のゲートに接続されている。インバータ１８の電源端子は電源配線２１に接続され、接地端子は接地配線２３に接続されている。ＮＭＯＳトランジスタＮ５は、インバータ１８の出力信号に応答してサイリスタ１４のＰゲートＧｐと接地配線２３を電気的に接続し、又は、切り離すスイッチ素子である。ＮＭＯＳトランジスタＮ５のドレインはサイリスタ１４のＰゲートＧｐに接続され、ソースは接地配線２３に接続されている。インバータ１８の閾値電圧（即ち、インバータ１８の出力信号のＨｉｇｈ、Ｌｏｗが切り替わる電圧）は、ＮＭＯＳトランジスタＮ３の閾値電圧とほぼ同じに設定される。ＮＭＯＳトランジスタＮ５は、そのオン抵抗が基板抵抗Ｒｓｕｂよりも小さくなるように形成される。

図１３Ａは、ＥＳＤサージが出力パッド１２に印加されたときの半導体集積回路１０Ｅの動作を示しており、図１３Ｂは、通常動作時の半導体集積回路１０Ｅの動作を示している。図１３Ａを参照して、ＥＳＤサージが出力パッド１２に印加され、抵抗素子Ｒｎ（及びＮＭＯＳトランジスタＮ１）に電流が流れると、ノードＡの電位が上昇する。ノードＡの電位の上昇に応答して、インバータ１８の出力信号は”Ｌｏｗ”レベルにプルダウンされ、ＮＭＯＳトランジスタＮ５がオフされる。この場合、基板抵抗Ｒｓｕｂがサイリスタ１４のＮＰＮトランジスタのベース抵抗として機能する。基板抵抗Ｒｓｕｂを増大させればサイリスタ１４の放電能力が向上することは、上述した通りである。

本実施形態の半導体集積回路１０Ｅの構成によれば、基板抵抗Ｒｓｕｂを増大させても通常動作時にラッチアップが起こりにくい。図１３Ｂを参照して、通常動作時には、インバータ１８の出力信号が”Ｈｉｇｈ”レベルにプルアップされ、ＮＭＯＳトランジスタＮ５がオンされる。ＮＭＯＳトランジスタＮ５のオン抵抗は基板抵抗Ｒｓｕｂよりも小さいため、ＮＭＯＳトランジスタＮ５がオンされると、サイリスタ１４のＮＰＮトランジスタのベース抵抗も小さくなる。このため、通常動作時におけるラッチアップの発生が抑制される。

（第７の実施形態）
図１４は、本発明の第７の実施形態の半導体集積回路１０Ｆの構成を示す回路図である。本実施形態の半導体集積回路１０Ｆの一つの特徴は、ＭＯＳトランジスタの寄生バイポーラトランジスタをＥＳＤ保護素子として使用することである。本実施形態の半導体集積回路１０Ｆでは、最終段出力ドライバ１６のＮＭＯＳトランジスタＮ１の寄生ＮＰＮトランジスタＰＴｒ１をＥＳＤ保護素子として使用している。以下、第７の実施形態の半導体集積回路１０Ｆについて詳細に説明する。

本実施形態の半導体集積回路１０Ｆは、最終段出力ドライバ１６のＰＭＯＳトランジスタＰ１をＥＳＤサージから保護するための構成を有している。ＰＭＯＳトランジスタＰ１に流れる電流を検出するために、ＰＭＯＳトランジスタＰ１のソースと電源配線２１の間に抵抗素子Ｒｐが接続されている。トリガ素子としては、ＰＭＯＳトランジスタＰ３が使用されている。レイアウト面積の縮小のためには、ＰＭＯＳトランジスタＰ１、Ｐ３は、同一のＮウェルに形成されることが好ましい。ＰＭＯＳトランジスタＰ３のソースはノードＢに接続され、ゲートは電源配線２１に接続され、ドレインは、ＮＭＯＳトランジスタＮ１のバックゲート（即ち、ＮＭＯＳトランジスタＮ１が形成されているＰウェルに形成されたＰ^＋領域）に接続されている。ＮＭＯＳトランジスタＮ１のバックゲートは、寄生ＮＰＮトランジスタのベースとして機能することに留意されたい。ＮＭＯＳトランジスタＮ１のバックゲートとは別に、ＮＭＯＳトランジスタＮ１が形成されているＰ型基板を接地するためのＰウェル及びＰ^＋領域が形成されている。図１４の基板抵抗Ｒｓｕｂは、Ｐ型基板３１の抵抗として半導体集積回路１０Ｆに実装される。

第７の実施形態の半導体集積回路１０Ｆの動作を以下に説明する：
出力パッド１２に、ＶＳＳパッド１３に対して正極性のＥＳＤサージが印加され、ＰＭＯＳトランジスタＰ１及びパワークランプ１７を介してサージ電流が流れると、抵抗素子Ｒｐの電圧降下により、電源配線２１の電位がノードＢの電位よりも低くなる。これにより、ＰＭＯＳトランジスタＰ３のゲート電位がソース電位よりも低くなって、ＰＭＯＳトランジスタＰ３がターンオンし、ＰＭＯＳトランジスタＰ３は、寄生ＮＰＮトランジスタＰＴｒ１を動作させるトリガを発生する。本実施形態では、ＰＭＯＳトランジスタＰ３は、寄生ＮＰＮトランジスタＰＴｒ１のベースＧｐに電流を供給して寄生ＮＰＮトランジスタＰＴｒ１を動作させる。一旦、寄生ＮＰＮトランジスタＰＴｒ１が動作すると、サージ電流が流れ終わるまで、出力パッド１２の電位が低く抑えられるので、ＰＭＯＳトランジスタＰ１に電流が流れ込まなくなり、ＰＭＯＳトランジスタＰ１の破壊が防止される。

上記の議論からＥＳＤ保護素子としてサイリスタの代わりに（ＭＯＳトランジスタの寄生バイポーラトランジスタを含む）バイポーラ素子が使用可能であることは、当業者には容易に理解されよう。例えば、ＮＭＯＳトランジスタＮ１の寄生ＮＰＮトランジスタＰＴｒ１の代わりに、通常のＮＰＮバイポーラトランジスタを使用することも可能である。

（第８の実施形態）
図１５は、本発明の第８の実施形態の半導体集積回路１０Ｇの構成を示す回路図である。第８の実施形態では、第７の実施形態の半導体集積回路１０Ｆに、第６の実施形態で説明された、高い放電能力とラッチアップの抑制との両方を実現するための回路構成が適用される。

より具体的には、第８の実施形態では、インバータ１８とＮＭＯＳトランジスタＮ５とが追加的に設けられる。インバータ１８は、その入力端子がノードＡに接続され、出力端子がＮＭＯＳトランジスタＮ５のゲートに接続されている。インバータ１８の電源端子は電源配線２１に接続され、接地端子は接地配線２３に接続されている。ＮＭＯＳトランジスタＮ５のドレインは、ＮＭＯＳトランジスタＮ１のバックゲート（即ち、寄生ＮＰＮトランジスタＰＴｒ１のベース）に接続され、ソースは接地配線２３に接続されている。インバータ１８の閾値電圧（即ち、インバータ１８の出力信号のＨｉｇｈ、Ｌｏｗが切り替わる電圧）は、ＰＭＯＳトランジスタＰ３の閾値電圧とほぼ同じに設定される。ＮＭＯＳトランジスタＮ５は、そのオン抵抗が基板抵抗Ｒｓｕｂよりも小さくなるように形成される。

ＥＳＤサージが出力パッド１２に印加され、抵抗素子Ｒｎ（及びＮＭＯＳトランジスタＮ１）に電流が流れると、ノードＡの電位が上昇する。ノードＡの電位の上昇に応答して、インバータ１８の出力信号は”Ｌｏｗ”レベルにプルダウンされ、ＮＭＯＳトランジスタＮ５がオフされる。この場合、基板抵抗Ｒｓｕｂが寄生ＮＰＮトランジスタのベース抵抗として機能する。基板抵抗Ｒｓｕｂを増大させれば寄生ＮＰＮトランジスタの放電能力が向上することは、当業者には理解されよう。

一方、通常動作時には、インバータ１８の出力信号が”Ｈｉｇｈ”レベルにプルアップされ、ＮＭＯＳトランジスタＮ５がオンされる。ＮＭＯＳトランジスタＮ５のオン抵抗は基板抵抗Ｒｓｕｂよりも小さいため、ＮＭＯＳトランジスタＮ５がオンされると、寄生ＮＰＮトランジスタのベース抵抗も小さくなる。このため、通常動作時におけるラッチアップの発生が抑制される。

なお、本発明は、上記の実施形態に限定されず、様々な変形が可能であることに留意されたい。特に、被保護素子が複数である場合には、その全てに対して抵抗素子Ｒｎ又はＲｐが設けられる必要はないことにも留意されたい。例えば、図１６のように、被保護素子が、ＮＭＯＳトランジスタＮ１、Ｎ１ｂの２つである場合には、ＮＭＯＳトランジスタＮ１にのみ抵抗素子Ｒｎが接続され、ＮＭＯＳトランジスタＮ１ｂには電流を検知するための抵抗は接続されないことも可能である。このような構成でも、ＮＭＯＳトランジスタＮ１、Ｎ１ｂは、ＥＤＳサージから有効に保護される。

また、本実施形態では、出力パッド１２が出力信号の出力に使用されているが、パッド１２は信号の入力に兼用されることも可能である。この場合、パッド１２は、最終段出力ドライバ１６とは別に用意された入力バッファに接続され、Ｉ／Ｏパッドとして機能する。

また、上述の実施形態は、動作に矛盾がない限り、その複数を組み合わることも可能であることに留意されたい。

１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ：半導体集積回路
Ｐ１、Ｐ２、Ｐ３：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ１ｂ：ＮＭＯＳトランジスタ
Ｒｎ、Ｒｐ：抵抗素子
１１：ＶＤＤパッド
１２：出力パッド
１３：ＶＳＳパッド
１４：サイリスタ
１６：最終段出力ドライバ
１７：パワークランプ
１８：インバータ
２１：電源配線
２２：出力信号線
２３：接地配線
３１：Ｐ型基板
３２：Ｎウェル
３３、３８：Ｐウェル
３４、３６：Ｎ^＋領域
３５、３７、３９：Ｐ^＋領域
１００、２００、３００：半導体集積回路
１０１：電源配線
１０２：出力信号線
１０３：接地配線
１１１：ＶＤＤパッド
１１２：出力パッド
１１３：ＶＳＳパッド
１１４：サイリスタ
１１５：内部回路
１１６：最終段出力ドライバ
１１７：前段プリドライバ
１１８：電流検知抵抗
１１９、１２０：ダイオード
１２１：ＥＳＤクランプ
１２２：パワークランプ
１２３：ダイオード
１２４：抵抗素子
１２５：ＰＭＯＳトランジスタ
１３１：Ｐ型基板
１３２：Ｎウェル
１３３、１３８：Ｐウェル
１３４、１３６：Ｎ^＋領域
１３５、１３７、１３９：Ｐ^＋領域

Claims (8)

1. 出力信号の出力に使用される出力パッドと、
   前記出力パッドに接続された出力信号線と、
   接地端子として機能するＶＳＳパッドと、
   電源端子として機能するＶＤＤパッドと、
   前記ＶＤＤパッドに接続された電源配線と、
   前記ＶＳＳパッドに接続された接地配線と、
   前記出力パッドに接続された、前記出力信号を生成する出力ドライバと、
   前記出力信号線と前記接地配線の間に接続され、前記出力パッドに印加されたサージを放電する機能を有するＥＳＤ保護素子と、
   ＰＭＯＳトランジスタである第２トリガ用ＭＯＳトランジスタ
   とを具備し、
   前記出力ドライバは、
   前記出力信号線と第２ノードとの間に接続された第２被保護素子と、
   前記第２ノードと前記電源配線との間に接続された第２抵抗素子
   とを備え、
   前記第２トリガ用ＭＯＳトランジスタは、ゲートが前記電源配線に接続され、ソースが前記第２ノードに接続され、ドレインが前記ＥＳＤ保護素子に接続され、前記ＥＳＤ保護素子を動作させるトリガを生成する
   半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記ＥＳＤ保護素子がサイリスタであり、
   前記第２トリガ用ＭＯＳトランジスタのドレインが前記サイリスタのＰゲートに接続された
   半導体集積回路。
3. 請求項２に記載の半導体集積回路であって、
   前記第２被保護素子は、ドレインが前記出力信号線に接続され、ソースが前記第２ノードに接続された保護対象ＰＭＯＳトランジスタを含む
   半導体集積回路。
4. 請求項１に記載の半導体集積回路であって、
   前記第２被保護素子は、ドレインが前記出力信号線に接続され、ソースが前記第２ノードに接続された保護対象ＰＭＯＳトランジスタを含む
   半導体集積回路。
5. 請求項１又は４のいずれかに記載の半導体集積回路であって、
   前記ＥＳＤ保護素子がバイポーラトランジスタである
   半導体集積回路。
6. 請求項５に記載の半導体集積回路であって、
   前記バイポーラトランジスタが、ＭＯＳトランジスタに寄生する寄生バイポーラトランジスタである
   半導体集積回路。
7. 請求項６に記載の半導体集積回路であって、
   前記ＭＯＳトランジスタが前記出力ドライバに含まれる素子である
   半導体集積回路。
8. 請求項５乃至７のいずれかに記載の半導体集積回路であって、
   更に、スイッチ素子を備え、
   前記出力ドライバは、
   前記出力信号線と第１ノードとの間に接続された第１被保護素子と、
   前記第１ノードと前記接地配線との間に接続された第１抵抗素子
   とを備え、
   前記スイッチ素子は、前記バイポーラトランジスタのベースと前記接地配線の間に接続され、前記第１ノードに発生する電圧に応答してオンオフする
   半導体集積回路。

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