JP5577082B2 - 半導体装置 - Google Patents
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Description
Wiley & Sons Inc(非特許文献1)のpp. 117-119, FIG. 5.9に説明がある。
図5Aは、本発明の第1の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態では、半導体装置が、VDDパッド1と、信号入力パッド2と、GNDパッド3と、電源線(高電位電源線)4と、信号線5と、接地線(低電位電源線)6とを備えている。VDDパッド1、GNDパッド3は、それぞれ、電源線4、接地線6に接続されており、信号入力パッド2は、信号線5のノードAに接続されている。信号入力パッド2は、外部から信号を入力する為の外部接続パッドであり、信号線5は、信号入力パッド2に入力された信号を入力回路7に供給する。入力回路7は、PMOSトランジスタP1と、NMOSトランジスタN1とを備えるバッファとして構成されている。PMOSトランジスタP1は、そのゲートが信号線5のノードBに接続され、ドレインが内部回路に接続される信号線8に接続され、ソースが電源線4に接続される。一方、NMOSトランジスタN1は、そのゲートが信号線5のノードBに接続され、ドレインが信号線8に接続され、ソースが接地線6に接続される。
図8は、本発明の第2の実施形態の半導体装置の構成を示す回路図である。第1の実施形態の回路構成では、10GHzなど、更なる高速化を考えた場合、メインESD保護素子の寄生容量を大幅に縮小する必要があり、メインESD保護素子のサイズもそれに伴い縮小する必要が生じる。この場合、メインESD保護素子の放電能力が低下し、PMOSトランジスタP2に過剰な放電電流が流れ込む可能性がある。PMOSトランジスタP2に過剰な放電電流が流れ込むと、サブESD保護素子として機能するPMOSトランジスタP2自身が破壊される可能性がある。これに対応するために、第2の実施形態では、PMOSトランジスタP2にPMOSトランジスタP2に過剰な放電電流が流れることを防止する手法がとられる。
図9Aは、本発明の第3の実施形態の半導体装置の構成を示す回路図である。第3の実施形態では、信号線5のノードBと接地線6の間にPMOSトランジスタP2と直列にダイオードD2が挿入されている。ダイオードD2は、その順方向が信号線5のノードBから接地線6に向かう方向であるように挿入される。
図10は、本発明の第4の実施形態の半導体装置の構成を示す回路図である。
本実施形態では、サブESD保護素子として、PMOSトランジスタP2の代わりにNMOSトランジスタN2が設けられている。NMOSトランジスタN2は、そのドレインが電源線4に接続され、ソースが信号線5のノードBに接続され、ゲートとバックゲートが接地線6に接続されている。
2:信号入力パッド
3:GNDパッド
4:電源線
5:信号線
6:接地線
7:入力回路
8:信号線
9、10:メインESD保護素子
A、B:ノード
P1、P2、PP2、P2b:PMOSトランジスタ
N1、N2、NN2、N2b:NMOSトランジスタ
Cx:電源容量
D2:ダイオード
101:VDDパッド
102:信号入力パッド
103:GNDパッド
104:電源線
105:信号線
106:接地線
107:入力回路
108:信号線
109、110:ESD保護素子
201:VDDパッド
202:信号パッド
203:GNDパッド
204:電源線
205:信号線
206:接地線
207:サイリスタ
D1:ダイオード
Claims (10)
- 電源線と、
前記電源線に接続された電源線パッドと、
接地線と、
前記接地線に接続された接地線パッドと、
信号入力パッドと、
前記電源線パッド及び前記信号入力パッドの間に接続された第1保護回路部と、
前記接地線パッド及び前記信号入力パッドの間に接続された第2保護回路部と、
保護対象回路と、
前記保護対象回路に接続される接続ノードと、
前記第1保護回路部及び前記第2保護回路部と前記接続ノードとの間に接続された第1抵抗素子と、
第3保護回路部
とを備え、
前記第3保護回路部が、ソースが前記接続ノードに接続され、ドレインが前記接地線に接続され、ゲートとバックゲートが前記電源線に接続された第1PMOSトランジスタと、ソースが前記接続ノードに接続され、ドレインが前記電源線に接続され、ゲートとバックゲートが前記接地線に接続された第1NMOSトランジスタの少なくとも一方を備え、
前記第3保護回路部に流れる放電電流は、前記第1保護回路部及び前記第2保護回路部にそれぞれ流れる放電電流よりも小さいことを特徴とする
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第3保護回路部が
前記第1PMOSトランジスタと、
前記第1PMOSトランジスタのバックゲートと前記電源線の間に接続された第2抵抗素子と、前記接続ノードと前記接地線の間に前記第1PMOSトランジスタと直列に接続された第3抵抗素子とのうちの少なくとも一方
とを備える
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記第3保護回路部が
前記第1NMOSトランジスタと、
前記第1NMOSトランジスタのバックゲートと前記接地線の間に接続された第4抵抗素子と、前記電源線と前記接続ノードとの間に前記第1NMOSトランジスタと直列に接続された第5抵抗素子とのうちの少なくとも一方
とを備える
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第3保護回路部が
前記第1PMOSトランジスタと、
前記接続ノードと前記接地線の間に、前記第1PMOSトランジスタと直列に、前記接続ノードから前記接地線への方向が順方向であるように接続された第1ダイオード素子
を備える
半導体装置。 - 請求項1又は4に記載の半導体装置であって、
前記第3保護回路部が
前記第1NMOSトランジスタと、
前記接続ノードと前記電源線の間に、前記第1NMOSトランジスタと直列に、前記電源線から前記接続ノードへの方向が順方向であるように接続された第2ダイオード素子
を備える
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第3保護回路部が
前記第1PMOSトランジスタと、
前記接続ノードと前記接地線の間に、前記第1PMOSトランジスタと直列に接続された、ゲートとバックゲートとが前記電源線に接続された第2PMOSトランジスタ
とを備える
半導体装置。 - 請求項1又は6に記載の半導体装置であって、
前記第3保護回路部が、
前記第1NMOSトランジスタと、
前記接続ノードと前記電源線の間に、前記第1NMOSトランジスタと直列に接続された、ゲートとバックゲートとが前記接地線に接続された第2NMOSトランジスタ
とを備える
半導体装置。 - 請求項1乃至7のいずれかに記載の半導体装置であって、
前記第3保護回路部が、前記第1PMOSトランジスタを備え、
前記第1保護回路部及び前記第2保護回路部にそれぞれ設けられたメイン保護素子は、前記第1PMOSトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。 - 請求項1乃至7のいずれかに記載の半導体装置であって、
前記第3保護回路部が、前記第1NMOSトランジスタを備え、
前記第1保護回路部及び前記第2保護回路部にそれぞれ設けられたメイン保護素子は、前記第1NMOSトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。 - 請求項1乃至9のいずれかに記載の半導体装置であって、
前記保護対象回路は、
ドレインが内部回路に接続され、ソースが前記接地線に接続され、ゲートが前記接続ノードに接続された第3NMOSトランジスタと、
ドレインが前記内部回路に接続され、ソースが前記電源線に接続され、ゲートが前記接続ノードに接続された第3PMOSトランジスタ
とを備える
半導体装置。
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JP6243720B2 (ja) * | 2013-02-06 | 2017-12-06 | エスアイアイ・セミコンダクタ株式会社 | Esd保護回路を備えた半導体装置 |
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TWI595628B (zh) * | 2016-10-19 | 2017-08-11 | 國立臺灣師範大學 | 靜電放電防護電路及積體電路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102475A (ja) * | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体装置とその製造方法 |
JPH1032260A (ja) * | 1996-07-12 | 1998-02-03 | Yamaha Corp | 入力保護回路 |
JPH11135641A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体集積回路の入力保護回路 |
JP2002270766A (ja) * | 2001-03-06 | 2002-09-20 | Ricoh Co Ltd | Esd保護回路 |
JP2005085820A (ja) * | 2003-09-04 | 2005-03-31 | Seiko Instruments Inc | 半導体装置 |
US7285458B2 (en) * | 2004-02-11 | 2007-10-23 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an ESD protection circuit |
US7385252B2 (en) * | 2004-09-27 | 2008-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD protection for high voltage applications |
US7285828B2 (en) * | 2005-01-12 | 2007-10-23 | Intersail Americas Inc. | Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply |
US7848068B2 (en) * | 2006-09-07 | 2010-12-07 | Industrial Technology Research Institute | ESD protection circuit using self-biased current trigger technique and pumping source mechanism |
WO2008092004A2 (en) * | 2007-01-24 | 2008-07-31 | Keystone Semiconductor, Inc. | Depletion-mode mosfet circuits and applications |
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Cited By (1)
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---|---|---|---|---|
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