JP2002270766A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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Abstract
(57)【要約】
【課題】 出力バッファとしての機能を備えると共に４
方向のＥＳＤに対してバイパスを行って内部回路の保護
を行うことができるＥＳＤ保護回路を得る。 【解決手段】 ダイオード接続されたＰＭＯＳトランジ
スタ２で、ＶＤＤプラスのＥＳＤを速やかに正側電源電
圧ＶＤＤへバイパスし、ダイオード接続されたＮＭＯＳ
トランジスタ４で、ＶＳＳマイナスのＥＳＤを速やかに
負側電源電圧ＶＳＳへバイパスすると共に、ダイオード
を形成するＰＭＯＳトランジスタ３と容量Ｃ１で、ＶＳ
ＳプラスのＥＳＤを負側電源電圧ＶＳＳへバイパスし、
ダイオードを形成するＮＭＯＳトランジスタ５と容量Ｃ
２で、ＶＤＤマイナスのＥＳＤを正側電源電圧ＶＤＤへ
バイパスするようにした。
方向のＥＳＤに対してバイパスを行って内部回路の保護
を行うことができるＥＳＤ保護回路を得る。 【解決手段】 ダイオード接続されたＰＭＯＳトランジ
スタ２で、ＶＤＤプラスのＥＳＤを速やかに正側電源電
圧ＶＤＤへバイパスし、ダイオード接続されたＮＭＯＳ
トランジスタ４で、ＶＳＳマイナスのＥＳＤを速やかに
負側電源電圧ＶＳＳへバイパスすると共に、ダイオード
を形成するＰＭＯＳトランジスタ３と容量Ｃ１で、ＶＳ
ＳプラスのＥＳＤを負側電源電圧ＶＳＳへバイパスし、
ダイオードを形成するＮＭＯＳトランジスタ５と容量Ｃ
２で、ＶＤＤマイナスのＥＳＤを正側電源電圧ＶＤＤへ
バイパスするようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて外部との信号の入力及び／又は出力が行われるＩ
Ｏセルに関し、特に半導体集積回路のＩＯセルへの静電
気放電（electrostatic discharge）に対する保護回路
に関する。
おいて外部との信号の入力及び／又は出力が行われるＩ
Ｏセルに関し、特に半導体集積回路のＩＯセルへの静電
気放電（electrostatic discharge）に対する保護回路
に関する。
【０００２】
【従来の技術】通常、静電気放電（以下、ＥＳＤと呼
ぶ）に対してＩＯセルの保護を行うＥＳＤ保護回路１０
０は、図５で示すように、パッド１０１と正側電源電圧
ＶＤＤが印加されるＶＤＤ端子との間に接続されたＰチ
ャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジ
スタと呼ぶ）１０２と、負側電源電圧ＶＳＳが印加され
るＶＳＳ端子とパッド１０１との間に接続されたＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タと呼ぶ）１０３とで構成されている。ＰＭＯＳトラン
ジスタ１０２は、パッド１０１からＶＤＤ端子の方向が
順方向になるように、ＮＭＯＳトランジスタ１０３は、
ＶＳＳ端子からパッド１０１の方向が順方向になるよう
に、それぞれダイオード接続されている。ＰＭＯＳトラ
ンジスタ１０２及びＮＭＯＳトランジスタ１０３は、出
力バッファとしての機能も果たしている。
ぶ）に対してＩＯセルの保護を行うＥＳＤ保護回路１０
０は、図５で示すように、パッド１０１と正側電源電圧
ＶＤＤが印加されるＶＤＤ端子との間に接続されたＰチ
ャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジ
スタと呼ぶ）１０２と、負側電源電圧ＶＳＳが印加され
るＶＳＳ端子とパッド１０１との間に接続されたＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タと呼ぶ）１０３とで構成されている。ＰＭＯＳトラン
ジスタ１０２は、パッド１０１からＶＤＤ端子の方向が
順方向になるように、ＮＭＯＳトランジスタ１０３は、
ＶＳＳ端子からパッド１０１の方向が順方向になるよう
に、それぞれダイオード接続されている。ＰＭＯＳトラ
ンジスタ１０２及びＮＭＯＳトランジスタ１０３は、出
力バッファとしての機能も果たしている。
【０００３】図５のＥＳＤ保護回路では、パッド１０１
からＶＤＤ端子への方向と、ＶＳＳ端子からパッド１０
１への方向といった２方向のＥＳＤに対してＩＯセル等
の内部回路の保護を行うことができる。しかし、ＶＤＤ
端子からパッドの方向、及びパッドからＶＳＳ端子への
方向の各ＥＳＤに対しては、ＰＭＯＳトランジスタ１０
２及びＮＭＯＳトランジスタ１０３がそれぞれ逆方向と
なる。このため、ＰＭＯＳトランジスタ１０２及びＮＭ
ＯＳトランジスタ１０３は、ブレークダウン又はパンチ
スルーを起こす場合があり、ＩＯセル等の内部回路がＥ
ＳＤによって破壊される場合があった。
からＶＤＤ端子への方向と、ＶＳＳ端子からパッド１０
１への方向といった２方向のＥＳＤに対してＩＯセル等
の内部回路の保護を行うことができる。しかし、ＶＤＤ
端子からパッドの方向、及びパッドからＶＳＳ端子への
方向の各ＥＳＤに対しては、ＰＭＯＳトランジスタ１０
２及びＮＭＯＳトランジスタ１０３がそれぞれ逆方向と
なる。このため、ＰＭＯＳトランジスタ１０２及びＮＭ
ＯＳトランジスタ１０３は、ブレークダウン又はパンチ
スルーを起こす場合があり、ＩＯセル等の内部回路がＥ
ＳＤによって破壊される場合があった。
【０００４】
【発明が解決しようとする課題】そこで、特開平８−２
８８４０３号公報では、パッドから正側電源電圧ＶＤＤ
の方向、負側電源電圧ＶＳＳからパッドの方向、正側電
源電圧ＶＤＤからパッドの方向、パッドから負側電源電
圧ＶＳＳの方向といった４方向のＥＳＤに対して、４種
類の保護回路を設けたものが開示されている。しかし、
特開平８−２８８４０３号公報で開示された保護回路
は、低電圧トリガーシリコン整流器をＥＳＤ保護回路と
して使用しているため、４方向のＥＳＤをバイパスする
ことができるが、ＣＭＯＳ構造ではないため、出力バッ
ファとしての機能は有していない。このため、出力セル
の場合、ＥＳＤ保護回路とは別に出力バッファをＭＯＳ
トランジスタで形成する必要があった。
８８４０３号公報では、パッドから正側電源電圧ＶＤＤ
の方向、負側電源電圧ＶＳＳからパッドの方向、正側電
源電圧ＶＤＤからパッドの方向、パッドから負側電源電
圧ＶＳＳの方向といった４方向のＥＳＤに対して、４種
類の保護回路を設けたものが開示されている。しかし、
特開平８−２８８４０３号公報で開示された保護回路
は、低電圧トリガーシリコン整流器をＥＳＤ保護回路と
して使用しているため、４方向のＥＳＤをバイパスする
ことができるが、ＣＭＯＳ構造ではないため、出力バッ
ファとしての機能は有していない。このため、出力セル
の場合、ＥＳＤ保護回路とは別に出力バッファをＭＯＳ
トランジスタで形成する必要があった。
【０００５】本発明は、上記のような問題を解決するた
めになされたものであり、出力バッファとしての機能を
備えると共に４方向のＥＳＤに対してバイパスを行って
内部回路の保護を行うことができるＥＳＤ保護回路を得
ることを目的とする。
めになされたものであり、出力バッファとしての機能を
備えると共に４方向のＥＳＤに対してバイパスを行って
内部回路の保護を行うことができるＥＳＤ保護回路を得
ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＥＳＤ保
護回路は、外部からの信号の入力及び／又は出力が行わ
れる端子に対するＥＳＤから、該端子に接続された回路
を保護するＥＳＤ保護回路において、上記端子と正側電
源電圧との間に接続されゲートが正側電源電圧に接続さ
れた第１のＭＯＳトランジスタと、上記端子と負側電源
電圧との間に接続されゲートが負側電源電圧に接続され
た第２のＭＯＳトランジスタと、上記端子と負側電源電
圧との間に接続されゲート及びサブストレートゲートが
それぞれ正側電源電圧に接続された第３のＭＯＳトラン
ジスタと、該第３のＭＯＳトランジスタにおけるゲート
と負側電源電圧との間に設けられた第１の容量と、上記
端子と正側電源電圧との間に接続されゲート及びサブス
トレートゲートがそれぞれ負側電源電圧に接続された第
４のＭＯＳトランジスタと、該第４のＭＯＳトランジス
タにおけるゲートと正側電源電圧との間に設けられた第
２の容量とを備えるものである。
護回路は、外部からの信号の入力及び／又は出力が行わ
れる端子に対するＥＳＤから、該端子に接続された回路
を保護するＥＳＤ保護回路において、上記端子と正側電
源電圧との間に接続されゲートが正側電源電圧に接続さ
れた第１のＭＯＳトランジスタと、上記端子と負側電源
電圧との間に接続されゲートが負側電源電圧に接続され
た第２のＭＯＳトランジスタと、上記端子と負側電源電
圧との間に接続されゲート及びサブストレートゲートが
それぞれ正側電源電圧に接続された第３のＭＯＳトラン
ジスタと、該第３のＭＯＳトランジスタにおけるゲート
と負側電源電圧との間に設けられた第１の容量と、上記
端子と正側電源電圧との間に接続されゲート及びサブス
トレートゲートがそれぞれ負側電源電圧に接続された第
４のＭＯＳトランジスタと、該第４のＭＯＳトランジス
タにおけるゲートと正側電源電圧との間に設けられた第
２の容量とを備えるものである。
【０００７】また、上記第１から第４の各ＭＯＳトラン
ジスタ並びに第１及び第２の各容量は、異なる１対の正
側電源電圧及び負側電源電圧ごとにそれぞれ設けられる
ようにしてもよい。
ジスタ並びに第１及び第２の各容量は、異なる１対の正
側電源電圧及び負側電源電圧ごとにそれぞれ設けられる
ようにしてもよい。
【０００８】具体的には、上記第１及び第３のＭＯＳト
ランジスタは、Ｐチャネル型ＭＯＳトランジスタであ
り、上記第２及び第４のＭＯＳトランジスタは、Ｎチャ
ネル型ＭＯＳトランジスタである。
ランジスタは、Ｐチャネル型ＭＯＳトランジスタであ
り、上記第２及び第４のＭＯＳトランジスタは、Ｎチャ
ネル型ＭＯＳトランジスタである。
【０００９】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態におけるＥＳＤ保護回路の例を示した回路図で
ある。図１において、ＥＳＤ保護回路１は、半導体集積
回路等で、内部回路１１に接続されたパッド１０に対す
るＥＳＤが、内部回路１１に影響を与えないようにする
保護回路であり、ＰＭＯＳトランジスタ２，３、ＮＭＯ
Ｓトランジスタ４，５及び容量Ｃ１，Ｃ２で構成されて
いる。外部からの信号の入力及び／又は出力が行われる
パッド１０と正側電源電圧ＶＤＤが印加されるＶＤＤ端
子との間には、ＰＭＯＳトランジスタ２とＮＭＯＳトラ
ンジスタ５が並列に接続され、負側電源電圧ＶＳＳが印
加されるＶＳＳ端子とパッド１０との間には、ＰＭＯＳ
トランジスタ３とＮＭＯＳトランジスタ４が並列に接続
されている。なお、負側電源電圧ＶＳＳは接地電圧であ
ってもよい。
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態におけるＥＳＤ保護回路の例を示した回路図で
ある。図１において、ＥＳＤ保護回路１は、半導体集積
回路等で、内部回路１１に接続されたパッド１０に対す
るＥＳＤが、内部回路１１に影響を与えないようにする
保護回路であり、ＰＭＯＳトランジスタ２，３、ＮＭＯ
Ｓトランジスタ４，５及び容量Ｃ１，Ｃ２で構成されて
いる。外部からの信号の入力及び／又は出力が行われる
パッド１０と正側電源電圧ＶＤＤが印加されるＶＤＤ端
子との間には、ＰＭＯＳトランジスタ２とＮＭＯＳトラ
ンジスタ５が並列に接続され、負側電源電圧ＶＳＳが印
加されるＶＳＳ端子とパッド１０との間には、ＰＭＯＳ
トランジスタ３とＮＭＯＳトランジスタ４が並列に接続
されている。なお、負側電源電圧ＶＳＳは接地電圧であ
ってもよい。
【００１０】ＰＭＯＳトランジスタ２において、ゲート
とサブストレートゲートがソースと共にＶＤＤ端子にそ
れぞれ接続され、ドレインがパッド１０に接続されてい
る。また、ＮＭＯＳトランジスタ４において、ゲートと
サブストレートゲートがソースと共にＶＳＳ端子にそれ
ぞれ接続され、ドレインがパッド１０に接続されてい
る。このように、ＰＭＯＳトランジスタ２はパッド１０
からＶＤＤ端子の方向に、ＮＭＯＳトランジスタ４はＶ
ＳＳ端子からパッド１０の方向にそれぞれ順方向となる
ようなダイオードをそれぞれ形成している。
とサブストレートゲートがソースと共にＶＤＤ端子にそ
れぞれ接続され、ドレインがパッド１０に接続されてい
る。また、ＮＭＯＳトランジスタ４において、ゲートと
サブストレートゲートがソースと共にＶＳＳ端子にそれ
ぞれ接続され、ドレインがパッド１０に接続されてい
る。このように、ＰＭＯＳトランジスタ２はパッド１０
からＶＤＤ端子の方向に、ＮＭＯＳトランジスタ４はＶ
ＳＳ端子からパッド１０の方向にそれぞれ順方向となる
ようなダイオードをそれぞれ形成している。
【００１１】次に、ＰＭＯＳトランジスタ３において、
ゲートとサブストレートゲートがＶＤＤ端子にそれぞれ
接続され、ソースがＶＳＳ端子にドレインがパッド１０
にそれぞれ接続されている。更に、ＰＭＯＳトランジス
タ３のゲート−ソース間には容量Ｃ１が接続されてい
る。また、ＮＭＯＳトランジスタ５において、ゲートと
サブストレートゲートがＶＳＳ端子にそれぞれ接続さ
れ、ソースがＶＤＤ端子にドレインがパッド１０にそれ
ぞれ接続されている。更に、ＮＭＯＳトランジスタ５の
ゲート−ソース間には容量Ｃ２が接続されている。
ゲートとサブストレートゲートがＶＤＤ端子にそれぞれ
接続され、ソースがＶＳＳ端子にドレインがパッド１０
にそれぞれ接続されている。更に、ＰＭＯＳトランジス
タ３のゲート−ソース間には容量Ｃ１が接続されてい
る。また、ＮＭＯＳトランジスタ５において、ゲートと
サブストレートゲートがＶＳＳ端子にそれぞれ接続さ
れ、ソースがＶＤＤ端子にドレインがパッド１０にそれ
ぞれ接続されている。更に、ＮＭＯＳトランジスタ５の
ゲート−ソース間には容量Ｃ２が接続されている。
【００１２】ここで、パッド１０に対するＥＳＤには、
ＶＤＤプラス、ＶＳＳプラス、ＶＤＤマイナス及びＶＳ
Ｓマイナスの４種類のモードがある。ＶＤＤプラスは、
パッド１０に印加された正電圧の静電気が正側電源電圧
ＶＤＤへ放電するモードであり、ＶＳＳプラスは、パッ
ド１０に印加された正電圧の静電気が負側電源電圧ＶＳ
Ｓへ放電するモードである。また、ＶＤＤマイナスは、
パッド１０に印加された負電圧の静電気が正側電源電圧
ＶＤＤへ放電するモードであり、ＶＳＳマイナスは、パ
ッド１０に印加された負電圧の静電気が負側電源電圧Ｖ
ＳＳへ放電するモードである。
ＶＤＤプラス、ＶＳＳプラス、ＶＤＤマイナス及びＶＳ
Ｓマイナスの４種類のモードがある。ＶＤＤプラスは、
パッド１０に印加された正電圧の静電気が正側電源電圧
ＶＤＤへ放電するモードであり、ＶＳＳプラスは、パッ
ド１０に印加された正電圧の静電気が負側電源電圧ＶＳ
Ｓへ放電するモードである。また、ＶＤＤマイナスは、
パッド１０に印加された負電圧の静電気が正側電源電圧
ＶＤＤへ放電するモードであり、ＶＳＳマイナスは、パ
ッド１０に印加された負電圧の静電気が負側電源電圧Ｖ
ＳＳへ放電するモードである。
【００１３】ＰＭＯＳトランジスタ２は、ＶＤＤプラス
のＥＳＤを速やかに正側電源電圧ＶＤＤへバイパスし、
ＮＭＯＳトランジスタ４は、ＶＳＳマイナスのＥＳＤを
速やかに負側電源電圧ＶＳＳへバイパスする。一方、Ｐ
ＭＯＳトランジスタ３は、ＶＳＳプラスのＥＳＤに対し
て機能するトランジスタである。ＶＳＳプラスのＥＳＤ
は、負側電源電圧ＶＳＳを基準としパッド１０に正電圧
が印加されるが、電源が供給されていない場合（ＩＣチ
ップ電源オフ、又はＥＳＤ印加試験時）、ＶＤＤ端子が
オープンとなっていることから、ＰＭＯＳトランジスタ
３のゲートは、オープン（フローティング状態）となっ
ている。
のＥＳＤを速やかに正側電源電圧ＶＤＤへバイパスし、
ＮＭＯＳトランジスタ４は、ＶＳＳマイナスのＥＳＤを
速やかに負側電源電圧ＶＳＳへバイパスする。一方、Ｐ
ＭＯＳトランジスタ３は、ＶＳＳプラスのＥＳＤに対し
て機能するトランジスタである。ＶＳＳプラスのＥＳＤ
は、負側電源電圧ＶＳＳを基準としパッド１０に正電圧
が印加されるが、電源が供給されていない場合（ＩＣチ
ップ電源オフ、又はＥＳＤ印加試験時）、ＶＤＤ端子が
オープンとなっていることから、ＰＭＯＳトランジスタ
３のゲートは、オープン（フローティング状態）となっ
ている。
【００１４】このような状態におけるＰＭＯＳトランジ
スタ３及び容量Ｃ１の動作について、図２を用いて説明
する。なお、図２は、ＰＭＯＳトランジスタ３の構造例
を示した概略図である。パッド１０に対するＶＳＳプラ
スのＥＳＤは、パッド１０に接続されたＰＭＯＳトラン
ジスタ３のドレインＤに伝搬する。ＰＭＯＳトランジス
タ３のドレインＤは、Ｎウェル(Well)２１との間に順方
向の寄生ダイオード２２を形成し、ＶＳＳプラスのＥＳ
Ｄは、Ｎウェル２１に伝搬する。
スタ３及び容量Ｃ１の動作について、図２を用いて説明
する。なお、図２は、ＰＭＯＳトランジスタ３の構造例
を示した概略図である。パッド１０に対するＶＳＳプラ
スのＥＳＤは、パッド１０に接続されたＰＭＯＳトラン
ジスタ３のドレインＤに伝搬する。ＰＭＯＳトランジス
タ３のドレインＤは、Ｎウェル(Well)２１との間に順方
向の寄生ダイオード２２を形成し、ＶＳＳプラスのＥＳ
Ｄは、Ｎウェル２１に伝搬する。
【００１５】このため、ＶＳＳプラスのＥＳＤは、Ｎウ
ェル２１の内部抵抗２３を介して、Ｎウェル２１に正側
電源電圧ＶＤＤを印加するためのＮ＋拡散、すなわちサ
ブストレートゲートＳＧに伝搬する。更に、ＶＳＳプラ
スのＥＳＤは、サブストレートゲートＳＧからＶＤＤ端
子間を接続するＶＤＤラインを介してＰＭＯＳトランジ
スタ３のゲートＧに到達する。すなわち、ＰＭＯＳトラ
ンジスタ３のドレインＤとゲートＧが、Ｎウェル２１を
介して接続されていることになる。このような状態で
は、ＰＭＯＳトランジスタ３は、ＥＳＤ保護トランジス
タとしての機能を十分に発揮できず、内部回路１１の破
壊要因となる。
ェル２１の内部抵抗２３を介して、Ｎウェル２１に正側
電源電圧ＶＤＤを印加するためのＮ＋拡散、すなわちサ
ブストレートゲートＳＧに伝搬する。更に、ＶＳＳプラ
スのＥＳＤは、サブストレートゲートＳＧからＶＤＤ端
子間を接続するＶＤＤラインを介してＰＭＯＳトランジ
スタ３のゲートＧに到達する。すなわち、ＰＭＯＳトラ
ンジスタ３のドレインＤとゲートＧが、Ｎウェル２１を
介して接続されていることになる。このような状態で
は、ＰＭＯＳトランジスタ３は、ＥＳＤ保護トランジス
タとしての機能を十分に発揮できず、内部回路１１の破
壊要因となる。
【００１６】そこで、ＰＭＯＳトランジスタ３のゲート
−ソース間に容量Ｃ１を持たせることにより、ＰＭＯＳ
トランジスタ３のゲート電圧は、容量Ｃ１の充電電流に
よる電圧降下から負側電源電圧ＶＳＳに傾倒した電圧と
なり、ＰＭＯＳトランジスタ３がオンして順方向のダイ
オードとして機能しやすくすることができる。ＰＭＯＳ
トランジスタ３がオンすることで、Ｎウェル２１の電圧
が上昇する前に、ＶＳＳプラスのＥＳＤをＶＳＳ端子か
ら負側電源電圧ＶＳＳへ放電させることができる。この
ようにして、ＰＭＯＳトランジスタ３及び容量Ｃ１は、
ＶＳＳプラスのＥＳＤを速やかにＶＳＳ端子から負側電
源電圧ＶＳＳへバイパスすることができる。
−ソース間に容量Ｃ１を持たせることにより、ＰＭＯＳ
トランジスタ３のゲート電圧は、容量Ｃ１の充電電流に
よる電圧降下から負側電源電圧ＶＳＳに傾倒した電圧と
なり、ＰＭＯＳトランジスタ３がオンして順方向のダイ
オードとして機能しやすくすることができる。ＰＭＯＳ
トランジスタ３がオンすることで、Ｎウェル２１の電圧
が上昇する前に、ＶＳＳプラスのＥＳＤをＶＳＳ端子か
ら負側電源電圧ＶＳＳへ放電させることができる。この
ようにして、ＰＭＯＳトランジスタ３及び容量Ｃ１は、
ＶＳＳプラスのＥＳＤを速やかにＶＳＳ端子から負側電
源電圧ＶＳＳへバイパスすることができる。
【００１７】次に、ＮＭＯＳトランジスタ５は、ＶＤＤ
マイナスのＥＳＤに対して機能するトランジスタであ
る。ＶＤＤマイナスのＥＳＤは、正側電源電圧ＶＤＤを
基準としパッド１０に負電圧が印加されるが、電源が供
給されていない場合（ＩＣチップ電源オフ、又はＥＳＤ
印加試験時）、ＶＳＳ端子がオープンとなっていること
から、ＮＭＯＳトランジスタ５のゲートは、オープン
（フローティング状態）となっている。
マイナスのＥＳＤに対して機能するトランジスタであ
る。ＶＤＤマイナスのＥＳＤは、正側電源電圧ＶＤＤを
基準としパッド１０に負電圧が印加されるが、電源が供
給されていない場合（ＩＣチップ電源オフ、又はＥＳＤ
印加試験時）、ＶＳＳ端子がオープンとなっていること
から、ＮＭＯＳトランジスタ５のゲートは、オープン
（フローティング状態）となっている。
【００１８】このような状態におけるＮＭＯＳトランジ
スタ５及び容量Ｃ２の動作について、図３を用いて説明
する。なお、図３は、ＮＭＯＳトランジスタ５の構造例
を示した概略図である。パッド１０に対するＶＤＤマイ
ナスのＥＳＤは、パッド１０に接続されたＮＭＯＳトラ
ンジスタ５のドレインＤに伝搬する。ＮＭＯＳトランジ
スタ５のドレインＤは、Ｐウェル３１との間に順方向の
寄生ダイオード３２を形成し、ＶＤＤマイナスのＥＳＤ
は、Ｐウェル３１に伝搬する。
スタ５及び容量Ｃ２の動作について、図３を用いて説明
する。なお、図３は、ＮＭＯＳトランジスタ５の構造例
を示した概略図である。パッド１０に対するＶＤＤマイ
ナスのＥＳＤは、パッド１０に接続されたＮＭＯＳトラ
ンジスタ５のドレインＤに伝搬する。ＮＭＯＳトランジ
スタ５のドレインＤは、Ｐウェル３１との間に順方向の
寄生ダイオード３２を形成し、ＶＤＤマイナスのＥＳＤ
は、Ｐウェル３１に伝搬する。
【００１９】このため、ＶＤＤマイナスのＥＳＤは、Ｐ
ウェル３１の内部抵抗３３を介して、Ｐウェル３１に負
側電源電圧ＶＳＳを印加するためのＰ＋拡散、すなわち
サブストレートゲートＳＧに伝搬する。更に、ＶＤＤマ
イナスのＥＳＤは、サブストレートゲートＳＧからＶＳ
Ｓ端子間を接続するＶＳＳラインを介してＮＭＯＳトラ
ンジスタ５のゲートＧに到達する。すなわち、ＮＭＯＳ
トランジスタ５のドレインＤとゲートＧが、Ｐウェル３
１を介して接続されていることになる。このような状態
では、ＮＭＯＳトランジスタ５は、ＥＳＤ保護トランジ
スタとしての機能を十分に発揮できず、内部回路１１の
破壊要因となる。
ウェル３１の内部抵抗３３を介して、Ｐウェル３１に負
側電源電圧ＶＳＳを印加するためのＰ＋拡散、すなわち
サブストレートゲートＳＧに伝搬する。更に、ＶＤＤマ
イナスのＥＳＤは、サブストレートゲートＳＧからＶＳ
Ｓ端子間を接続するＶＳＳラインを介してＮＭＯＳトラ
ンジスタ５のゲートＧに到達する。すなわち、ＮＭＯＳ
トランジスタ５のドレインＤとゲートＧが、Ｐウェル３
１を介して接続されていることになる。このような状態
では、ＮＭＯＳトランジスタ５は、ＥＳＤ保護トランジ
スタとしての機能を十分に発揮できず、内部回路１１の
破壊要因となる。
【００２０】そこで、ＮＭＯＳトランジスタ５のゲート
−ソース間に容量Ｃ２を持たせることにより、ＮＭＯＳ
トランジスタ５のゲート電圧は、容量Ｃ２の放電電流に
よる電圧上昇から正側電源電圧ＶＤＤに傾倒した電圧と
なり、ＮＭＯＳトランジスタ５がオンして順方向のダイ
オードとして機能しやすくすることができる。ＮＭＯＳ
トランジスタ５がオンすることで、Ｐウェル３１の電圧
が降下する前に、ＶＳＳプラスのＥＳＤをＶＤＤ端子か
ら正側電源電圧ＶＤＤへ放電させることができる。この
ようにして、ＮＭＯＳトランジスタ５及び容量Ｃ２は、
ＶＤＤマイナスのＥＳＤを速やかにＶＤＤ端子から正側
電源電圧ＶＤＤへバイパスすることができる。
−ソース間に容量Ｃ２を持たせることにより、ＮＭＯＳ
トランジスタ５のゲート電圧は、容量Ｃ２の放電電流に
よる電圧上昇から正側電源電圧ＶＤＤに傾倒した電圧と
なり、ＮＭＯＳトランジスタ５がオンして順方向のダイ
オードとして機能しやすくすることができる。ＮＭＯＳ
トランジスタ５がオンすることで、Ｐウェル３１の電圧
が降下する前に、ＶＳＳプラスのＥＳＤをＶＤＤ端子か
ら正側電源電圧ＶＤＤへ放電させることができる。この
ようにして、ＮＭＯＳトランジスタ５及び容量Ｃ２は、
ＶＤＤマイナスのＥＳＤを速やかにＶＤＤ端子から正側
電源電圧ＶＤＤへバイパスすることができる。
【００２１】一方、上記説明では、単電源の場合を例に
して説明したが、多電源の場合は、ＥＳＤ保護回路１
は、図４のようになる。なお、図４では、２種類の正側
電源電圧と２種類の負側電源電圧の場合を例にして示し
ており、図１と同じものは同じ符号で示している。図４
において、ＥＳＤ保護回路１ａは、ＰＭＯＳトランジス
タ２，３，４２，４３、ＮＭＯＳトランジスタ４，５，
４４，４５及び容量Ｃ１〜Ｃ４で構成されている。ＰＭ
ＯＳトランジスタ２，３、ＮＭＯＳトランジスタ４，５
及び容量Ｃ１，Ｃ２においては、正側電源電圧ＶＤＤを
第１正側電源電圧ＶＤＤ１に、負側電源電圧ＶＳＳを第
１負側電源電圧ＶＳＳ１に置き換える以外は図１のＥＳ
Ｄ保護回路１と同じでありその説明を省略する。
して説明したが、多電源の場合は、ＥＳＤ保護回路１
は、図４のようになる。なお、図４では、２種類の正側
電源電圧と２種類の負側電源電圧の場合を例にして示し
ており、図１と同じものは同じ符号で示している。図４
において、ＥＳＤ保護回路１ａは、ＰＭＯＳトランジス
タ２，３，４２，４３、ＮＭＯＳトランジスタ４，５，
４４，４５及び容量Ｃ１〜Ｃ４で構成されている。ＰＭ
ＯＳトランジスタ２，３、ＮＭＯＳトランジスタ４，５
及び容量Ｃ１，Ｃ２においては、正側電源電圧ＶＤＤを
第１正側電源電圧ＶＤＤ１に、負側電源電圧ＶＳＳを第
１負側電源電圧ＶＳＳ１に置き換える以外は図１のＥＳ
Ｄ保護回路１と同じでありその説明を省略する。
【００２２】パッド１０と第２正側電源電圧ＶＤＤ２が
印加されるＶＤＤ２端子との間には、ＰＭＯＳトランジ
スタ４２とＮＭＯＳトランジスタ４５が並列に接続さ
れ、第２負側電源電圧ＶＳＳ２が印加されるＶＳＳ２端
子とパッド１０との間には、ＰＭＯＳトランジスタ４３
とＮＭＯＳトランジスタ４４が並列に接続されている。
印加されるＶＤＤ２端子との間には、ＰＭＯＳトランジ
スタ４２とＮＭＯＳトランジスタ４５が並列に接続さ
れ、第２負側電源電圧ＶＳＳ２が印加されるＶＳＳ２端
子とパッド１０との間には、ＰＭＯＳトランジスタ４３
とＮＭＯＳトランジスタ４４が並列に接続されている。
【００２３】ＰＭＯＳトランジスタ４２において、ゲー
トとサブストレートゲートがソースと共にＶＤＤ２端子
にそれぞれ接続され、ドレインがパッド１０に接続され
ている。また、ＮＭＯＳトランジスタ４４において、ゲ
ートとサブストレートゲートがソースと共にＶＳＳ２端
子にそれぞれ接続され、ドレインがパッド１０に接続さ
れている。このように、ＰＭＯＳトランジスタ４２はパ
ッド１０からＶＤＤ２端子の方向に、ＮＭＯＳトランジ
スタ４４はＶＳＳ２端子からパッド１０の方向にそれぞ
れ順方向となるようなダイオードをそれぞれ形成してい
る。
トとサブストレートゲートがソースと共にＶＤＤ２端子
にそれぞれ接続され、ドレインがパッド１０に接続され
ている。また、ＮＭＯＳトランジスタ４４において、ゲ
ートとサブストレートゲートがソースと共にＶＳＳ２端
子にそれぞれ接続され、ドレインがパッド１０に接続さ
れている。このように、ＰＭＯＳトランジスタ４２はパ
ッド１０からＶＤＤ２端子の方向に、ＮＭＯＳトランジ
スタ４４はＶＳＳ２端子からパッド１０の方向にそれぞ
れ順方向となるようなダイオードをそれぞれ形成してい
る。
【００２４】次に、ＰＭＯＳトランジスタ４３におい
て、ゲートとサブストレートゲートがＶＤＤ２端子にそ
れぞれ接続され、ソースがＶＳＳ２端子にドレインがパ
ッド１０にそれぞれ接続されている。更に、ＰＭＯＳト
ランジスタ４３のゲート−ソース間には容量Ｃ３が接続
されている。また、ＮＭＯＳトランジスタ４５におい
て、ゲートとサブストレートゲートがＶＳＳ２端子にそ
れぞれ接続され、ソースがＶＤＤ２端子にドレインがパ
ッド１０にそれぞれ接続されている。更に、ＮＭＯＳト
ランジスタ４５のゲート−ソース間には容量Ｃ４が接続
されている。
て、ゲートとサブストレートゲートがＶＤＤ２端子にそ
れぞれ接続され、ソースがＶＳＳ２端子にドレインがパ
ッド１０にそれぞれ接続されている。更に、ＰＭＯＳト
ランジスタ４３のゲート−ソース間には容量Ｃ３が接続
されている。また、ＮＭＯＳトランジスタ４５におい
て、ゲートとサブストレートゲートがＶＳＳ２端子にそ
れぞれ接続され、ソースがＶＤＤ２端子にドレインがパ
ッド１０にそれぞれ接続されている。更に、ＮＭＯＳト
ランジスタ４５のゲート−ソース間には容量Ｃ４が接続
されている。
【００２５】ここで、パッド１０に対するＥＳＤには、
ＶＤＤ１プラス、ＶＳＳ１プラス、ＶＤＤ１マイナス、
ＶＳＳ１マイナス、ＶＤＤ２プラス、ＶＳＳ２プラス、
ＶＤＤ２マイナス及びＶＳＳ２マイナスの８種類のモー
ドがある。ＶＤＤ１プラスは、パッド１０に印加された
正電圧の静電気が第１正側電源電圧ＶＤＤ１に対して放
電するモードであり、ＶＳＳ１プラスは、パッド１０に
印加された正電圧の静電気が第１負側電源電圧ＶＳＳ１
に対して放電するモードである。また、ＶＤＤ１マイナ
スは、パッド１０に印加された負電圧の静電気が第１正
側電源電圧ＶＤＤ１に対して放電するモードであり、Ｖ
ＳＳ１マイナスは、パッド１０に印加された負電圧の静
電気が第１負側電源電圧ＶＳＳ１に対して放電するモー
ドである。
ＶＤＤ１プラス、ＶＳＳ１プラス、ＶＤＤ１マイナス、
ＶＳＳ１マイナス、ＶＤＤ２プラス、ＶＳＳ２プラス、
ＶＤＤ２マイナス及びＶＳＳ２マイナスの８種類のモー
ドがある。ＶＤＤ１プラスは、パッド１０に印加された
正電圧の静電気が第１正側電源電圧ＶＤＤ１に対して放
電するモードであり、ＶＳＳ１プラスは、パッド１０に
印加された正電圧の静電気が第１負側電源電圧ＶＳＳ１
に対して放電するモードである。また、ＶＤＤ１マイナ
スは、パッド１０に印加された負電圧の静電気が第１正
側電源電圧ＶＤＤ１に対して放電するモードであり、Ｖ
ＳＳ１マイナスは、パッド１０に印加された負電圧の静
電気が第１負側電源電圧ＶＳＳ１に対して放電するモー
ドである。
【００２６】同様に、ＶＤＤ２プラスは、パッド１０に
印加された正電圧の静電気が第２正側電源電圧ＶＤＤ２
に対して放電するモードであり、ＶＳＳ２プラスは、パ
ッド１０に印加された正電圧の静電気が第２負側電源電
圧ＶＳＳ２に対して放電するモードである。また、ＶＤ
Ｄ２マイナスは、パッド１０に印加された負電圧の静電
気が第２正側電源電圧ＶＤＤ２に対して放電するモード
であり、ＶＳＳ２マイナスは、パッド１０に印加された
負電圧の静電気が第２負側電源電圧ＶＳＳ２に対して放
電するモードである。
印加された正電圧の静電気が第２正側電源電圧ＶＤＤ２
に対して放電するモードであり、ＶＳＳ２プラスは、パ
ッド１０に印加された正電圧の静電気が第２負側電源電
圧ＶＳＳ２に対して放電するモードである。また、ＶＤ
Ｄ２マイナスは、パッド１０に印加された負電圧の静電
気が第２正側電源電圧ＶＤＤ２に対して放電するモード
であり、ＶＳＳ２マイナスは、パッド１０に印加された
負電圧の静電気が第２負側電源電圧ＶＳＳ２に対して放
電するモードである。
【００２７】ＰＭＯＳトランジスタ２は、ＶＤＤ１プラ
スのＥＳＤを速やかに第１正側電源電圧ＶＤＤ１へバイ
パスし、ＮＭＯＳトランジスタ４は、ＶＳＳ１マイナス
のＥＳＤを速やかに第１負側電源電圧ＶＳＳ１へバイパ
スする。また、ＰＭＯＳトランジスタ３及び容量Ｃ１
は、ＶＳＳ１プラスのＥＳＤを第１負側電源電圧ＶＳＳ
１へバイパスし、ＮＭＯＳトランジスタ５及び容量Ｃ２
は、ＶＤＤ１マイナスのＥＳＤを第１正側電源電圧ＶＤ
Ｄ１へバイパスする。
スのＥＳＤを速やかに第１正側電源電圧ＶＤＤ１へバイ
パスし、ＮＭＯＳトランジスタ４は、ＶＳＳ１マイナス
のＥＳＤを速やかに第１負側電源電圧ＶＳＳ１へバイパ
スする。また、ＰＭＯＳトランジスタ３及び容量Ｃ１
は、ＶＳＳ１プラスのＥＳＤを第１負側電源電圧ＶＳＳ
１へバイパスし、ＮＭＯＳトランジスタ５及び容量Ｃ２
は、ＶＤＤ１マイナスのＥＳＤを第１正側電源電圧ＶＤ
Ｄ１へバイパスする。
【００２８】同様に、ＰＭＯＳトランジスタ４２は、Ｖ
ＤＤ２プラスのＥＳＤを速やかに第２正側電源電圧ＶＤ
Ｄ２へバイパスし、ＮＭＯＳトランジスタ４４は、ＶＳ
Ｓ２マイナスのＥＳＤを速やかに第２負側電源電圧ＶＳ
Ｓ２へバイパスする。また、ＰＭＯＳトランジスタ４３
及び容量Ｃ３は、ＶＳＳ２プラスのＥＳＤを第２負側電
源電圧ＶＳＳ２へバイパスし、ＮＭＯＳトランジスタ４
５及び容量Ｃ４は、ＶＤＤ２マイナスのＥＳＤを第２正
側電源電圧ＶＤＤ２へバイパスする。なお、ＰＭＯＳト
ランジスタ４３及び容量Ｃ３の動作は、図１及び図２に
おけるＰＭＯＳトランジスタ３及び容量Ｃ１の場合と同
様であり、ＮＭＯＳトランジスタ４５及び容量Ｃ４の動
作は、図１及び図３におけるＮＭＯＳトランジスタ５及
び容量Ｃ２の場合と同様であることからその説明を省略
する。
ＤＤ２プラスのＥＳＤを速やかに第２正側電源電圧ＶＤ
Ｄ２へバイパスし、ＮＭＯＳトランジスタ４４は、ＶＳ
Ｓ２マイナスのＥＳＤを速やかに第２負側電源電圧ＶＳ
Ｓ２へバイパスする。また、ＰＭＯＳトランジスタ４３
及び容量Ｃ３は、ＶＳＳ２プラスのＥＳＤを第２負側電
源電圧ＶＳＳ２へバイパスし、ＮＭＯＳトランジスタ４
５及び容量Ｃ４は、ＶＤＤ２マイナスのＥＳＤを第２正
側電源電圧ＶＤＤ２へバイパスする。なお、ＰＭＯＳト
ランジスタ４３及び容量Ｃ３の動作は、図１及び図２に
おけるＰＭＯＳトランジスタ３及び容量Ｃ１の場合と同
様であり、ＮＭＯＳトランジスタ４５及び容量Ｃ４の動
作は、図１及び図３におけるＮＭＯＳトランジスタ５及
び容量Ｃ２の場合と同様であることからその説明を省略
する。
【００２９】このように、本実施の形態におけるＥＳＤ
保護回路は、ダイオード接続されたＰＭＯＳトランジス
タ２で、ＶＤＤプラスのＥＳＤを速やかに正側電源電圧
ＶＤＤへバイパスし、ダイオード接続されたＮＭＯＳト
ランジスタ４で、ＶＳＳマイナスのＥＳＤを速やかに負
側電源電圧ＶＳＳへバイパスすると共に、ダイオードを
形成するＰＭＯＳトランジスタ３と容量Ｃ１で、ＶＳＳ
プラスのＥＳＤを負側電源電圧ＶＳＳへバイパスし、ダ
イオードを形成するＮＭＯＳトランジスタ５と容量Ｃ２
で、ＶＤＤマイナスのＥＳＤを正側電源電圧ＶＤＤへバ
イパスするようにした。このことから、出力バッファの
機能を持ちながら、４方向のＥＳＤに対して内部回路に
伝搬することなく迅速でかつ確実にバイパスさせること
ができ、半導体集積回路のＥＳＤ保護能力を向上させる
ことができる。
保護回路は、ダイオード接続されたＰＭＯＳトランジス
タ２で、ＶＤＤプラスのＥＳＤを速やかに正側電源電圧
ＶＤＤへバイパスし、ダイオード接続されたＮＭＯＳト
ランジスタ４で、ＶＳＳマイナスのＥＳＤを速やかに負
側電源電圧ＶＳＳへバイパスすると共に、ダイオードを
形成するＰＭＯＳトランジスタ３と容量Ｃ１で、ＶＳＳ
プラスのＥＳＤを負側電源電圧ＶＳＳへバイパスし、ダ
イオードを形成するＮＭＯＳトランジスタ５と容量Ｃ２
で、ＶＤＤマイナスのＥＳＤを正側電源電圧ＶＤＤへバ
イパスするようにした。このことから、出力バッファの
機能を持ちながら、４方向のＥＳＤに対して内部回路に
伝搬することなく迅速でかつ確実にバイパスさせること
ができ、半導体集積回路のＥＳＤ保護能力を向上させる
ことができる。
【００３０】更に、半導体集積回路が多電源構成になっ
ている場合においても、すべての方向のＥＳＤに対して
順方向のダイオードを形成することができ、多電源構成
の半導体集積回路に対するＥＳＤからの保護を容易に行
うことができる。
ている場合においても、すべての方向のＥＳＤに対して
順方向のダイオードを形成することができ、多電源構成
の半導体集積回路に対するＥＳＤからの保護を容易に行
うことができる。
【００３１】
【発明の効果】上記の説明から明らかなように、本発明
のＥＳＤ保護回路によれば、ダイオード接続された第１
のＭＯＳトランジスタで、ＶＤＤプラスのＥＳＤを速や
かに正側電源電圧へバイパスし、ダイオード接続された
第３のＭＯＳトランジスタで、ＶＳＳマイナスのＥＳＤ
を速やかに負側電源電圧へバイパスすると共に、ダイオ
ードを形成する第２のＭＯＳトランジスタと第１の容量
で、ＶＳＳプラスのＥＳＤを負側電源電圧へバイパス
し、ダイオードを形成する第４のＭＯＳトランジスタと
第２の容量で、ＶＤＤマイナスのＥＳＤを正側電源電圧
へバイパスするようにした。具体的には、上記第１及び
第３のＭＯＳトランジスタにＰチャネル型ＭＯＳトラン
ジスタを使用し、上記第２及び第４のＭＯＳトランジス
タにＮチャネル型ＭＯＳトランジスタを使用するように
した。このことから、出力バッファの機能を持ちなが
ら、４方向のＥＳＤに対して端子に接続された回路に伝
搬させることなく迅速でかつ確実にバイパスさせること
ができ、半導体集積回路に対するＥＳＤ保護能力を向上
させることができる。
のＥＳＤ保護回路によれば、ダイオード接続された第１
のＭＯＳトランジスタで、ＶＤＤプラスのＥＳＤを速や
かに正側電源電圧へバイパスし、ダイオード接続された
第３のＭＯＳトランジスタで、ＶＳＳマイナスのＥＳＤ
を速やかに負側電源電圧へバイパスすると共に、ダイオ
ードを形成する第２のＭＯＳトランジスタと第１の容量
で、ＶＳＳプラスのＥＳＤを負側電源電圧へバイパス
し、ダイオードを形成する第４のＭＯＳトランジスタと
第２の容量で、ＶＤＤマイナスのＥＳＤを正側電源電圧
へバイパスするようにした。具体的には、上記第１及び
第３のＭＯＳトランジスタにＰチャネル型ＭＯＳトラン
ジスタを使用し、上記第２及び第４のＭＯＳトランジス
タにＮチャネル型ＭＯＳトランジスタを使用するように
した。このことから、出力バッファの機能を持ちなが
ら、４方向のＥＳＤに対して端子に接続された回路に伝
搬させることなく迅速でかつ確実にバイパスさせること
ができ、半導体集積回路に対するＥＳＤ保護能力を向上
させることができる。
【００３２】また、上記第１から第４の各ＭＯＳトラン
ジスタ並びに第１及び第２の各容量を、異なる１対の正
側電源電圧及び負側電源電圧ごとにそれぞれ設けるよう
にした。このことから、半導体集積回路が多電源構成に
なっている場合においても、すべての方向のＥＳＤに対
して順方向のダイオードを形成することができ、多電源
構成の半導体集積回路に対するＥＳＤからの保護を容易
に行うことができる。
ジスタ並びに第１及び第２の各容量を、異なる１対の正
側電源電圧及び負側電源電圧ごとにそれぞれ設けるよう
にした。このことから、半導体集積回路が多電源構成に
なっている場合においても、すべての方向のＥＳＤに対
して順方向のダイオードを形成することができ、多電源
構成の半導体集積回路に対するＥＳＤからの保護を容易
に行うことができる。
【図１】 本発明の実施の形態におけるＥＳＤ保護回路
の例を示した回路図である。
の例を示した回路図である。
【図２】 図１のＰＭＯＳトランジスタ３の構造例を示
した概略図である。
した概略図である。
【図３】 図１のＮＭＯＳトランジスタ５の構造例を示
した概略図である。
した概略図である。
【図４】 本発明の実施の形態におけるＥＳＤ保護回路
の他の例を示した回路図である。
の他の例を示した回路図である。
【図５】 従来のＥＳＤ保護回路の例を示した回路図で
ある。
ある。
１，１ａ ＥＳＤ保護回路 ２，３，４２，４３ ＰＭＯＳトランジスタ ４，５，４４，４５ ＮＭＯＳトランジスタ Ｃ１，Ｃ２，Ｃ３，Ｃ４ 容量 １０ パッド １１ 内部回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 BH03 BH04 BH07 BH13 CD08 EZ20 5F048 AA02 AB05 AB06 AB07 AC03 AC10 BA01 BE03 BE09 BF17 BF18 CC06 CC09 CC15 CC16 CC19 5J032 AA02 AC18
Claims (3)
- 【請求項１】 外部からの信号の入力及び／又は出力が
行われる端子に対するＥＳＤから、該端子に接続された
回路を保護するＥＳＤ保護回路において、 上記端子と正側電源電圧との間に接続され、ゲートが正
側電源電圧に接続された第１のＭＯＳトランジスタと、 上記端子と負側電源電圧との間に接続され、ゲートが負
側電源電圧に接続された第２のＭＯＳトランジスタと、 上記端子と負側電源電圧との間に接続され、ゲート及び
サブストレートゲートがそれぞれ正側電源電圧に接続さ
れた第３のＭＯＳトランジスタと、 該第３のＭＯＳトランジスタにおけるゲートと負側電源
電圧との間に設けられた第１の容量と、 上記端子と正側電源電圧との間に接続され、ゲート及び
サブストレートゲートがそれぞれ負側電源電圧に接続さ
れた第４のＭＯＳトランジスタと、 該第４のＭＯＳトランジスタにおけるゲートと正側電源
電圧との間に設けられた第２の容量と、を備えることを
特徴とするＥＳＤ保護回路。 - 【請求項２】 上記第１から第４の各ＭＯＳトランジス
タ並びに第１及び第２の各容量は、異なる１対の正側電
源電圧及び負側電源電圧ごとにそれぞれ設けられること
を特徴とする請求項１記載のＥＳＤ保護回路。 - 【請求項３】 上記第１及び第３のＭＯＳトランジスタ
は、Ｐチャネル型ＭＯＳトランジスタであり、上記第２
及び第４のＭＯＳトランジスタは、Ｎチャネル型ＭＯＳ
トランジスタであることを特徴とする請求項１又は２記
載のＥＳＤ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061820A JP2002270766A (ja) | 2001-03-06 | 2001-03-06 | Ｅｓｄ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061820A JP2002270766A (ja) | 2001-03-06 | 2001-03-06 | Ｅｓｄ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270766A true JP2002270766A (ja) | 2002-09-20 |
Family
ID=18921046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001061820A Pending JP2002270766A (ja) | 2001-03-06 | 2001-03-06 | Ｅｓｄ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270766A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416830C (zh) * | 2004-02-17 | 2008-09-03 | 因芬尼昂技术股份公司 | 具有静电放电保护电路的半导体电路的保护装置 |
| JP2011124285A (ja) * | 2009-12-08 | 2011-06-23 | Renesas Electronics Corp | 半導体装置 |
| CN103944154A (zh) * | 2013-12-11 | 2014-07-23 | 厦门天马微电子有限公司 | 一种静电保护电路及液晶显示器 |
| CN106959562A (zh) * | 2017-05-09 | 2017-07-18 | 惠科股份有限公司 | 一种显示面板 |
| CN108768314A (zh) * | 2018-07-18 | 2018-11-06 | 天津大学 | 一种用分立元器件对放大器负压端口进行保护的电路 |
-
2001
- 2001-03-06 JP JP2001061820A patent/JP2002270766A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416830C (zh) * | 2004-02-17 | 2008-09-03 | 因芬尼昂技术股份公司 | 具有静电放电保护电路的半导体电路的保护装置 |
| JP2011124285A (ja) * | 2009-12-08 | 2011-06-23 | Renesas Electronics Corp | 半導体装置 |
| CN103944154A (zh) * | 2013-12-11 | 2014-07-23 | 厦门天马微电子有限公司 | 一种静电保护电路及液晶显示器 |
| CN106959562A (zh) * | 2017-05-09 | 2017-07-18 | 惠科股份有限公司 | 一种显示面板 |
| WO2018205238A1 (zh) * | 2017-05-09 | 2018-11-15 | 惠科股份有限公司 | 一种显示面板 |
| US10989970B2 (en) | 2017-05-09 | 2021-04-27 | HKC Corporation Limited | Display panel having electrostatic discharge circuit and display device |
| CN108768314A (zh) * | 2018-07-18 | 2018-11-06 | 天津大学 | 一种用分立元器件对放大器负压端口进行保护的电路 |
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