CN100416830C - 具有静电放电保护电路的半导体电路的保护装置 - Google Patents
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Abstract
本发明涉及一种用于半导体电路的ESD保护装置，其具有被连接于基板接触(SK1)及地电位连接(VSS)间且电连接至该基板接触(SK1)的至少一ESD保护组件(SD1至SD4；RS)。该ESD保护组件为ESD保护二极管(SD1至SD4)或ESD保护晶体管(ST1，ST2)形式。亦可在该基板接触(SK1)及该地电位连接(VSS)之间连接电阻器(RS)或ESD保护晶体管(ST1)以作为ESD保护组件，并另外在基板接触(SK1)及供给电压电位连接(VDD)间连接ESD保护二极管(SD2)或ESD保护晶体管(ST2)。
Description
技术领域
本发明系有关半导体，特别是集成电路之ESD保护装置。
背景技术
已知集成电路(ICs)可能受到严重损害或可能因静电放电(ESD)事件而被破坏。与放电相关之电荷可以许多方式来制造，例如藉由闪电，如合成纤维覆面例之绝缘体间之摩擦，或藉由与自动芯片处理装置接触。无论ESD电压何时被耦和至例如I/O连接(集成电路之信号输入及输出)或电压连接之一或更多，损害或破坏均可能发生或出现在那里。
由于如被连接至不同供给电压之n阱之掺杂区域间之ESD放电期间之电压差，电子闪络亦可发生于这些点上。只要这些情况中之电流保持被限制为低于特定阈值以下之值，此处理系可逆且无破坏产生。此于高阻抗闪络特性中特别被确保，其可被观察于这些达到特定电流位准之点上。然而，若电流密度于此闪络期间较高，则低阻抗响应会因寄生二极晶体管之触发而产生，导致电流急遽上升而产生局部融化及不可逆之破坏。如这些之临界点处之一典型量测系藉由n阱区域间之适当区隔选择来确保寄生晶体管不可能因所谓穿透(punchthrough)效应或其它崩溃效应而崩溃。然而，此(破坏性)低阻抗状态不仅可能因这些机构而且可能因寄生二极晶体管之驱动位准藉由例如当ESD事件发生时因潜在分配所造成局部基板电位改变而被增加而产生。由于一般ESD保护概念，例如因为操作电压不同，所以供给电压网络(VDD网络)不能经由背对背并联二极管或彼此双重链接直接被保护。因此，ESD脉冲系经由产生显著电压降之地电位轨(VSS轨)被耗散。若基板接触被连接至此VSS网络，则这些电压降可能导致上述之驱动位准。
因此，必须提供半导体电路或集成电路中之ESD保护装置，以保护它们不致受到该过电压及因其而产生之损害及破坏。最新集成电路中，这些电路必须具有达若干Kv之电压及达若干安培大小阶之电流之ESD电阻。因此，必须避免电压连接之间或总线线上之电压降，并保持总线线阻抗很低。此情况中，总线线表示亦意指供给电压轨。
一已知ESD保护装置系被揭示于德国早期公开说明书DE 199 44489 A1中，琪说明用于半导体装置之信号输入及输出之ESD保护装置，其中半导体基板系被连接至基板总线以便施加地基板电位至该半导体基板，且该半导体基板中之半导体掺杂区域系被连接至功率总线以便施加地功率电位至该半导体掺杂区域，一寄生二极管被形成于该功率总线及该基板总线之间。供给电压电位可经由供给总线被施加至被提供I/O垫片之半导体装置。再者，已知ESD保护装置例中，顺向偏压崩塌二极管系被连接于基板总线及功率总线之间，而附加顺向偏压ESD二极管系被连接于功率总线及供给总线之间。已知ESD保护装置提供基板总线上及功率总线上，也就是两地总线上之ESD负载所产生损害之保护。一般操作期间，这些总线系处于相同电位。早期公开说明书揭示I/O供给网络中总线间，也就是仅信号输入及输出之保护之ESD概念。然而，已知ESD保护装置并不适用且亦不被设计用于提供可靠保护来避免ESD事件发生时之基板接触，阱接触或保护环接触，其供电线或半导体电路之核心区域中之掺杂区域之损害或破坏。
图1显示一进一步已知ESD保护装置，其中p+掺杂区域(当作基板接触)及两n阱区域系被形成于基板S中。p+基板接触系被电连接至地电位VSS。第一n阱区域系与第一供给电压电位VDDP做电子接触，而第二n阱区域系与第二供给电压电位VDD做电子接触。第一寄生总线电阻R1及包含一第一ESD保护组件ESD1及一寄生或明确既存二极管D1之并联电路系被串联于地电位连接VSS及第一供给电压电位连接VDDP之间。第二寄生总线电阻R2及包含一第二ESD保护组件ESD2及一寄生或明确被提供二极管D2之并联电路同样被串联于地电位连接VSS及第二供给电压电位连接VDD之间。如上述，此已知ESD保护装置之一缺点系当ESD事件发生于第一供给电压电位连接VDDP处时，正电位被局部制造于地电位连接VSS相对于因电流经由ESD保护组件ESD1之耗散及相对于寄生总线电阻R1处。此导致寄生二极晶体管可能被驱动。
为了压抑或抑制该驱动相关问题，相当大隔离系被形成于临界，寄生二极晶体管电极之间以充分降低其增益因子β。视各种供给电压VDD及VDDP而定，例如该充分隔离值对于0.13微米技术之邻接n阱约为8微米。此相当大所需隔离颇限制半导体电路或集成电路之进一步小型化。
避免驱动之另一方法系连接一耦合组件于两供给电压连接VDD及VDDP之间。然而，这些需要相当大量空间因此仅适用于非常受限程度，另一方面避免驱动及进一步最小化半导体电路之几何。此外，几何隔离域较困难定位及传递这些耦合组件。
因此，本发明之一目的系提供一种可被设计简单及节省空间且可确保当ESD事件发生时，半导体电路之核心区域损害或破坏之ESD保护改善之ESD保护装置。此例之一特定目的系提供半导体电路核心区域之基板接触，阱接触或保护环接触之ESD事件保护。
此目的系藉由一种静电放电保护装置来达成，该静电放电保护装置用于半导体电路，特别是集成电路，该半导体电路具有一个第一掺杂区域及至少两个第二掺杂区域，该第一掺杂区域电连接至地电位连接，而该两个第二掺杂区域的其中之一被电连接至一第一供给电压电位连接，该两个第二掺杂区域中的另外一个被电连接至一第二供给电压电位连接，且一静电放电保护电路乃连接于该第一掺杂区域及该地电位连接间。
发明内容
依据本发明之ESD保护装置系被设计用于半导体电路，特别是集成电路中。ESD保护装置及半导体电路可被形成于基板或外延层中。半导体电路具一个第一掺杂区域及至少两个第二掺杂区域。第一掺杂区域被电连接至至少一地电位连接，而第二掺杂区域被电连接至供给电压电位连接。本发明一主要概念系连接ESD保护电路于第一掺杂区域及地电位连接之间。因为至少此ESD保护电路被连接于第一掺杂区域及地电位连接之间，所以此使电路被有效及安全设计来保护半导体装置于ESD事件发生时不受到损害或破坏。特别但不仅单独地，当第一掺杂区域被安置于半导体电路核心区域时，本发明可避免该半导体电路之损害。再者，本发明之一主要优点系ESD负载发生于两供给电压总线间之半导体电路例中，依据本发明被连接于半导体电路之ESD保护组件系可避免ESD事件中之损害。结合图1之ESD保护组件(其可被提供)，此可达成颇佳之ESD保护。当ESD事件发生时，本发明使ESD保护电路于地电位连接处之正电压增加时可提供阻隔或呈现逐增电阻，因此可避免ESD放电期间因寄生晶体管所产生之接通。再者，依据本发明之ESD保护装置可以简单及节省空间方式来制造，使其实质提供无障碍甚或小型化之半导体电路或集成电路。
ESD保护电路特别具优点被设计使第一掺杂区域，特别是第一掺杂区域之一电子接触具有供给电压电位连接及地电位连接处出现之这些电位之最小值。此可提供半导体电路对因ESD事件所产生破坏之颇佳保护。
已发现具优点系ESD保护电路具有至少一ESD保护二极管或一ESD保护晶体管。这些保护组件可有效避免驱动寄生晶体管，且其可以节省空间方式来实行。再者，此促成相当简单设计配置。
另一较佳实施例中，可被用与第一掺杂区域接触之ESD保护二极管阳极及其阴极系被电连接至地电位。再者，可被使用之ESD保护晶体管之电流路径系被连接于第一掺杂区域及地电位之间，而其栅极连接及其基板连接系被电连接至第一掺杂区域。如此电路系使半导体电路有效被保护不受因ESD事件所产生之破坏。
一具有优点实施例特色系ESD保护电路具有被连接于第一掺杂区域及地电位连接间之第一ESD保护组件，及被连接于第一掺杂区域及两供给电压连接之一间之第二ESD保护组件。当临界ESD事件发生时，第二ESD保护组件可被电连接至呈现低电位之两供给电压电位连接之一。
电阻器，特别是非反应性电阻器，或ESD保护晶体管可被连接当作第一掺杂区域及地电位连接间之第一ESD保护组件。亦可提供一ESD保护二极管或ESD保护晶体管被连接为第一掺杂区域及第一或第二供给电压电位连接间之第二ESD保护组件。此使可以可变形式制造且可以不同组件设计之ESD保护电路得以满足要求。因此，例如第一掺杂区域系被电阻器与地电位连接隔离。一般操作期间，亦可确保电流，特别是基板电流不需任何临界电压降而经由电阻器流走，ESD事件中，驱动电流被降低且第一掺杂区域处，特别是基板，阱或保护环接触处之电压系被ESD保护二极管箝位。此实施例可制造安全及简单电路，藉由其可避免半导体装置于ESD事件发生时受到损害或破坏。ESD保护装置实际上相当简单且可被快速设计，而可节省成本来实行。
可提供第一掺杂区域为基板形式且至少以基板接触或保护环接触与其接触。亦可提供第二掺杂区域为阱接触形式。两个第二掺杂区域之一可被电连接至第一供给电压电位连接，而两个第二掺杂区域之另一可被电连接至第二供给电压电位连接。
当ESD事件发生时，第二ESD保护组件可较佳被连接至呈现低电位之两供给电压电位连接之一。可提供半导体电路最佳ESD保护，其中不可逆破坏仅发生于一负载方向中之ESD放电事件中。
若半导体电路具有若干第一掺杂区域或若干具有第一掺杂区域或掺杂区域之接触点，则当ESD事件发生时，各例中仅经由ESD保护组件被连接至地电位连接之第一掺杂区域为被安置邻接寄生晶体管者。此可确保依据本发明之ESD保护装置仅被安置于需有效ESD保护之处。此对最小空间要求最佳化ESD保护，并可相当节省成本来实行半导体电路或集成电路。
可提供保护性隔离被形成于第一掺杂区域接触之间。既存接触可能导致寄生组件被驱动。再者，不被放置于第二掺杂区域(其被与不同域相关；此例中，域系被视为具有不同供给电压电位之区域)间之接触于较保护性隔离更接近域边界时可能同样导致驱动。
保护性隔离系藉由寄生二极晶体管之ESD电阻来管制。当域边界处之第二掺杂区域间之距离增加时，ESD电阻系增加。例如，若该距离或ESD电阻如此高使得发生之任何ESD脉冲经由不需寄生组件被驱动而被提供之保护组件来耗散，则不再需要ESD保护组件。寄生组件之ESD电阻亦视植入剂及掺杂剖面而定。藉由限制附加ESD保护组件装设至无最小保护性隔离之几何装置，可最佳化所需空间比率及必须被设计之ESD保护组件。然而，应注意本发明并不预期最小化保护性隔离。本发明另一主要优点系因相关区域可被用于其它结构，所以此隔离亦相当大。ESD事件中，特别以基板，阱或保护环接触处形式做接触之既存第一掺杂区域，系被对应方式接触之ESD保护组件保护不受损害。
另一具优点实施例特色系半导体电路具有若干被保护不受ESD事件之第一掺杂区域。这些第一掺杂区域各被电连接至地电位总线。此地电位总线系较佳经由ESD保护组件，特别是ESD保护二极管或ESD保护晶体管被电连接至至少一地电位垫片。
可提供ESD保护电路被电连接至至少一供给电压电位连接。此具有优点可制造ESD事件发生时藉由适当使用ESD保护组件而避免半导体电路被破坏之若干适当电路。
附图说明
本发明若干实施例将参考略图被更详细解释于下文，其中：
图1显示已知ESD保护装置之略图；
图2显示依据本发明之ESD保护装置第一实施例；
图3显示依据本发明之ESD保护装置第二实施例；
图4显示依据本发明之ESD保护装置第三实施例；
图5显示依据本发明之ESD保护装置第四实施例；
图6显示依据本发明之ESD保护装置第五实施例；
图7显示依据本发明之ESD保护装置细节平面图；
图8显示依据本发明之ESD保护装置第六实施例。
图中，相同或功能性相同组件系被提供相同参考符号。
具体实施方式
图2显示依据本发明之ESD保护装置第一实施例。简化图标显示对本发明解释很重要之这些半导体电路或集成电路部件。第一阱区域W1及第二阱区域W2系被行成为p传导基板中之第二掺杂区域。实施例中，阱区域W1及W2系为n传导类型。第一n阱区域W1系被电连接至第一供给电压电位连接VDDP，而第二n阱区域W2系被电连接至第二供给电压电位连接VDD。再者，第一掺杂区域系被形成当作半导体电路之基板S，且藉由基板接触SK1与其接触。基板接触SK1于实施例中系为p+区域形式。亦可提供第一掺杂区域为阱形式及/或藉由保护环接触来接触。半导体电路之域边界系以其穿越基板接触SK1之方式来安置。依据本发明，基板接触SK1系经由ESD保护电路ESD_SS被电连接至地电位连接VSS。再者，实施例中之ESD保护电路ESD_SS系分别被电连接至第一及第二供给电压电位连接VDDP及VDD。依据本发明之基板接触SK1及地电位连接VSS间之ESD保护电路ESD_SS之中介连接系被提供于被安置于可能寄生晶体管中间附近。ESD保护组件ESD_SS系降低基板接触SK1之电位至连接VDD，VSS及VDDP处之电位最小值。此压缩ESD事件发生时逐增VSS电位所产生之驱动，并避免一般操作期间之闩锁。
图3显示依据本发明之ESD保护装置第二实施例。相对于图2所示实施例，第一n阱区域W1系被电连接至第一供给电压电位连接VDD1，而第二n阱区域W2系被电连接至第二供给电压电位连接VDD2。半导体电路之域边界系被安置使其可穿越基板接触SK1。另一基板接触SK2系被形成于具有最小保护性隔离Dprotection之基板S中。在此应注意此为实施例中之图标。域边界亦可被放置于某些其它点处，该接触可被转移，而其它接触亦可被提供。第一基板接触SK1系经由被连接于基板接触SK1及地电位连接VSS间之ESD保护二极管SD1被电连接至地电位连接VSS。ESD保护二极管SD1之阳极被电连接至基板接触，ESD保护二极管SD1之阴极被电连接至地电位网络VSS。无该ESD保护二极管被连接于第二基板接触SK2及地电位连接VSS之间。
依据本发明之连接ESD保护二极管于基板接触SK1及地电位连接VSS间之方法系被实行于被安置于可能寄生晶体管中间附近知这些基板接触处。当ESD事件发生时，经由ESD保护二极管连接邻接寄生组件之这些基板接触SK1至地电位连接VSS系压缩逐增VSS电位所产生之驱动。相较于先前技术，此可行成更紧靠之n阱区域W1及W2，因此可节省芯片上或集成电路中相当多空间。ESD保护二极管SD1之阳极连接系被电连接至p+基板接触SK1，而其阴极系被电连接至地电位网络VSS。一般操作期间且当ESD发生时，当应为一般操作期间之例子时，此系经由顺偏ESD保护二极管SD1耗散基板电流。当特别发生于ESD事件时，VSS网络之电位增加系被阻隔。
当ESD事件发生时，电压系被产生于颇低于VSS网络之基板节点处。藉由依据本发明之ESD保护装置，电流/电压特性突然破坏性之改变，也就是特定电压之电流位准急遽上升系直到寄生晶体管电极间之电压颇高于先前技术者才产生。因此，半导体电路中之组件破坏可藉由适当ESD保护组件之适当电压嵌位来避免。具有最小保护性隔离Dprotection之基板接触SK1及SK2最佳安置亦可藉由需附加保护二极管来确保不浪费空间，且阱区域间之距离不需被非必要性增加。此促成具有最小空间要求之最佳ESD保护。然而以可提供基板接触SK1及SK2彼此更进一步远离。本发明事实上亦促成此，因为自由区域可被用于半导体电路另外结构。
依据本发明之ESD保护装置第三实施例系被显示于图4。此实施例特别适用于不可逆破坏仅发生于供给电压电位连接间之ESD放电方向事件中之情况。该实施例中，该情况系被描绘于ESD事件可能发生于第一供给电压电位连接VDDP者。此ESD保护装置中，非反应性保护电阻器RS系被连接为基板接触SK1及地电位连接VSS间之ESD保护组件。再者，ESD保护二极管SD2系被连接于基板接触SK1及第二供给电压电位连接VDD之间。ESD保护二极管SD2之阳极系被连接至基板接触SK1，而其阴极系被连接至第二供给电压电位连接VDD，所以阳极系被顺偏于基板接触SK1及VDD方向。ESD保护二极管SD2系被电连接至供给电压电位连接VDD，其无ESD事件及过电压可能发生于该实施例中。本实施例中，例如可假设正ESD脉冲系被施加至第一供给电压电位连接VDDP。因此，地电位连接VSS被有效中断，而第二供给电压电位连接VDD系位于地电位。因为ESD脉冲经由ESD保护组件ESD1，ESD2，D1，D2，附加ESD保护组件RS，SD2及总线电阻R1及R2被耗散，所以被有效中断地电位连接VSS系位于较连接VDD为高之电位。ESD保护二极管SD2可使寄生组件(寄生晶体管)不受驱动并嵌位基板接触SK1至连接VDD，使基板接触SK1处之最大电位大于供给电压电位VDD有二极管阈值之多。
当ESD事件发生于VDDP处时，图4所示实施例可藉由实行几欧姆大小阶之ESD保护电阻器RS及ESD保护二极管SD2而使寄生晶体管不受驱动。一般操作期间(无任何ESD事件)，基板电流系经由具有可忽略电压降之保护电阻器RS流走。当ESD事件发生时，驱动电流被降低，而基板或保护环接触SK1处之电压系被ESD保护二极管SD2嵌位。图4所示之ESD保护二极管SD2’系无关于被解释情况而不被包含。
然而，类似图4说明，亦可用于ESD事件发生于VDD之情况。此情况中，电阻器RS及简略标示ESD保护二极管SD2’系类似使VDD上之ESD事件中寄生晶体管不受驱动。此情况中，ESD保护二极管SD2系不相干而可被忽略。
亦可提供ESD保护二极管SD2及ESD保护二极管SD2’被同时实行于图4所示实施例中，且与电阻器RS结合亦可使寄生晶体管于ESD事件发生于VDDP或VDD时不受驱动。
图5显示依据本发明之ESD保护装置第四实施例。相对于图4之实施例，除了电阻器RS当作用于ESD保护电路ESD_SS之第一ESD保护组件之外，第二ESD保护晶体管ST2亦被提供取代ESD保护二极管SD2作为ESD保护电路ESD_SS中之第二ESD保护组件。穿越第二ESD保护晶体管ST2之电流路径系被连接于基板接触SK1及供给电压电位连接VDD之间。再者，ESD保护晶体管ST2之栅极连接系藉由可被提供之基板连接而被电连接至地电位连接VSS及基板接触SK1。
第五实施例系被简单描绘于图6。此实施例中，ESD保护电路ESD_SS中之第一ESD保护组件及第二ESD保护组件系为ESD保护晶体管ST1及ST2形式。穿越第一ESD保护晶体管ST1之电流路径系被连接于地电位连接VSS及基板接触SK1之间。再者，第一ESD保护晶体管ST1之栅极连接系藉由可被提供之基板连接被电连接至供给电压电位VDD及基板接触SK1。第二ESD保护晶体管ST2系以类似图5所示实施例方式被连接至ESD保护装置。
图7显示具有若干组件之半导体电路部份细节之平面图。此设计图简略显示必须被保护之各基板接触或保护环接触系经由ESD保护二极管藉由实施例中被显示为方形之若干接触及被电连接至该接触之金属区域分别被连接至地电位。保护二极管系被显示于p+/n阱接面下部分图。经由金属连接系特征化上部分图之基板接触p+及两n阱及下部分图之保护二极管间之特定隔离系有利于保护效应之事实。
图8显示另一实施例。集成电路IC系具有不被描绘但藉由基板中掺杂区形成之大量组件。略图显示阱或基板接触SK，保护条GS及保护环GR。基板接触SK，保护条GS及保护环GR系被电连接至地电位总线VSSGR。此地电位总线VSSGR于各例中系经由ESD保护二极管SD1，SD2”，SD3及SD4被电连接至地电位垫片VSS垫片，其中四个系被显示于实施例中。ESD保护二极管SD1至SD4系以顺偏方向被连接于地电位总线VSSGR及VSS垫片之间。如图，所有需要保护之基板接触SK，保护条GS及保护环GR均被电连接至地电位总线VSSGR。如此实施例所示，ESD保护二极管SD1至SD4之数量于此例中系视存在且与地电位总线VSSGR接触之VSS垫片数量而定。无论需保护不受到集成电路事件之基板接触SK，保护条GS及保护环GR数量为何，ESD保护二极管SD1至SD4均必须被包含。因此，亦可藉由相当少量VSS垫片及少量ESD保护二极管提供连接需保护之相当大量接触SK，GS及GR至地电位，因此可使寄生晶体管不受驱动。另一优点系VSSGR总线电位主要藉由VSS垫片非常低电位来决定。例如，若一VSS垫片上之电位增加很多，则连接此垫片之VSSGR总线之保护二极管系变成逆偏。然而，其它二极管亦可固定总线于其它VSS垫片之较低电位加上跨越二极管之电压降。
本发明可以简单及低复杂性方式藉由连接半导体电路之基板，阱或保护接触及地电位连接间之ESD保护电路，促成对ESD事件所产生之组件损害或破坏有效的保护。保护电路可为ESD保护二极管或ESD保护晶体管形式。另一替代例中，ESD保护组件可藉由ESD保护电阻器及附加ESD保护二极管来形成。然而，ESD保护电路亦可以许多方式被形成自如ESD保护二极管及/或ESD保护晶体管及/或电阻器之若干组件。所有替代例均可以节省空间及成本效率方式被有效实行。特别是，本发明可保护基板接触，阱接触及/或保护环接触，可被呈现于半导体电路核心区域之其电子供给线及任何寄生结构及核心区域本身不受到因ESD事件所产生之损害及破坏。藉此，本发明亦特别适用于ESD负载发生于一般操作期间位于不同操作电压之两隔离供给电压间之间且彼此不能被直接保护，也就是背对背并连按集体或双倍链接时。这两个供给电压总线上之ESD负载事件中主要对损害之保护系可藉由被整合于电路中之ESD保护组件来确保。然而，地电位VSS对供给电压电位VDD之局部正电位可导致新ESD损害。然而，此损害可再次藉由依据本发明被安置于半导体电路中之ESD保护组件，特别是与基板接触且被接地之这些ESD保护组件来避免。
Claims (16)
1. 一种用于半导体电路中的静电放电保护装置，该半导体电路具有一个第一掺杂区域(SK；SK1；GS；GR)及至少两个第二掺杂区域(W1，W2)，该第一掺杂区域(SK；SK1；GS；GR)电连接至地电位连接(VSS)，而该至少两个第二掺杂区域(W1，W2)的其中之一被电连接至一第一供给电压电位连接，该至少两个第二掺杂区域中的另外一个被电连接至一第二供给电压电位连接，其特征在于
一静电放电保护电路(ESD_SS)乃连接于该第一掺杂区域(SK；SK1；GS；GR)及该地电位连接(VSS)间。
2. 如权利要求1所述的静电放电保护装置，其特征在于，该半导体电路是集成电路。
3. 如权利要求1所述的静电放电保护装置，其特征在于
该静电放电保护电路(ESD_SS)乃被设计，以至于该第一掺杂区域(SK；SK1；GS；GR)处于该第一供给电压电位连接、该第二供给电压电位连接及该地电位连接(VSS)处出现的这些电位的最小值。
4. 如权利要求3所述的静电放电保护装置，其特征在于，该第一掺杂区域上的一电接触处于该第一供给电压电位连接、该第二供给电压电位连接及该地电位连接处出现的这些电位的最小值。
5. 如权利要求1或3所述的静电放电保护装置，其特征在于
该静电放电保护电路(ESD_SS)具有至少一静电放电保护二极管(SD1至SD4)或一静电放电保护晶体管(ST1，ST2)。
6. 如权利要求5所述的静电放电保护装置，其特征在于
-被与该第一掺杂区域接触使用的静电放电保护二极管(SD1至SD4)的阳极乃与该第一掺杂区域接触及其阴极乃电连接至地电位(VSS)，或
-被使用的一静电放电保护晶体管(ST1，ST2)栅极连接及其基板连接乃电连接至该第一掺杂区域。
7. 如权利要求1或3所述的静电放电保护装置，其特征在于
该静电放电保护电路(ESD_SS)乃电连接至至少该第一供给电压电位连接与该第二供给电压电位连接的其中之一。
8. 如权利要求7所述的静电放电保护装置，其特征在于
-该静电放电保护电路(ESD_SS)具有被连接于该第一掺杂区域及该地电位连接(VSS)间的一第一静电放电保护组件，及
-具有被连接于该第一掺杂区域及该第一与第二供给电压电位连接的其一间的一第二静电放电保护组件。
9. 如权利要求8所述的静电放电保护装置，其特征在于
该第二静电放电保护组件乃电连接至当临界静电放电事件发生时将出现低电位的该第一与第二供给电压电位连接的其中之一。
10. 如权利要求8或9所述的静电放电保护装置，其特征在于
-一电阻器(RS)，或一第一静电放电保护晶体管乃被连接当作在该第一掺杂区域(SK；SK1；GS；GR)及该地电位连接(VSS)间的一第一静电放电保护组件，及
-一静电放电保护二极管或一第二静电放电保护晶体管乃被连接当作该第一掺杂区域(SK；SK1；GS；GR)及该第一或第二供给电压电位连接间的一第二静电放电保护组件。
11. 如权利要求10所述的静电放电保护装置，其特征在于，该电阻器是一非反应性电阻器。
12. 如权利要求1所述的静电放电保护装置，其特征在于
该第一与第二掺杂区域(W1，W2)为阱接触形式。
13. 如权利要求1所述的静电放电保护装置，其特征在于
该半导体电路具有一些第一掺杂区域(SK；SK1；GS；GR)，而在各例中藉由一静电放电保护电路而连接至地电位连接(VSS)的该等第一掺杂区域(SK；SK1；GS；GR)乃是在一静电放电事件发生时被安置邻接于一寄生晶体管者。
14. 如权利要求13所述的静电放电保护装置，其特征在于
该半导体电路具有受保护而可抵挡静电放电事件的一些第一掺杂区域(SK；SK1；GS；GR)，这些第一掺杂区域(SK；SK1；GS；GR)各被电连接至地电位总线(VSSGR)，且此地电位总线(VSSGR)经由一静电放电保护组件而电连接至至少一地电位垫片(VSS pad)。
15. 如权利要求14所述的静电放电保护装置，其特征在于，该静电放电保护组件是一静电放电保护二极管或一静电放电保护晶体管。
16. 如权利要求1所述的静电放电保护装置，其特征在于
该第一掺杂区域(SK；SK1；GS；GR)为一基板(S)形式，且至少一基板接触或保护环接触乃与其接触。
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