CN110649013A - 用于扩展电压操作的动态衬底偏置 - Google Patents

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Abstract

一种装置包括集成电路(IC)层、如掩埋氧化物(BOX)层等绝缘层、通过所述绝缘层与所述IC层分离的衬底层以及一组保护部件，所述保护部件如耦合到所述IC层以保护所述IC层免受如静电放电(ESD)、电感反激和反电动势(反EMF)事件等瞬态电事件的一组齐纳二极管或齐纳堆叠。所述齐纳堆叠具有比所述IC层的击穿电压高的齐纳击穿电压。有效偏置电压具有比所述IC层的所述击穿电压低的电压电平。所述齐纳二极管或所述齐纳堆叠可以耦合到所述IC层的一个或多个隔离结构。所述隔离结构将所述IC层分离成电性不同的部分或阱，其它电部件形成于所述电性不同的部分或阱中。

Description

用于扩展电压操作的动态衬底偏置
技术领域
本发明涉及一种用于扩展电压操作的动态衬底偏置。
背景技术
电子装置中的瞬态事件可能在集成电路中产生超过工艺和装置最大额定电压的电压。示例瞬态事件包括静电放电(ESD)、电感反激和反电动势(反EMF)事件。已经提出了调解包括AC或DC电流的功率浪涌的瞬态事件的各种解决方案。然而，常规技术无法充分保护定位在集成电路(IC)的隔离工艺中的深沟槽电介质。超过深沟槽电介质的最大额定值可能降低长期稳定性并且导致氧化物破裂和灾难性故障。
发明内容
根据本发明的第一方面，提供一种偏置衬底电路，包括：
集成电路(IC)层，所述IC层通过介电隔离材料的介电隔离区分成阱，所述介电隔离材料具有第一击穿电压；
基底衬底层，所述基底衬底层通过具有第二击穿电压的绝缘层与所述IC层分离；以及
电压保护堆叠，所述电压保护堆叠在至少两个不同位置耦合到所述基底衬底层，所述电压保护堆叠包括多个电压保护部件，所述电压保护堆叠具有比所述第一击穿电压和所述第二击穿电压大的堆叠击穿电压。
在一个或多个实施例中，所述电压保护堆叠具有堆叠电压电平；
所述IC层的每个阱具有击穿电压电平；并且
当超过所述堆叠电压电平时，跨所述IC层的多个阱划分所施加的电压，使得跨任何单个阱的介电隔离的电压电平小于所述阱的击穿电压电平。
在一个或多个实施例中，所述偏置衬底电路被定位在包括所述IC层的管芯的角落或边缘处。
在一个或多个实施例中，所述偏置衬底电路进一步包括：
边缘密封件，所述边缘密封件沿所述IC层的外围分布，而无需将所述IC层连接到接地的接地触点。
在一个或多个实施例中，所述偏置衬底电路进一步包括：
耦合到所述基底层的非导电环氧树脂层。
在一个或多个实施例中，所述基底层在所述IC层中的第一点处的厚度为10密耳或更小。
根据本发明的第二方面，提供一种装置，包括：
衬底层，所述衬底层通过具有掩埋氧化物(BOX)隔离击穿电压的BOX层与集成电路(IC)层分离，所述IC层具有IC部件；
至少第一隔离结构，其靠近所述IC层安置，所述第一隔离结构延伸通过所述BOX层至少到达所述衬底层，并且所述第一隔离结构具有隔离击穿电压，所述第一隔离结构隔离所述IC部件；以及
保护堆叠，所述保护堆叠具有比所述隔离击穿电压大的堆叠击穿电压，所述堆叠在至少两个不同位置耦合到所述衬底层，所述堆叠包括：
第一电压保护部件，所述第一电压保护部件具有第一阳极和第一阴极，所述第一阳极耦合到所述至少两个不同位置之一，所述第一阴极耦合到所述第一隔离结构并且可操作用于接收瞬态电压，所述堆叠的阴极处的所述瞬态电压与所述衬底偏置电压之差小于所述隔离击穿电压；以及
第二电压保护部件，所述第二电压保护部件具有第二阳极和第二阴极，所述第二阳极耦合到所述第一电压保护部件的所述第一阴极，所述第二电压保护部件的所述第二阴极处于所述堆叠的所述阴极处。
在一个或多个实施例中，所述至少两个不同位置之一是接地。
在一个或多个实施例中，所述装置进一步包括：
所述IC层中的第二隔离结构，所述第二隔离结构延伸通过所述BOX层至少到达所述衬底层，并且所述第二隔离结构耦合到接地，所述第一隔离结构和所述第二隔离结构限定IC材料的阱。
在一个或多个实施例中，所述第一隔离结构和所述第二隔离结构包括深沟槽隔离(DTI)材料。
在一个或多个实施例中，所述衬底层是N掺杂的；或者
IC材料的所述阱掺杂有N基掺杂材料。
在一个或多个实施例中，所述第一电压保护部件包括第一齐纳二极管，并且其中所述第二电压保护部件包括第二齐纳二极管，并且其中所述第一电压保护部件和所述第二电压保护部件中的每一个具有比所述DTI材料的击穿电压小的击穿电压。
在一个或多个实施例中，IC部件形成于邻近于所述装置的边缘并且邻近于所述第一隔离结构的IC材料的阱中。
在一个或多个实施例中，所述IC层包括由多个隔离结构限定的基于硅的IC材料的多个阱，每个隔离结构包括多晶硅材料。
在一个或多个实施例中，所述多个阱的第一阱包括有源IC部件；并且
所述多个阱的第二阱不具有任何有源IC部件，所述第二阱将所述第一阱与接地电隔离。
在一个或多个实施例中，所述BOX层形成有相对于所述IC层中的第一电压域的电压不对称的击穿电压，所述第一电压域可耦合到第一电压源以操作所述IC层中的所述IC部件。
根据本发明的第三方面，提供一种电子装置，包括：
电压保护堆叠，所述电压保护堆叠包括多个电压保护部件，其中所述电压保护部件中的至少一个的阳极接地，其中所述电压保护部件中的至少一个的阴极耦合到负载，所述电压保护堆叠具有堆叠击穿电压；
集成电路(IC)层，所述IC层具有IC层击穿电压，所述IC层包括：
有源IC部件，所述IC层耦合到具有第一电压电平的第一电压源以操作所述有源IC部件；以及
第一多晶硅区，所述第一多晶硅区耦合到所述电压保护堆叠的所述电压保护部件中的至少一个的阴极；
绝缘体层，所述绝缘体层具有邻近于所述IC层的第一侧；以及
邻近于所述绝缘体层的第二侧的衬底层，其中所述电压保护堆叠的电压保护堆叠击穿电压高于所述IC层击穿电压。
在一个或多个实施例中，所述电子装置进一步包括：
第一电压源，所述第一电压源被配置成提供第一电压电平；以及
第二电压源，所述第二电压源被配置成向所述IC层提供第二电压电平以操作所述IC层中的所述有源IC部件，所述第二电压电平与所述第一电压电平不同。
在一个或多个实施例中，所述电子装置进一步包括：
电容器，所述电容器与所述第一电压源与所述第二电压源之间的所述电压保护堆叠并联耦合，并且其中所述电压保护部件中的至少一个包括齐纳二极管。
在一个或多个实施例中，所述IC层进一步包括：耦合到接地的第二多晶硅区；以及
沟槽隔离结构，所述沟槽隔离结构将所述IC层与所述第一多晶硅区和所述第二多晶硅区分离。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
通过参考附图，可以更好地理解本公开，并且其众多特征和优点对于本领域技术人员来说是显而易见的。在不同附图中使用相同的附图标记表示类似或相同的项。
图1是根据一些实施例的用于防止电压瞬变的装置的横截面图的框图，所述装置包括分压器和衬底。
图2是根据另外的实施例的装置的横截面图的框图。
图3是根据另外的实施例的电压保护元件的示意图。
图4是根据一些实施例的相对于图1所示的至少一个元件的电压相对于位置的曲线图。
图5是根据一些实施例的集成电路的横截面图的框图，所述集成电路具有低压域和高压域。
图6是根据一些实施例的首先在图5中示出的边缘电容器的框图。
图7是根据一些实施例的电路布局的平面视图。
图8是根据其它实施例的电路布局的平面视图。
图9是根据一些实施例的集成电路的深沟槽隔离结构的透视图。
图10是根据一些实施例的由深沟槽隔离结构分离的阱的横截面图。
图11是根据一些实施例的具有自偏置衬底的电路的电路图。
具体实施方式
IC装置越来越多地采用不同电压电平的若干电压源。通常，不同的电压源通过将不同电路彼此电流分离来保持分离，不同电路中的每一个使用分离的电压源。在单个电路中使用不同的电压电平在可能导致负面后果的瞬态事件的风险下形成组合电路。在传统的集成电路(IC)中，衬底偏置到单个电势，典型地接地，并且维持在低阻抗下，具有很少或无电流流动。在结隔离过程中，衬底电流可能导致显著的电压降，并且开启寄生晶体管，从而导致IC故障。
与常规设计相反，在本文中描述的保护装置、系统和方法实施分压器以在IC衬底上产生梯度或差分电压，在需要时保持IC管芯的单独隔离区上的局部电压低于深沟槽隔离(DTI)材料的固有击穿电压。这种技术允许整体电路中的峰值或瞬态电压高于介电隔离材料中的固有击穿电压。在瞬态事件期间，IC管芯中的某些隔离区上的差分电压仍然低于介电隔离材料的最大额定值。简而言之，分压器使IC衬底局部偏置以防止瞬态事件发生。实际问题影响IC衬底的每个单位度量的精确电阻，包括耦合到IC管芯的各种电压电平和耦合到IC衬底的各种部件的几何形状。
本文中还描述了用于通过动态偏置衬底保护深沟槽氧化物免受超过理论击穿电压的瞬态电事件的方法和系统。跨多个隔离区划分瞬态电压，使得任何单个沟槽两端的电压低于理论击穿电压。具有介电隔离的集成电路更好地承受超过DTI材料的最大额定值的瞬态电事件。使用在本文中描述的技术，可以实现单片集成实施方式，而不需要使用两个或更多个分离且电隔离的电路管芯。保护装置的低压部件免受同一装置内的相对较高电压区和较高电压部件的影响。例如，所描述的技术对于保护轻度混合动力汽车中的通信链路的电容电流隔离有效。此外，当电感反激超过所述电介质的固有击穿电压时，这些技术允许将单片集成解决方案用于具有电感负载的低侧驱动器，从而保护DTI材料。
图1是根据一些实施例的用于防止电压瞬变的装置100的横截面图的框图，所述装置100包括分压器和IC管芯衬底。为了简单起见，图1示出了用于装置100中的电流流动的单向示例的各种部件的一般工作原理。装置100包括多个电压保护部件2，所述多个电压保护部件2布置在电压保护堆叠或“堆叠”中，如定位或堆叠在齐纳堆叠构型中的一组齐纳二极管2-1、2-2。相互串联耦合的第一齐纳二极管2-1和第二齐纳二极管2-2被定位成邻近于IC复合层9。在操作中，装置100间歇地经受由电压源1(标记为“V”)表示的瞬态事件。齐纳堆叠的阴极处的顶部被示出在右侧，并且齐纳堆叠的阳极处的底部耦合到如在左侧上示出的公共接地8。虽然仅示出了两个齐纳二极管，但是其它数量的齐纳二极管以及齐纳二极管或其它简单或复杂保护部件的其它构型可以堆叠在一起，如串联在接地8与电压源V之间。
IC复合层9包括基于硅的IC层10、掩埋氧化物(BOX)层11以及N掺杂衬底12，其未按比例示出，包括关于其对应的厚度。所述齐纳堆叠与IC复合层9的衬底层12并联耦合。所述齐纳堆叠保护IC复合层9免受瞬态事件。举例来说，硅层10的厚度为0.05μm，BOX层11的厚度为0.2μm，并且N衬底12的厚度为50μm到500μm。N衬底12固有地具有电阻17。
根据一些实施例，IC层10被划分为阱或隔离区3、4、5、6和7，所述阱或隔离区3、4、5、6和7通过具有固有击穿电压或限值的深沟槽隔离(DTI)结构16电隔离。DTI壁之间为允许从IC复合结构9的表面到N衬底12的电连接的多晶硅或“多晶”结构15。如所示出的，经由通过第一多晶结构的所述衬底在第一点处耦合到齐纳二极管2-1、2-2的齐纳堆叠。如本领域技术人员所理解的，IC层10的阱3到7包括常规电路部件，并且为便于说明未在阱3到7中示出以免模糊其它部件的操作。阱3到7通过DTI结构16与对应的多晶结构15分离。多晶结构15用作铅锤或通孔，从而允许顶部上的金属化接触N衬底12。根据其对应特性，DTI结构16和BOX层11维持阱3到7彼此电分离并且与N衬底12电分离。IC复合层9通过不导电环氧树脂13耦合到框架如引线框架14。
根据一些实施例，整个衬底一致偏置到接地。在操作中，N衬底12局部偏置到高于接地的某一电压，以便保护阱(DTI 16和BOX 11)3、4、5、6、7和阱中的部件免受瞬态事件，如电压尖峰、静电放电(ESD)、电感反激和反电动势(反EMF)事件。本文提供的示例示出了瞬态事件期间的各个部件的操作。当外部电压源1超过齐纳堆叠的击穿电压时，电流从C流过如第一衬底15-1和第二衬底15-2等衬底到达接地8。衬底17的电阻和电流产生等于从C到8的齐纳击穿的电压梯度。每个隔离区3-4、4-5、5-6和6-7之间的差分电压被限制为小于DTI材料的固有击穿电压的齐纳击穿的电压。从网B、C和D到N衬底的BOX 11两端的差分电压为网电压。举例来说，隔离区3的BOX 11两端的电压等于V(B)-V(C)。第一齐纳二极管2-1的额定或反向击穿电压为50V，并且第二齐纳二极管2-2的额定击穿电压为100V，这使得图1中的布置的齐纳堆叠击穿电压为150V。DTI结构16的材料的沟槽固有击穿电压为120V。对于装置100中的瞬态事件，如电压尖峰达到或高于150V，节点D处的电压为0V，节点C处的电压为50V，并且节点B处的电压为150V。高于150V的电压被短接到公共接地8。在电压尖峰期间，电流瞬间流过齐纳二极管(2-1、2-2)、DTI结构16、多晶结构15中的一个或多个以及N衬底12。在电压尖峰期间，如上文所描述的限制局部或差分沟槽或阱电压。阱间电压被限制为齐纳击穿电压，并且BOX电压也被限制但与每个阱的电压不同，如上文所描述的低于120V击穿电压的100V。具体地说，节点B到衬底之间的差分电压被限制为100V：阱3和4两端的差分电压被限制为100V。跨阱4和5的节点B间的差分电压为100V。节点C与节点D之间的差分电压为50V，节点C到衬底之间的差分电压为0V，阱5、6和7两端的差分电压为0V。对于形成在阱3到7中的IC部件，DTI结构16和BOX 11由此保护免受呈电压尖峰达到150V的形式的瞬态事件。
图2是根据另外的实施例的用于防止电压瞬变的装置200的横截面图的框图。提供了相对于第一方向21和第二方向22的电压保护。通过多个电压保护元件20如针对第一方向21的定位或堆叠在齐纳堆叠构型中的第一组齐纳二极管20-1、20-2、20-3和通过针对第二方向22的第二组齐纳二极管20-4和20-5将保护设置在装置200中。保护元件20被定位成邻近于IC复合层9。在操作中，装置200间歇地经受由电压源1(标记为“V”)表示的瞬态事件。所述齐纳堆叠耦合到如装置200的左侧上示出的公共接地8。IC复合层9包括基于硅的IC层10、BOX层11以及衬底层12。电压保护元件20与IC复合层9的衬底层12并联耦合。所述齐纳堆叠保护IC复合层9免受瞬态事件。衬底层12固有地具有电阻17。IC层10被划分为阱或隔离区23、24、25、26和27，所述阱或隔离区23、24、25、26和27通过DTI结构16或壁电隔离，所述DTI结构16或壁各自具有固有击穿电压或限值。DTI结构16之间为允许从IC复合结构9的表面到衬底12的电连接的多晶结构15。
图3是根据另外的实施例的复合电压保护部件的示意图。保护元件30-1、30-2是有待在如本文所描述的各种构型中使用的电压保护元件的另外示例。例如，保护部件30-1、30-2可以分别用于代替图1和图2中的电压保护部件2-1、2-2以及20-1到20-5，并且用于如本领域的技术人员所理解的在本文所描述的其它实施例中。第一保护部件30-1包括齐纳二极管34和双极结型晶体管(BJT)如NPN BJT 28。齐纳二极管34的阳极耦合到NPN BJT 28的基极。齐纳二极管34的阴极耦合到NPN BJT 28的集电极。第二保护部件30-2包括齐纳二极管34和N沟道耗尽型场效应晶体管(FET)29。齐纳二极管34的阳极耦合到FET 29的栅极，并且齐纳二极管34的阴极耦合到FET 29的漏极。
图4是根据一些实施例的装置100中的相对于图1所示的至少一个元件的电压相对于位置的曲线图400。为便于说明，装置100以虚线形式叠加在曲线图400上。曲线图400示出保护如何在如针对阱7的瞬态电压事件期间起作用。在装置100中，并且具体地在IC复合层9的元件中，在瞬态电压事件期间，瞬态电压49随着在装置100中的位置而变化。例如，由于N衬底12被偏置成高于公共接地8并且受包括底部齐纳二极管2-1的保护元件的齐纳堆叠的保护，因此N衬底12中的电压保持100V或更小。如由瞬态电压49所指示的，底部齐纳二极管2-1两端的瞬态电压49在50伏到0伏之间变化。其它元件和其它区以类似的方式被保护。通常，多个多晶衬底触点并联连接在IC复合层9中。固有击穿电压40为120V。因此，瞬态电压49低于装置100的IC复合层9的元件两端的固有击穿电压40，并且保护如阱7等阱中的敏感IC元件。
图5是根据一些实施例的装置500的横截面图的框图，所述装置500具有低压(LV)域和高压(HV)域。高压是指LV域的电压电平或电平范围，并且在本文中用于区分同一装置以及一个或多个电路中的两个电压域。装置500中的LV域和HV域可以在如本领域的技术人员所理解的各种电压或电压范围下操作。例如，装置500包括在12V到18V的范围内工作的LV域和在48V到65V之间在装置500中工作的HV域。这种范围对于当前可用轻度混合动力电动车辆(MHEV)是典型的并且用于所述MHEV中。其它应用是可能的，并且其它LV和HV工作范围是可能的。目前，在MHEV中，每种车辆中的高压网络的工作值存在两种类别：48V以及基本工作电压高达160V的其它所有类别。48V类别变得越来越流行。在每个MHEV中，各个部件需要使用来自LV域和HV域中的一个的能量。
装置500包括IC管芯31，所述IC管芯31进而包括调节器51和逻辑部件52以操作如本领域的技术人员所了解的LV域和HV域。LV域由额定电压为5V的齐纳二极管保护，所述齐纳二极管38在其阳极处耦合到公共接地48。装置500的IC 31包括IC层：基于硅的IC层50、掩埋氧化物(BOX)层41和N衬底42。N衬底42可以包括处理器晶圆。N衬底42通过不导电环氧树脂层43耦合到框架如引线框架44。在一些实施例中，N衬底42由一种或多种基于硅的材料制成。在其它实施例中，N衬底层由玻璃、硼硅酸盐玻璃、熔融石英、蓝宝石、碳化硅或其它电绝缘材料制成。IC层50通过多晶结构35和DTI结构36分离成阱33。根据一些实施例，不具有形成于其中的IC元件的阱33如空阱33-1相对于如由线所示的N衬底42自偏置。如在阱33-1中所示出的，空阱33-1中的一个或多个可以是N掺杂的。其它阱33如第二阱33-2由多晶结构35界定，所述多晶结构35耦合到包括一个或多个齐纳二极管34的齐纳堆叠。对于多个或一组齐纳二极管34，这些部件在一些实施例中和在根据其它未示出实施例的其它布置中串联耦合。在一些实施例中，BOX层41的击穿电压(BV)是非对称的，使得BOX层具有额定为+90V/-40V的BV。
LV域和HV域通过自偏置隔离衬底区32彼此分离。隔离衬底区32包括边缘电容器39和与所述边缘电容器39并联耦合的齐纳二极管34。继续图5的具体示例，在12V到18V LV域与48V到65V HV域之间的边缘电容器39为“金属4”(M4)边缘电容器并且额定电压为300V。图6示出了边缘电容器的实施例。边缘电容器39由齐纳二极管34保护，所述齐纳二极管34各自额定电压为50V。齐纳二极管34用作ESD钳位。用于分离装置500中的LV域和HV域的其它隔离技术是可能的，包括使用电感隔离和相应的部件。
装置500中示出的齐纳二极管34、IC 31和其它部件以与图1中示出的相应部件类似的方式操作。例如，在由某些情况引起时，电流流过N衬底42。N衬底42具有固有电阻37。电阻37可以根据N衬底42的单位距离测得。图5示出了相对于装置500和N衬底42的电流流动的单向示例。N衬底42抵抗瞬态事件而偏置。在瞬态事件期间，瞬态电流流过N衬底42。在瞬态事件期间，瞬态电压高于DTI结构36的介电隔离材料的最高额定值。然而，如通过阱33如邻近于多晶结构35的阱33-2所测得的差分电压小于特定瞬态事件中暗示的DTI结构36的最高额定电压，邻近多晶结构35耦合到齐纳二极管34。
在瞬态事件期间，跨多个隔离区或阱33划分瞬态电压，使得任何单个阱33两端的电压低于其理论击穿电压。流入N衬底42的电流产生跨N衬底42的电压梯度。齐纳二极管34用作齐纳堆叠和分压器电路。除了有待动态偏置的部件之外，N衬底42连接到公共接地48，从而维持电磁兼容性(EMC)和ESD性能。在一些实施例中，在制造期间，N衬底42的厚度变薄以改进瞬态保护。例如，N衬底42的厚度从大约15密耳(381μm)减小到大约10密耳(254μm)到8密耳(205μm)。变薄的N衬底42增大了衬底电阻37并且最小化或减小在N衬底42两端产生差分电压所需的衬底电流。
图6是根据一些实施例的首先在图5中示出的边缘电容器39的横截面图。边缘电容器39由如其它附图中示出的IC的IC中的同一金属层(例如，金属层4(M4))的如第一金属线61和第二金属线62等金属线形成。虽然示出了两条金属线61、62，但是多条金属线可以被布置成彼此并联以形成边缘电容器39。边缘电容器39被形成为靠近或耦合到如N衬底63等基底层、如浅沟槽隔离(STI)层64等STI层以及如ILD层65到68等层间介电(ILD)材料中的一个或多个层。没有电路部件形成于ILD层65到68中。边缘电容器39一层一层地、一行一行地构建在例如图5所示的一个或多个阱33中或上。在一些实施例中，ILD层65到68中的每一层由正硅酸四乙酯(TEOS)制成或包括TEOS。可替换的是，每个ILD层65到68由硅烷和其它硅源制成或包括硅烷和其它硅源。作为实施例的具体示例，第一ILD层65和第四ILD层68各自由对应于各自额定电压为560V的8k TEOS构成，并且第二ILD层66和第三ILD层67各自由对应于各自额定电压为490V的7k TEOS构成。ILD层65到68的这种构造一起对应于30k TEOS和大约2kV。这对应于大约70Mv/cm(700V/μm)。
边缘电容器39是金属到金属电容器的实施例，并且提供稳定的高电容并展现出较低片上泄漏。在一些实施例中，虽然未示出，但是低阻抗导电板被构造在金属线61、62的金属层与STI层64之间的多晶硅层中或在另一位置中以电容地隔离金属线61、62。
图7是根据一些实施例的用于如图5的装置500等装置中的电路布局70的平面视图。IC管芯71包括在IC管芯71的顶表面76下方的自偏置衬底(未标记)。所述自偏置衬底如在一个或多个点处或沿着自偏置衬底的一侧或多侧耦合到接地。IC管芯71包括边缘密封件72，所述边缘密封件72限定由自偏置衬底保护的第一区73。所述边缘密封件由多晶硅(“多晶”)和DTI材料中的至少一种构成。为了方便起见，未在第一区73中示出由多晶或DTI区划分的单独阱或子区。虽然第一区73被示出为由边缘密封件72包围或由所述边缘密封件72限定，但是在一些实施例中，所述自偏置衬底和所述第一区73可以在四侧中的一个侧或多个侧处延伸到外边缘75。第一区73包括作为电子装置的复合层的一部分的硅层、金属基层、绝缘层和BOX层中的一个或多个。例如，除了自偏置衬底之外，第一区73包括元件，如图1的层10和11的那些元件。参考图7，第一区73受保护而免于瞬态事件，所述瞬态事件由朝向接地、朝向自偏置衬底的四侧流动的瞬态电流箭头74表示。也就是说，所述瞬态电流在四个方向上并行流动。由于在四个方向上并行流动的瞬态电流，自偏置衬底的有效电阻将需要被设计成自偏置衬底的线性电阻的大约四倍。其它实施例可以在自偏置衬底的电阻方面改进此布局70。
图8是根据其它实施例的电路布局80的平面视图，所述电路布局80通过使瞬态电流仅流到IC管芯81的两侧改进图7所示的布局70。IC管芯81包括沿布局80和IC管芯81的外边缘86的一部分的边缘密封件82。IC管芯81包括作为电子装置的复合层的一部分的硅层、金属基层、绝缘层和BOX层中的一个或多个。例如，IC管芯81的第一区83包括元件如图1和图2的层9和10的那些元件。
IC管芯81包括自偏置衬底(未标记)，所述自偏置衬底防止出现流过第一区83的一个或多个部分并且朝向边缘密封件82的两个部分-第一区83的第一侧84和第二侧85流动的瞬变电流88的瞬态事件(由箭头表示)。由于仅在两个方向上并行流动的瞬态电流88，在与图7的布局70比较时，所述自偏置衬底的有效电阻将仅需要被设计成其线性电阻的大约两倍。如图8所示，在角落中或沿着IC管芯81的边缘的布局80使衬底偏置电路与接地衬底触点之间的空间最小化。虽然未示出，但是应用了非导电环氧树脂层以便于控制自偏置衬底的电阻。
图9是根据一些实施例的集成电路的深沟槽隔离(DTI)结构94、95的布置90的透视图，以示出将在DTI结构94、95下方的平面中延伸的自偏置衬底的设计电阻的计算。为了简单示出瞬态事件保护的特征起见，DTI结构94、95被示出长方体形状，并且从图9中省略了其它IC部件。体积96被限定在DTI结构94与DTI结构95之间。在创建具有如本领域的技术人员将已知的本文所描述的特征的IC管芯时，DTI结构的其它形状和布置是可能的。每个DTI结构94、95具有高度91和厚度93。DTI结构94、95通过横向距离92分离。对于30微米(μm或微米)的横向距离92，衬底电阻被确定为每微米32欧姆，其相当于大约每平方微米(μm2)1k欧姆。
根据RC时间常数的一些实施例，ESD事件的持续时间大约为5纳秒(ns)，并且其阱电容大约为12pF，总体衬底电阻相当于大约400欧姆。在电流流动在四个方向(流到自偏置衬底的边缘)上的场景下，衬底电阻将需要为大约1，600欧姆。在设计如图5的N衬底42等自偏置衬底时，可以确定厚度变薄为大约8密耳到10密耳的衬底的另外值。
图10是根据一些实施例的由深沟槽隔离结构分离的阱的横截面图。图10示出了确定用于确定自偏置衬底电路的RC时间常数的电容值的实施例。布置101包括由距离分离的一对DTI结构102。自偏置衬底103的区段位于DTI结构102的下方。阱材料105的体积104位于阱中。对于N型阱材料，针对与每平方微米大约0.0007pF的单位电容相对应的大约11,000平方微米的桶面积测得的度量为0.8pF。对于P型阱材料，针对与每平方微米大约0.0007pF的单位电容相对应的大约14,000平方微米(118μm×118μm)的桶面积测得的度量为3pF。
图11是根据一些实施例的针对具有自偏置衬底的电路的电路图和第二示例。电路1100促进向在电压输出引脚112(标记为“出”)处的电感负载111提供电压，其中电压输出源自于如本领域的技术人员所了解的由滤波器114表示的输入电压和由运算放大器(op amp)115表示的共源共栅电压(Vcasc)。电路1100提供电压调节，其包括防止瞬态事件的保护。电路1100包括共源共栅电路部分132。共源共栅电路部分132包括高侧场效应晶体管(FET)121和低侧FET 122。高侧和低侧FET 121、122中的每一个包括晶体管，如第一晶体管130。每个FET 121、122由二极管如第一保护二极管131保护，其中如所示出的，二极管131耦合在对应的源极与漏极之间。
共源共栅电路部分132包括齐纳堆叠，所述齐纳堆叠包括第一齐纳二极管118和第二齐纳二极管119。第二齐纳二极管119的击穿电压高于共源共栅电压Vcasc的电压。运算放大器115通过保护二极管117耦合到高侧FET 121。例如，二极管117额定电压为90V。滤波器114耦合到第三齐纳二极管120和低侧FET 122的栅极。举例来说，第三齐纳二极管120的额定电压为90V。
电路1100还包括具有衬底电阻125的自偏置衬底126并且被至少定位在衬底区113中。衬底偏置由线116表示。衬底126被偏置成限制衬底126两端和与衬底126相关联的介电隔离(图11中未示出)两端的最大电压。例如，衬底偏置将衬底126两端的电压限制为90V。衬底126耦合到公共接地124，所述公共接地124也耦合到接地衬底123。第一齐纳二极管118和第二齐纳二极管119的组合的击穿电压小于衬底126的击穿电压(BVDSS)。共源共栅电路部分132由此在低侧驱动器FET 122处自我保护。作为示例，Vcasc为7V，第二齐纳二极管119的额定电压为10V，并且第一齐纳二极管118的额定电压为80V。在这些值的情况下，输出引脚112处的电压可以维持大约180V的瞬态事件，而基于所示部件的布置，衬底126两端的电压被限制为90V。在此示例中，自偏置衬底126经受的90V低于其120V的击穿电压。根据图11的电路图构建的电路可能在物理上较大以容纳其中的各种部件，但其有利的是单片集成的。
通常，如本文所示出和解释的，用于保护沟槽氧化物免受超过电路衬底的理论击穿的瞬态事件的解决方案包括动态偏置衬底并跨多个隔离区划分瞬态电压。结果是使得任何单个沟槽两端的电压都低于理论击穿电压。这种解决方案对于绝缘体上硅(SOI)装置十分有用，但可以用于许多不同类型和布置的电路中。
结论注意，以上在一般描述中描述的所有活动、特征或元件并非都是必需的，可能不需要特定活动或装置的一部分，并且除了所描述的那些之外可以执行一个或多个另外的活动或者包括元件。仍进一步地，所列活动的顺序不一定是执行它们的顺序。而且，已经参照具体实施例描述了概念。然而，本领域普通技术人员认识到，在不脱离在以下权利要求书中列出的本公开的范围的情况下，可以进行各种修改和改变。因此，本说明书和附图将被视为是说明性的，而不是限制性的，并且所有这种修改都旨在包括在本公开的范围内。
上面已经针对特定实施例描述了益处、其它优点和问题解决方案。然而，益处、优点、问题解决方案以及可能导致任何益处、优点或解决方案发生或变得更加明显的任何一个或多个特征不应被解释为任何或所有权利要求的关键、必需或必要特征。此外，以上公开的具体实施例仅是说明性的，因为所公开的主题可以用本领域技术人员清楚的、不同但等效的方式进行修改并实施从而获得在此传授的益处。除了如在以下权利要求书中所描述的，不旨在限制在此所示出的构造或设计的细节。因此，清楚的是，可以改变或修改以上公开的具体实施例并且所有此类变体都认为是在所公开的主题的范围内。因此，本文所寻求的保护是在以下权利要求书中陈述的。

Claims (10)

1.一种偏置衬底电路，其特征在于，包括：
集成电路(IC)层，所述IC层通过介电隔离材料的介电隔离区分成阱，所述介电隔离材料具有第一击穿电压；
基底衬底层，所述基底衬底层通过具有第二击穿电压的绝缘层与所述IC层分离；以及
电压保护堆叠，所述电压保护堆叠在至少两个不同位置耦合到所述基底衬底层，所述电压保护堆叠包括多个电压保护部件，所述电压保护堆叠具有比所述第一击穿电压和所述第二击穿电压大的堆叠击穿电压。
2.根据权利要求1所述的偏置衬底电路，其特征在于：
所述电压保护堆叠具有堆叠电压电平；
所述IC层的每个阱具有击穿电压电平；并且
当超过所述堆叠电压电平时，跨所述IC层的多个阱划分所施加的电压，使得跨任何单个阱的介电隔离的电压电平小于所述阱的击穿电压电平。
3.根据权利要求1所述的偏置衬底电路，其特征在于，所述偏置衬底电路被定位在包括所述IC层的管芯的角落或边缘处。
4.根据权利要求1所述的偏置衬底电路，其特征在于，进一步包括：
边缘密封件，所述边缘密封件沿所述IC层的外围分布，而无需将所述IC层连接到接地的接地触点。
5.根据权利要求1所述的偏置衬底电路，其特征在于，进一步包括：
耦合到所述基底层的非导电环氧树脂层。
6.根据权利要求1所述的偏置衬底电路，其特征在于，所述基底层在所述IC层中的第一点处的厚度为10密耳或更小。
7.一种装置，其特征在于，包括：
衬底层，所述衬底层通过具有掩埋氧化物(BOX)隔离击穿电压的BOX层与集成电路(IC)层分离，所述IC层具有IC部件；
至少第一隔离结构，其靠近所述IC层安置，所述第一隔离结构延伸通过所述BOX层至少到达所述衬底层，并且所述第一隔离结构具有隔离击穿电压，所述第一隔离结构隔离所述IC部件；以及
保护堆叠，所述保护堆叠具有比所述隔离击穿电压大的堆叠击穿电压，所述堆叠在至少两个不同位置耦合到所述衬底层，所述堆叠包括：
第一电压保护部件，所述第一电压保护部件具有第一阳极和第一阴极，所述第一阳极耦合到所述至少两个不同位置之一，所述第一阴极耦合到所述第一隔离结构并且可操作用于接收瞬态电压，所述堆叠的阴极处的所述瞬态电压与所述衬底偏置电压之差小于所述隔离击穿电压；以及
第二电压保护部件，所述第二电压保护部件具有第二阳极和第二阴极，所述第二阳极耦合到所述第一电压保护部件的所述第一阴极，所述第二电压保护部件的所述第二阴极处于所述堆叠的所述阴极处。
8.根据权利要求7所述的装置，其特征在于，所述至少两个不同位置之一是接地。
9.根据权利要求7所述的装置，其特征在于，进一步包括：
所述IC层中的第二隔离结构，所述第二隔离结构延伸通过所述BOX层至少到达所述衬底层，并且所述第二隔离结构耦合到接地，所述第一隔离结构和所述第二隔离结构限定IC材料的阱。
10.一种电子装置，其特征在于，包括：
电压保护堆叠，所述电压保护堆叠包括多个电压保护部件，其中所述电压保护部件中的至少一个的阳极接地，其中所述电压保护部件中的至少一个的阴极耦合到负载，所述电压保护堆叠具有堆叠击穿电压；
集成电路(IC)层，所述IC层具有IC层击穿电压，所述IC层包括：
有源IC部件，所述IC层耦合到具有第一电压电平的第一电压源以操作所述有源IC部件；以及
第一多晶硅区，所述第一多晶硅区耦合到所述电压保护堆叠的所述电压保护部件中的至少一个的阴极；
绝缘体层，所述绝缘体层具有邻近于所述IC层的第一侧；以及
邻近于所述绝缘体层的第二侧的衬底层，其中所述电压保护堆叠的电压保护堆叠击穿电压高于所述IC层击穿电压。
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