KR100901246B1 - 정전 파괴 보호 회로 - Google Patents
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Abstract
정전기 등의 서지 전압으로부터 내부 회로를 보호하는 성능(동작 속도나 정전 파괴 내성)을 향상시킨 정전 파괴 보호 회로를 제공하는 것을 목적으로 한다. 배선(3)과 VSS(접지 전압) 배선(4) 사이에 N채널형의 MOS 트랜지스터(5)를 접속한다. 배선(3)과 MOS 트랜지스터(5)의 게이트 사이에 제1 캐패시터(6)를, VSS 배선(4)과 게이트 사이에 제2 캐패시터(7)를 접속한다. 입출력 단자(2)에 인가되는 전압은, 이들 용량 소자에 의해 분압되고, 그 분압 전압이 게이트에 인가된다. 서지가 발생한 경우에는, 분압 전압에 의해 MOS 트랜지스터(5)가 강제적으로 온하여 전류가 흐르고, 내부 회로(1)가 보호된다. 또한 과대한 서지에 대해서는 기생 바이폴라 트랜지스터가 온한다. 게이트와 VSS 배선(4) 사이에 제너 다이오드(8)를 배치하고, 게이트에 인가되는 전압이 일정 전압 이상으로 상승하지 않도록 한다.
캐패시터, 제너 다이오드, MOS 트랜지스터, 분압 전압, VSS 배선
Description
본 발명은, 반도체 집적 회로의 정전 파괴를 방지하기 위한 정전 파괴 보호 회로에 관한 것이다.
종래로부터 반도체 집적 회로에서는, 정전기, 과전압, 주변 기기로부터 방사되는 전자 노이즈 등의 서지 전압에 대한 내성을 강화하기 위해, 입출력 단자의 근변에 보호 회로(이하, 정전 파괴 보호 회로라고 칭함)가 설치되어 있다.
종래의 정전 파괴 보호 회로에 대해서, 도 5를 참조하면서 설명한다. 실리콘 웨이퍼 등으로 이루어지는 반도체 기판 상에는 내부 회로(100)가 설치되어 있다. 내부 회로(100)는 아날로그 회로나 디지털 회로로서, 입력 회로, 출력 회로, 입출력 회로 등을 포함한다. 그리고, 내부 회로(100)와 입출력 단자(101)를 연결하는 배선(102)에는, 소스가 접지 배선에 접속되고, 드레인이 배선(102)에 접속되고, 게이트와 소스가 소위 다이오드 접속된 N채널형 MOS 트랜지스터 N으로 이루어지는 MOS 트랜지스터형 보호 회로(103)가 접속되어 있다.
MOS 트랜지스터형 보호 회로(103)의 동작에 대해서 설명한다. 입출력 단자(101)를 통과하여 서지 전압(104)이 인가되면, 소스·드레인 간에서 브레이크다 운이 생기고, 이에 따라 MOS 트랜지스터 N의 기생 바이폴라 트랜지스터가 온하여, 입출력 단자(101)측으로부터 접지 전압 GND측에 전류가 흐른다.
이상과 같은 동작에 의해, 내부 회로(100)는 정전 파괴로부터 보호된다. 또한, 상기한 바와 같은 MOS 트랜지스터를 정전 파괴 보호 회로의 소자로서 이용한 것 이외에도 PN 다이오드를 이용한 것이나, 사이리스터를 이용한 것 등 다양한 종류의 정전 파괴 보호 회로가 고안되어 있다.
본 발명에 관련되는 기술 문헌으로서는, 예를 들면 이하의 특허 문헌을 들 수 있다.
[특허 문헌 1] 일본 특개평 5-102411호 공보
최근의 반도체 디바이스의 미세화·고집적화에 의해, 정전 파괴의 발생이 증대하는 경향에 있다. 그러나, 전술한 바와 같은 종래의 정전 파괴 보호 회로로는 정전 파괴에 대한 보호가 충분하지 않다고 하는 우려가 있었다.
예를 들면, 과대한 서지 전압에 충분히 견딜 수 없어, 보호 회로의 MOS 트랜지스터 N 자신이 정전 파괴되게 된다는 문제가 있다.
또한, 전술한 종래의 MOS 트랜지스터형 보호 회로에서는, 소스·드레인 간 브레이크다운과 기생 바이폴라 동작을 이용하고 있다. 그 때문에, 소스·드레인 간 브레이크다운이 생기기 전에 서지 전압이 내부 회로에 인가되어, 내부 회로 소자에 정전 파괴 등의 악영향이 생긴다고 하는 문제가 있다.
따라서 본 발명은, 정전기 등의 서지 전압으로부터 내부 회로를 보호하는 성능(정전 파괴 내성이나 동작 속도)을 향상시킨 정전 파괴 보호 회로를 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 정전 파괴 보호 회로는, 단자와 내부 회로를 연결하는 제1 배선에 접속된 정전 파괴 보호 회로로서, 제1 전압을 공급하는 제2 배선과, 상기 제1 배선과 상기 제2 배선 사이에 접속되고, 상기 단자를 통하여 상기 제1 배선에 인가되는 전압을 분압하는 제1 및 제2 용량 소자와, 드레인이 상기 제1 배선과 접속되고, 소스가 상기 제2 배선과 접속되고, 게이트에 상기 제1 및 제2 용량 소자에 의해 분압된 전압이 인가된 MOS 트랜지스터를 갖는 것을 특징으로 한다.
또한, 본 발명의 보호 회로는, 상기 게이트와 상기 제2 배선 사이에, 상기 게이트에 인가되는 전압을 제한하는 제1 전압 제한 소자를 갖는 것을 특징으로 한다.
또한, 본 발명의 보호 회로는, 상기 게이트와 상기 제1 배선 사이에, 상기 게이트에 인가되는 전압을 제한하는 제2 전압 제한 소자를 갖는 것을 특징으로 한다.
본 발명의 정전 파괴 보호 회로는, 단자에 인가되는 전압을 용량 소자로 분압하고, 그 분압 전압을 MOS 트랜지스터의 게이트에 인가하도록 구성하였다. 게이 트에 인가되는 전압은, 제1 및 제2 용량 소자의 각 용량치(전압 제한 소자를 설치한 경우에는 그 용량치를 포함함)를 조정함으로써, 임의의 값으로 할 수 있다. 이러한 구성에 따르면, 이상 서지 전압이 발생한 경우, 상기 분압 전압에 의해 MOS 트랜지스터를 온시켜서 전류를 흘릴 수 있어, 내부 회로를 정전 파괴로부터 신속하게 보호할 수 있다.
또한, MOS 트랜지스터의 게이트에 인가되는 전압을 제한하기 위한 전압 제한 소자를 접속한 경우에는, 서지 전압에 의한 MOS 트랜지스터의 게이트 파괴를 억제하고, 결과로서 보호 회로 자신의 파괴를 억지할 수 있다.
다음으로, 본 발명의 제1 실시예에 대해서 도면을 참조하면서 설명한다. 도 1은 본 실시예의 정전 파괴 보호 회로를 포함하는 회로도의 개략이고, 도 2는 상기 보호 회로의 디바이스 구조의 단면도이다.
실리콘 웨이퍼 등으로 이루어지는 반도체 기판 상에는 내부 회로(1)가 설치되어 있다. 내부 회로(1)는 아날로그 회로나 디지털 회로로서, 입력 회로, 출력 회로, 입출력 회로 등을 포함한다. 그리고, 내부 회로(1)와 입력 단자 또는 출력 단자(이하, 입출력 단자(2)라고 칭함)를 연결하는 배선(3)(제1 배선)에는, 본 실시예의 정전 파괴 보호 회로가 접속되어 있다.
본 실시예의 정전 파괴 보호 회로는, 소스가 VSS(통상은 접지 전압) 배선(4)(제2 배선)과 접속되고, 드레인이 배선(3)에 접속된 N채널형의 MOS 트랜지스터(5)와, MOS 트랜지스터(5)의 게이트와 배선(3)(MOS 트랜지스터(5)의 드레인) 사 이에 접속된 제1 캐패시터(6)와, MOS 트랜지스터(5)의 게이트와 VSS 배선(4)(MOS 트랜지스터(5)의 소스) 사이에 접속된 제2 캐패시터(7)와, MOS 트랜지스터(5)의 게이트와 VSS 배선(4)(MOS 트랜지스터(5)의 소스) 사이에 접속된 제너 다이오드(8)로 구성되어 있다. 제너 다이오드(8)의 애노드는 VSS 배선(4)과 접속되고, 캐소드는 MOS 트랜지스터(5)의 게이트와 접속되어 있다.
MOS 트랜지스터(5)의 게이트와, 제1 캐패시터(6), 제2 캐패시터(7), 및 제너 다이오드(8)와의 접속점을 노드 X로 하고, 그 노드의 전압을 Vx로 한다. Vx는, 입출력 단자(2)에 인가되는 전압을, 제1 및 제2 캐패시터(6, 7)의 용량(C1, C2) 및 제너 다이오드(8)의 기생 용량(Cz)에 의해 분압한 전압이다. 이 게이트에 인가되는 전압 Vx는, 제1 및 제2 캐패시터(6, 7) 및 제너 다이오드(8)의 각 용량치(C1, C2, Cz)를 조정함으로써 임의의 값으로 할 수 있다. MOS 트랜지스터(5)의 게이트 절연막의 막 두께에도 의하지만, 전압 Vx는 예를 들면 10볼트 이하로 되도록 설정하여, 게이트 절연막의 파괴가 생기지 않도록 한다.
또한, 입출력 단자(2)에 서지 전압이 인가되면, Vx의 상승에 의해 MOS 트랜지스터(5)가 온하도록, 제1 및 제2 캐패시터(6, 7)의 용량치, 제너 다이오드(8)의 기생 용량치는 조절되어 있다. 또한, 후술하는 바와 같이, MOS 트랜지스터(5)의 브레이크다운이 생겨서 기생 바이폴라 트랜지스터(30)가 온하기 전에, MOS 트랜지스터(5)가 강제적으로 온으로 되도록 조절되어 있다. 나아가서는, 입출력 단자(2)에 접지 전압으로부터 전원 전압의 전압이 인가되는 통상 동작의 상태에서는, 분압 전압 Vx에 의해 MOS 트랜지스터(5)가 온하지 않도록 조절되어 있다.
또한, 제1 및 제2 캐패시터(6, 7)로서, MOS 트랜지스터(5)의 게이트 전극과 소스 및 드레인층 사이에 있는 기생적인 용량을 이용하는 것도 가능하다. 그러나, MOS 트랜지스터(5)를 온시키는 원하는 값의 분압 전압 Vx를 양호한 정밀도로 얻는 관점으로부터는, 용량 소자를 별도로 설치하는 것이 바람직하다.
다음으로, 전술한 제1 실시예에 따른 정전 파괴 보호 회로의 디바이스 구조에 대해서 도 2를 참조하면서 설명한다. P형의 반도체 기판(10) 상에는 N형의 에피택셜층(11)이 형성되고, 에피택셜층(11)의 표면에는 P형의 웰층(12, 13)이 형성되어 있다. 그리고, 전술한 MOS 트랜지스터(5)가 웰층(12) 내에 형성되고, 제너 다이오드(8)가 웰층(13) 내에 형성되어 있다.
MOS 트랜지스터(5)는, 웰층(12)의 표면에 형성된 고농도의 드레인층(14), 소스층(15), 도시하지 않은 게이트 절연막 상에 형성된 게이트 전극(16)을 갖고 있다. 또한, 이 MOS 트랜지스터(5)와 인접하여, 웰층(12)의 표면에는 기판 바이어스용의 P++층(17)이 형성되어 있다.
제너 다이오드(8)는, 웰층(13) 표면에 형성된 고농도의 애노드층(18)과 캐소드층(19)을 갖고 있다.
고농도(N+형)의 매립층(20)이, 반도체 기판(10)의 저부와 에피택셜층(11)의 경계 영역에 걸쳐서 형성되어 있다. 또한, MOS 트랜지스터(5)와 제너 다이오드(8)는, P형의 하 분리층(21) 및 상 분리층(22)에 의해 전기적으로 분리되어 있다. 하 분리층(21)은, 반도체 기판(10)의 저부측으로부터 붕소 등의 불순물을 상방 확산함으로써 형성된다. 한편, 상 분리층(22)은, 에피택셜층(11)의 상면으로부터 붕소 등의 불순물을 하방 확산함으로써 형성된다. 하 분리층(21)의 상부와 상 분리층(22)의 하부는 에피택셜층(11) 내에서 중첩되어, 일체화된 분리층을 구성하고 있다.
에피택셜층(11)의 표면의 소자 형성 영역 이외에는, 소자 분리용의 필드 절연막(23)이 형성되어 있다. 필드 절연막(23)은, 예를 들면 LOCOS(Local 0xidation 0f Silicon)법에 의해 형성된다.
또한, 과대한 서지 전압이 입출력 단자(2)에 인가된 경우에는, MOS 트랜지스터(5)의 드레인층(14), 웰층(12), 소스층(15)을 각각 커넥터층, 베이스층, 에미터층으로 하는 NPN형의 기생 바이폴라 트랜지스터(30)가 형성된다.
다음으로, 이상과 같이 구성된 제1 실시예에 따른 정전 파괴 보호 회로의 동작에 대하여 도 1 및 도 2를 참조하면서 설명한다.
전술한 바와 같이, 본 실시예에서는 입출력 단자(2)의 전압이 소정의 전압을 초과할 때로서, MOS 트랜지스터(5)의 소스·드레인 간에서 브레이크다운하여, 기생 바이폴라 동작을 일으키기 전에, MOS 트랜지스터(5)가 강제적으로 온으로 되도록, 제1 및 제2 캐패시터(6, 7)의 용량(C1, C2), 제너 다이오드(8)의 기생 용량(Cz)이 조절되어 있다. 그 때문에, 입출력 단자(2)에 플러스의 서지 전압이 인가된 경우, 그와 거의 동시에 소정의 값의 분압 전압 Vx가 차지되고, 이에 의해 MOS 트랜지스터(5)가 온하여, VSS 배선(4)측에 전류가 흐른다. 이 MOS 트랜지스터 동작은, MOS 트랜지스터(5)가 브레이크다운하기 전에 일어난다.
또한, 입출력 단자(1)에 더욱 과대한 플러스의 서지 전압이 생겨서, MOS 트 랜지스터(5)의 전류 능력만으로는 전류를 다 흘릴 수 없는 경우에는, 드레인측의 전압이 높아져서, 도 2에 도시한 바와 같이 NPN형의 기생 바이폴라 트랜지스터(30)도 온하여, MOS 트랜지스터(5) 및 기생 바이폴라 트랜지스터(30)의 양자를 통하여 VSS 배선(4)측에 전류가 흐른다. 이 기생 바이폴라 동작은, 드레인층(14)과 웰층(12)의 접합이 브레이크다운하여 웰층(12)을 전류가 흐르면, 웰층(12)의 전압이 상승하여, 웰층(12)으로부터 소스층(15)에 베이스 전류가 흐르고, 이에 의해 기생 바이폴라 트랜지스터(30)가 온하는 현상이다.
종래(도 5 참조)는, MOS 트랜지스터의 소스·드레인 간에서의 브레이크다운과 기생 바이폴라 동작을 이용하여 전류를 흘리고 있었다. 이에 대하여 본 실시예에서는, 소스·드레인 간 브레이크다운 및 기생 바이폴라 동작의 개시가 일어나는 것보다도 이전에 MOS 트랜지스터(5)가 온하여, 전류를 빼내는 구성을 취하고 있다. 그 때문에, 종래에 비해서 고속 동작이 가능하고, 전류 능력이 높은 정전 파괴 보호 회로를 실현하고 있다.
또한, MOS 트랜지스터(5)의 게이트에 인가되는 전압 Vx가 과도하게 상승하여, 게이트 내압 이상으로 되면 MOS 트랜지스터(5) 자신이 파괴되게 되지만, 본 실시예에서는 제너 다이오드(8)에 의해 게이트·소스 간의 전압이 일정 이상으로 상승하지 않도록 클램프하고 있다. 그 때문에, MOS 트랜지스터(5) 자신의 파괴를 저감할 수 있다. 이와 같이, 정전 파괴 보호 회로 소자(본 실시예에서는 MOS 트랜지스터(5)) 자신을 서지 전압으로 보호하기 위해, 전압 제한 소자를 배치하는 것이 바람직하다.
또한, 입출력 단자(1)에 마이너스의 서지 전압이 인가된 경우도, MOS 트랜지스터(5)가 온하여, 마찬가지로 내부 회로(1)가 보호된다. 즉, 분압 전압 Vx에 의해 MOS 트랜지스터(5)가 온하고, 이 경우에는 VSS 배선(4)측으로부터 입출력 단자(2)측에 전류가 흘러서, 내부 회로(1)가 보호된다. 또한, 웰 영역(12) 및 P++층(17)과, 드레인층(14) 사이의 PN 접합을 통과해서도 전류가 흘러서, 내부 회로(1)가 보호된다.
다음으로, 본 발명의 제2 실시예에 대해서 도면을 참조하면서 설명한다. 도 3은 제2 실시예의 정전 파괴 보호 회로를 포함하는 회로도의 개략이고, 도 4는 상기 보호 회로의 디바이스 구조의 단면도이다. 또한, 제1 실시예와 마찬가지의 구성에 대해서는 동일 부호를 이용하여, 그 설명을 생략하거나 간략하게 한다.
제2 실시예의 정전 파괴 보호 회로는, 소스가 VSS 배선(4)과 접속되고, 드레인이 배선(3)에 접속된 N채널형의 MOS 트랜지스터(5)와, MOS 트랜지스터(5)의 게이트와 배선(3)(MOS 트랜지스터(5)의 드레인) 사이에 접속된 제1 캐패시터(6)와, MOS 트랜지스터(5)의 게이트와 VSS 배선(4)(MOS 트랜지스터(5)의 소스) 사이에 접속된 제2 캐패시터(7)와, MOS 트랜지스터(5)의 게이트와 VSS 배선(4)(MOS 트랜지스터(5)의 소스) 사이에 접속된 제너 다이오드(8)와, MOS 트랜지스터(5)의 게이트와 배선(3)(MOS 트랜지스터의 드레인) 사이에 접속된 제너 다이오드(31)로 구성되어 있다. 제너 다이오드(31)의 애노드는 배선(3)과 접속되고, 캐소드는 MOS 트랜지스터(5)의 게이트와 접속되어 있다.
다음으로, 전술한 제2 실시예에 따른 정전 파괴 보호 회로의 디바이스 구조 에 대해서 도 4를 참조하면서 설명한다. N형의 에피택셜층(11)의 표면에는 P형의 웰층(32)이 형성되고, 제너 다이오드(31)가 그 웰층(32) 내에 형성되어 있다. 제너 다이오드(31)는, 웰층(32)의 표면에 형성된 고농도의 애노드층(33)과 캐소드층(34)을 갖고 있다. 다른 구성은 전술한 제1 실시예와 마찬가지이다.
이와 같이, 제2 실시예에서는 배선(3)과 MOS 트랜지스터(5)의 게이트 사이에 제너 다이오드(31)를 설치한 것이 특징이다. 또한, 제너 다이오드(31)의 기생 용량(Cz)도 고려하여, MOS 트랜지스터(5)의 소스·드레인 간에서의 브레이크다운 및 기생 바이폴라 동작을 일으키기 전에, MOS 트랜지스터(5)가 강제적으로 온하도록 조절되어 있다.
이상과 같이 구성된 제2 실시예에 따른 정전 파괴 보호 회로는, 제1 실시예에 따른 구성으로 얻어지는 효과 외에 이하의 효과를 갖는다. 즉, MOS 트랜지스터(5)의 게이트에 과대한 전압이 인가되면 MOS 트랜지스터(5)가 파괴되게 되지만, 본 실시예에서는 제너 다이오드(31)에 의해 게이트에 인가되는 전압이 과대해지지 않도록 클램프하고 있다. 그 때문에, 제2 실시예의 구성에 따르면, 정극성뿐만 아니라 부극성의 서지 전압으로부터 MOS 트랜지스터(5) 자신을 보호하는 것이 가능하다.
이와 같이, 전술한 제1 및 제2 실시예 중 어느 한 쪽의 구성이어도, 입출력 단자측의 전압을 용량 소자로 분압하고, 그 분압 전압을 MOS 트랜지스터의 게이트에 인가하도록 구성하였다. 그 때문에, 입출력 단자로부터 이상한 서지 전압이 생긴 경우, 상기 분압 전압에 의해 MOS 트랜지스터가 온하여, 종래에 비해서 신속하 게 내부 회로를 보호할 수 있다.
또한, MOS 트랜지스터 동작 외에 기생 바이폴라 동작도 가능하기 때문에, 종래에 비해서 대전류를 흘려서 내부 회로를 보호할 수 있다.
또한, MOS 트랜지스터의 게이트에 인가되는 전압을 제한하기 위한 전압 제한 소자를 접속한 경우에는, 서지 전압에 의한 보호 소자 자신의 파괴를 방지할 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다. 구체적으로는 예를 들면, 상기 실시예에서는 VSS 전압을 공급하는 배선(VSS 배선(4))에 보호 회로를 접속하였지만, 고전원 전압을 공급하는 배선에 보호 회로를 접속하여, P채널형 MOS 트랜지스터를 보호 회로 소자로서 사용하는 것도 가능하다.
도 1은 본 발명의 제1 실시예에 따른 정전 파괴 보호 회로를 설명하는 회로도.
도 2는 본 발명의 제1 실시예에 따른 정전 파괴 보호 회로의 디바이스 구조를 설명하는 단면도.
도 3은 본 발명의 제2 실시예에 따른 정전 파괴 보호 회로를 설명하는 회로도.
도 4는 본 발명의 제2 실시예에 따른 정전 파괴 보호 회로의 디바이스 구조를 설명하는 단면도.
도 5는 종래의 정전 파괴 보호 회로를 설명하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 100 : 내부 회로
2, 101 : 입출력 단자
3, 102 : 배선
4 : VSS 배선
5 : MOS 트랜지스터
6 : 제1 캐패시터
7 : 제2 캐패시터
8, 31 : 제너 다이오드
10 : 반도체 기판
11 : 에피택셜층
12, 13, 32 : 웰층
14 : 드레인층
15 : 소스층
16 : 게이트 전극
17 : P++층
18, 33 : 애노드층
19, 34 : 캐소드층
20 : 매립층
21 : 하 분리층
22 : 상 분리층
23 : 필드 절연막
30 : 기생 바이폴라 트랜지스터
103 : MOS 트랜지스터형 보호 회로
104 : 서지 전압
Claims (5)
- 단자와 내부 회로를 연결하는 제1 배선에 접속된 정전 파괴 보호 회로로서,제1 전압을 공급하는 제2 배선과,상기 제1 배선과 상기 제2 배선 사이에 접속되고, 상기 단자를 통하여 상기 제1 배선에 인가되는 전압을 분압하는 분압회로와,드레인이 상기 제1 배선과 접속되고, 소스가 상기 제2 배선과 접속되고, 게이트에 상기 분압회로에 의해 분압된 전압이 인가되는 MOS 트랜지스터를 포함하며,상기 단자에 과대한 전압이 입력된 경우에, 해당 과대한 전압이 상기 분압회로를 구성하는 제1 용량 소자, 제2 용량 소자 및 제너 다이오드의 합계의 용량치로 분압되고, 그 분압된 전압이 상기 MOS 트랜지스터의 게이트에 입력되는 것에 의해, 상기 MOS 트랜지스터의 브레이크다운이 일어나기 전에 MOS 트랜지스터를 온 동작시켜 상기 제2 배선에 전류를 흘리는 것을 특징으로 하는 정전 파괴 보호 회로.
- 삭제
- 제1항에 있어서,상기 제너 다이오드는, 상기 제1 배선과 게이트 사이와, 상기 제2 배선과 게이트 사이에, 각각 구성되어 있는 것을 특징으로 하는 정전 파괴 보호 회로.
- 삭제
- 삭제
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