KR100379286B1 - 보호 회로를 구비한 반도체 장치 - Google Patents

보호 회로를 구비한 반도체 장치 Download PDF

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Abstract

보호 회로(104a)는 게이트와 드레인이 함께 접속되며 전원선(Vdd)과 접지선(Vss)선 사이에 접속된 보호용 n-채널 MOS 트랜지스터(111)와, 상기 보호용 n-채널 MOS 트랜지스터(111)의 상기 소스에 접속되며 전원선(Vdd)과 접지선(Vss)선 사이에 접속된 n-p-n 바이폴러 트랜지스터(113)를 포함한다. 저전압 반도체 장치에 배치된 상기 보호 회로(104a)는 낮은 접합 리크 전류에 기인하여 전력 소비가 낮게 된다.

Description

보호 회로를 구비한 반도체 장치{SEMICONDUCTOR DEVICE HAVING A PROTECTIVE CIRCUIT}
본 발명은 보호 회로를 구비한 반도체 장치에 관한 것으로서, 특히 반도체 장치의 내부 회로를 보호하는 반도체 장치내에 배치된 신규의 보호 회로에 관한 것이다.
반도체 장치는 입출력 단자로부터 외부에서 들어오는 전하에 의해 발생된 정전 파괴에 대항하는 반도체 장치의 내부 회로를 보호하기 위한 보호 회로를 통상 구비하고 있다.
도 1은 반도체 장치를 보호하기 위해 전원 단자(Vdd)(201)와 접지 단자(Vss)(202) 사이에 접속된 보호 회로를 포함하는 종래의 반도체 장치의 회로도이다.
소정의 기능을 하고 다수의 CMOS 트랜지스터를 구비한 내부 회로(208)는 전원선(Vdd선)과 접지선(Vss선)을 경유하여 Vdd 단자(201)와 Vss 단자(202)에 접속된다. 보호 회로(204)는 I/O 단자와 내부 회로(208) 사이의 위치에서 내부 회로(208)와 Vdd 단자(201)와 Vss 단자(202)를 포함하는 I/O 단자의 사이에 접속된다. 보호 회로(204)는 전원선(Vdd)과 접지선(Vss) 사이에 접속되는 n-채널 MOS 트랜지스터(211)와, 전원선(Vdd)과 접지선(Vss) 사이에서 상기 n-채널 MOS 트랜지스터(211)에 병렬로 접속되는 p-채널 MOS 트랜지스터(221)로 구성된다. n-채널 MOS 트랜지스터(211)의 게이트와 소스는 접지선(Vss)에 직렬 접속되고, 그 드레인은 전원선(Vdd)에 직렬 접속된다. p-채널 MOS 트랜지스터(221)의 게이트와 소스는 전원선(Vdd)에 직렬 접속되고 그 드레인은 접지선(Vss)에 직렬 접속된다.
양의 고전압(예컨대, 내부 회로에서의 MOS 트랜지스터의 정전 파괴를 야기할 정도의 노이즈 전압)이 Vdd 단자(201)를 통해 입력되는 경우에 내부 회로(208)는 상기 양의 고전압에 대항하여 보호 회로(20a)의 일련의 동작에 의해 보호된다. 보다 상세하게 말하면, 드레인-소스의 항복 현상이 발생하는 경우에 n-채널 MOS 트랜지스터(211)는 바이폴러 트랜지스터의 기능을 하고 그에 따라 Vdd 단자(201)로부터 Vss 단자(202)까지의 전류가 흘러가도록 한다. 이와 비슷하게, 소스-드레인 항복 현상이 발생하는 경우에 p-채널 MOS 트랜지스터(221)는 바이폴러 트랜지스터의 기능을 하고 그에 따라 Vdd 단자(201)로부터 Vss 단자(202)로의 전류의 흐름을 야기시킨다.
음의 고전압이 Vdd 단자(201)를 통해 입력되는 경우에, n-채널 MOS 트랜지스터(211)와 p-채널 MOS 트랜지스터(221) 양쪽 모두는 음의 전압에 기인한 전류를 MOS 트랜지스터에 의해 실현된 다이오드의 순방향으로 흘러가도록 함으로써 내부 회로(208)를 보호하도록 순방향으로 바이어스된 다이오드로서 기능한다.
그러나, 주목할 점은 종래의 반도체 장치의 보호 회로(204)는 이하에서 자세히 설명하겠지만 Vdd 단자(201)를 통해 양의 전압이 입력되는 경우에는 기능을 할 수 없을 수도 있다는 것이다. CMOS 트랜지스터의 게이트 절연막의 파괴 전압은 보통 1V/1nm(10MV/cm)이므로 최근의 반도체 장치에서 사용되는 것으로서의 약 5nm 정도의 얇은 막으로 된 게이트 절연막은 파괴 전압이 약 5V이다. 양의 전압이 전술한 바와 같이 상기 Vdd 단자를 통해 입력되는 경우에 MOS 트랜지스터의 소스-드레인 항복 현상은 바이폴러 트랜지스터로서의 기능을 유발한다.
그러나, 일반적으로, MOS 트랜지스터의 리크 전류를 증가시키지 않고 MOS 트랜지스터에서 5V이하인 항복 전압을 얻는다는 것은 용이하지 않다. 즉, 소스-드레인 항복 전압은 p-n 접합의 프로파일, 특히 p-n 접합의 약 도핑된 쪽의 불순물 프로파일과 불순물 농도에 의해 결정된다. 일반적으로, 소스-드레인 항복 전압은 약하게 도핑된 쪽의 불순물 농도가 높아진다면 감소하지만, 상기 현상은 항복 전압이 도달되지 않는 경우에도 흐르는 접합 리크 전류의 증가에 의해 수반된다. 따라서, 보호 회로에서의 MOS 트랜지스터의 소스-드레인 항복 전압을 단순하게 낮추는 것은 실용적인 해결책이 아니다.
전술한 문제점을 고려하여, 본 발명은 보호 회로에서의 MOS 트랜지스터의 접합 리크 전류를 거의 증가시키지 않고 내부 회로의 항복 전압 이하 및 전원 전압 보다 높은 전압에서 동작하는 보호 회로를 제공함을 그 목적으로 한다.
본 발명의 제1의 실시예에서, 제1의 전원 단자와; 제2의 전원 단자와; 소정의 기능을 하는 적어도 하나의 기능성 MOS 트랜지스터를 구비한 내부 회로와; 상기 제1의 전원 단자(101)와 상기 내부 회로를 접속하는 제1의 전원선과; 상기 제2의 전원 단자와 상기 내부 회로를 접속하는 제2의 전원선과; 게이트, 소스, 상기 게이트 및 상기 제1의 소스에 직접 접속된 드레인을 구비한 보호 MOS 트랜지스터와, 상기 제2의 전원선에 접속된 에미터, 상기 제1의 전원선에 접속된 콜렉터, 상기 보호 MOS 트랜지스터의 상기 소스에 직접 접속된 베이스를 구비한 바이폴러 트랜지스터를 포함하는 보호 회로를 포함하고; 상기 보호 MOS 트랜지스터는 상기 제1의 전원선과 상기 제2의 전원선 사이의 전압 보다 절대값이 더 높은 임계 전압을 갖는 것을 특징으로 하는 반도체 장치가 개시되어 있다.
본 발명의 일 실시예의 반도체 장치에 따르면, 만일, 절대값이 보호 MOS 트랜지스터의 임계 전압보다 더 높은 양의 노이즈 전압이 제1의 전원 단자를 통해 입력되면, 노이즈 전압은 상기 보호 MOS 트랜지스터를 온으로 하고, 그로 인해 바이폴러 트랜지스터의 p-n 접합의 순방향 바이어스에 기인하여 바이폴러 트랜지스터를 온으로 한다. 상기 바이폴러 트랜지스터의 온 상태로의 변화로 인해 전류는 제1의 소서선으로부터 제2의 소스선을 향해 흘러가서 내부 회로에 인가된 전압을 억제한다.
만일, 음의 노이즈 전압이 제1의 전원 단자를 통해 입력되면, 상기 보호 MOS 트랜지스터의 웰과 드레인 사이의 p-n 접합은 순방향 바이어스가 되고 그에 따라 전류를 제2의 소스선으로부터 제1의 소스선을 향해 흐르게 하여 내부 회로에 인가된 전압을 억제한다.
본 발명의 일 실시예에서, 제1의 소스선은 전원선(고전압 소스선) 또는 접지선(저전압 소스선)이면 양호하고, 제2의 소스선은 제1의 소스선에 따른 전원선 또는 접지선이면 양호하다. 상기 보호 MOS 트랜지스터는 제1의 소스선이 전원선이라면 n-채널 트랜지스터에 의해 실현되고, 제1의 소스선이 접지선이라면 p-채널 트랜지스터에 의해 실현된다. 바이폴러 트랜지스터는 제1의 소스선이 전원선이라면 n-p-n 트랜지스터에 의해 실현되고 제1의 소스선이 접지선이라면 p-n-p 트랜지스터에의해 실현된다.
전술한 목적, 특징, 및 효과 등은 첨부된 도면을 참조하여 이하의 기술로 부터 명확하게 될 것이다.
도 1은 보호 회로를 포함하는 종래의 반도체 장치의 회로도.
도 2는 본 발명의 제1의 실시예에 따른 반도체 장치의 회로도.
도 3의 a 및 b는 도 1에 도시된 반도체 장치의 n-채널 보호 MOS 트랜지스터의 상이한 구조의 개략 단면도.
도 4는 본 발명의 제2의 실시예에 따른 반도체 장치의 회로도.
도 5는 본 발명의 제3의 실시예에 따른 반도체 장치의 회로도.
도 6은 본 발명의 제4의 실시예에 따른 반도체 장치의 회로도.
도 7은 도 6에 도시된 반도체 장치의 제2의 보호 MOS 트랜지스터의 구조의 개략 단면도.
도 8은 본 발명의 제4의 실시예에 따른 반동체 장치의 회로도.
도 9는 본 발명의 제6의 실시예에 따른 반도체 장치의 회로도.
도 10의 a 및 b는 본 발명의 제7의 실시예에 따른 반도체 장치의 회로도.
이하, 본 발명이 첨부된 도면을 참조하여 기술될 것이고, 동일한 구성 요소에는 동일한 도면 부호가 붙여질 것이다.
본 발명의 제1의 실시예에 따른 보호 회로를 포함하는 반도체 장치를 도시하는 도 2에서, 상기 반도체 장치는 소정의 기능을 하는 내부 회로(108)와, 정전 파괴에 대항하여 내부 회로(108)를 보호하는 보호 회로(104a)를 포함한다.
내부 회로(108)는 다수의 CMOS 트랜지스터를 포함하면서 전원선(Vdd)과 접지선(Vss)을 경유하여 전원 단자(Vdd 단자 또는 제1의 전원 단자)(101)와 접지 단자(Vss 단자 또는 제2의 전원 단자)(102)에 접속된다. 보호 회로(104a)는 내부 회로(108)와 Vdd 단자(101) 및 Vss 단자(102) 사이에 배치된다. 보호 회로(104a)는 전원선(Vdd) 및 접지선(Vss) 사이에 직렬 접속된 n-채널 MOS 트랜지스터(111) 및 저항 소자(112)와, 상기 전원선(Vdd)과 상기 접지선(Vss)에 각각 접속된 콜렉터와 에미터를 구비한 n-p-n 바이폴러 트랜지스터(113)를 포함한다. n-채널 MOS 트랜지스터(111)의 게이트와 드레인은 전원선(Vdd)에 함께 직접 접속된다. n-채널 MOS 트랜지스터(111)의 소스는 저항 소자(112)를 경유하여 접지선(Vss)에 접속되고, n-p-n 트랜지스터(113)의 베이스에 직접 접속된다.
n-채널 MOS 트랜지스터(111)는 p형 또는 n형의 반도체 기판의 표면 영역상에 형성된 p웰내에 또는 접지선에 접속된 p형의 반도체 기판의 표면 영역내에 배치된다. 상기 n-채널 MOS 트랜지스터(111)는 전원 전압(Vdd) 보다 높고 내부 회로(108)의 CMOS 트랜지스터의 게이트 절연막의 파괴 전압 보다 낮은 임계 전압(Vt)을 갖는다. n-채널 MOS 트랜지스터(111)의 게이트 절연막의 두께는 내부 회로(108)의 n-채널 MOS 트랜지스터의 게이트 절연막의 두께와 동일하고, n-채널 MOS 트랜지스터(111)는 게이트 전극의 우측 하부의 채널 영역의 불순물 농도를 제어함으로써 얻어진다. 만일, p형 불순물 농도가 채널 영역으로 기능하는 p웰(또는 p형 반도체 기판의 표면)에서 비교적 낮으면, 도 3의 a에 도시된 바와 같이, 소정의 불순물 영역(115a)이 소스 및 드레인 영역과 접하는 전체의 채널 영역의 상부에 제공되고 그에 따라 임계 전압을 소정의 값으로 설정한다. 반면에, 만일, p형 불순물 농도가 채널 영역으로 기능하는 p웰(또는 p형 반도체 기판의 표면)에서 비교적 높으면, 도 3의 b에 도시된 바와 같이, 소정의 불순물 영역(115b)이 소스 및 드레인 영역으로부터 분리되어 채널 영역에 제공된다. 상기 후자의 구조는 임계 전압을 적절한 값으로 지정함으로써 접합 리크 전류의 증가가 방지된다.
제1의 실시예에서, 전원 전압보다 많은 크기의 양극의 노이즈 전압이 Vdd 단자(101)를 통해 입력되어 Vss 단자(102)가 접지 전위에 유지되는 경우에, 노이즈 전압은 n-채널 MOS 트랜지스터(111)의 게이트 전극과 드레인 영역에 인가된다. 만일, 노이즈 전압이 n-채널 MOS 트랜지스터(111)의 임계 전압(Vt)보다 높다면, n-채널 MOS 트랜지스터(111)는 온으로 되어 전류는 드레인 영역으로부터 소스 영역까지흐르고 또한 저항 소자(112)를 통해 접지선(Vss)을 향해 흐른다. 상기 단계에서, n-p-n 바이폴러 트랜지스터(113)의 베이스와 에미터 사이의 p-n 접합은 순방향 바이어스가 된다. 저항 소자(112)를 가로지르는 전압 강하가 증가함에 따라, n-p-n 바이폴러 트랜지스터(113)의 베이스에서의 전위는 증가한다. 전압 강하가 p-n 접합의 순방향 강하 전압(Vf)(약, 0.7V)를 초과하는 경우에, 순방향 전류는 베이스와 에미터 사이의 p-n 접합을 통해 흘러 노이즈 전압에 기인한 전류는 Vdd 단자(101)로부터 Vss 단자(102)로 흘러들어간다. 따라서, 내부 회로(108)에 인가된 노이즈 전압은 억제되고 그에 따라 내부 회로(108)를 보호한다. 본 실시예에서, 보호 회로(104a)는 접합 리크 전류를 거의 증가시키지 않으면서 전원 전압보다 높고 내부 회로(108)의 항복 전압 이하인 노이즈 전압에 대항하여 내부 회로(108)에 대한 보호 기능을 수행한다.
Vdd 단자(101)에 인가된 노이즈 전압은 음극이고(예컨대, 접지 전위보다 낮고), p웰(또는 p형 반도체 기판)과 n-채널 MOS 트랜지스터(111)의 드레인 사이의 p-n 접합은 순방향 바이어스가 된다. 상기 경우에, 보호 회로(104a)의 순방향 바이어스된 p-n 접합을 통해 흐르는 순방향 전류는 노이즈 전압을 억제하고 그에 따라 노이즈 전압에 대항하여 내부 회로(108)를 보호한다.
제1의 실시예에서, n-채널 MOS 트랜지스터(111)가 전원 전압의 인가시에 동작하지 않도록 하는 것이 필요하고, 그 이유 때문에 n-채널 MOS 트랜지스터(111)의 임계 전압(Vt)은 전원 전압(Vdd)보다 높게 설정된다. 만일, 임계 전압(Vt)이 전원 전압(Vdd)보다 낮게 설정되면, n-채널 MOS 트랜지스터(111)는 정상적으로 온의 상태가 되고 그에 따라 보호 회로 자체가 파괴되거나 반도체 장치에 의한 전력 소비가 정상적인 동작중에 증가하게 된다.
도 4에서, 본 발명의 제2의 실시예에 따른 반도체 장치는 보호 회로(104b)가 다이오드(114)를 포함한다는 점을 제외하고는 제1의 실시예와 유사하다.
다이오드(114)는 n-p-n 바이폴러 트랜지스터(113)에 병렬로 전원선(Vdd)과 접지선(Vss)에 직접 접속되고 정상의 동작중에는 역바이어스가 된다.
제2의 실시예의 보호 회로(104b)는 제1의 실시예에서의 보호 회로(104a)와 유사한 효과를 얻을수 있다. 또한, 음의 노이즈 전압이 Vdd 단자(101)를 통해 입력되는 경우에 보호 회로(104b)는 제1의 실시예의 보호 회로(104a)에 비해 순방향 전류를 구동할 가능성이 보다 크다.
도 5에서, 본 발명의 제3의 실시예에 따른 반도체 장치는 제3의 실시예에서 생략된 저항 소자(112)를 제외하고는 제1의 실시예에서의 보호 회로(104a)와 유사한 보호 회로(104c)를 포함한다.
제3의 실시예에서, 전원 전압보다 높은 노이즈 전압이 Vdd 단자(101)를통해 입력되는 경우에, n-채널 MOS 트랜지스터(111)는 제1의 실시예에서와 유사하게 온으로 된다. 저항 소자(112)는 제3의 실시예에는 제공되지 않으므로 노이즈 전압은 n-p-n 바이폴러 트랜지스터(113)의 베이스에 직접 인가되고 그에 따라 그 베이스 전위를 상승시킨다. 또한, 전류는 n-p-n 바이폴러 트랜지스터(113)의 콜렉터와 에미터 사이로 흐르고 그에 따라 노이즈 전압에 대항하여 내부 회로(108)를 보호한다.
도 6에서, 본 발명의 제4의 실시예에 따른 반도체 장치는 n-p-n 바이폴러 트랜지스터(113)가 본 실시예의 보호 회로(105a)에서의 다른(제2의) n-채널 MOS 트랜지스터(116)로 대체된다는 점을 제외하고는 도 2에 도시된 반도체 장치와 유사하다.
특히, 다수의 CMOS 트랜지스터를 포함하는 내부 회로(108)는 전원선(Vdd)과 접지선(Vss)을 경유하여 전원 단자(Vdd 단자)(101)와 접지 단자(Vss 단자)(102)에 접속된다. 보호 회로(105a)는 내부 회로(108)와 Vdd 단자(101) 및 Vss 단자(102) 사이에 배치된다. 보호 회로(105a)는 게이트와, 전원선(Vdd)에 직접 접속된 드레인과, 저항 소자(112)를 통해 접지선(Vss)에 접속된 소스를 포함하는 n-채널 MOS 트랜지스터(111)와, 전원선(Vdd)과 접지선(Vss)에 각각 직접 접속된 드레인과 소스를 포함하는 제2의 n-채널 MOS 트랜지스터로 구성된다. 제2의 n-채널 MOS 트랜지스터(116)의 게이트와 p웰은 제1의 n-채널 MOS 트랜지스터(111)의 소스에 접속된다. 제1의 n-채널 MOS 트랜지스터(111)는 전원 전압보다 높은 소정의 임계 전압(Vt)을 갖는다.
도 7에서, 제2의 n-채널 MOS 트랜지스터(116)는 p형 반도체 기판(123)내에 형성된 깊은 n웰(122)상에 형성된 p웰(121)의 표면 영역에 배치된다. 상기 구조에서, 제2의 n-채널 MOS 트랜지스터(116)의 p웰(121)은 p형 반도체 기판(123)과 전기적으로 분리되고 제1의 MOS 트랜지스터(111)로부터 얕은 분리 트렌치(124)에 의해 또한 분리된다. 외부 단자(117)는 제2의 n-채널 MOS 트랜지스터(116)의 강하게 도핑된 p+형 영역(125)과 게이트에 접속되고, 강하게 도핑된 p+형 영역(125)은p웰(123)상에 형성된다. p웰(123)상에 제공된 n+형 영역(126)은 접지선(Vss)에 접속된다.
제1의 n-채널 MOS 트랜지스터(111)의 게이트와 드레인은 전원선(Vdd)에 직접 접속된다. n-채널 MOS 트랜지스터(111)의 소스는 저항 소자(112)를 경유하여 전원선(Vdd)에 접속되고 외부 단자(117)를 통해 제1의 n-채널 MOS 트랜지스터(116)의 p웰(121)과 게이트에 또한 접속된다. 제1의 n-채널 MOS 트랜지스터(111)의 소스 및 드레인을 내부에 수용하는 기판 영역(또한 다른 p웰 영역)은 접지선에 접속된다.
양의 노이즈 전압이 Vdd 단자(101)를 통해 입려되면 제1의 실시예와 유사하게 전류는 n-채널 MOS 트랜지스터(111)와 저항 소자(112)를 통해 흐르고 그에 따라 채널 영역을 구성하는 P웰(121)과 제2의 n-채널 MOS 트랜지스터(116)의 게이트의 전위를 상승시킨다. 저항 소자(112)를 가로지르는 전압 강하가 약 0.7 볼트에 달하는 경우에 기생 바이폴러 트랜지스터로서 기능하는 제2의 n-채널 MOS 트랜지스터(116)는 온으로 되고 전류는 그 소스와 드레인 사이로 흐르고 그에 따라 전원선의 전위를 제한한다. 따라서, 노이즈 전압에 대항하여 내부 회로(108)를 보호 할 수 있다.
본 발명의 제4의 실시예에서, 제2의 실시예와 유사하게 다이오드는 보호 회로(105a)에 추가될 수 있다.
도 8에서, 본 발명의 제5의 실시예에서는 도 5의 n-p-n 바이폴러 트랜지스터(113)가 도 7에 도시된 바와 같이 깊은 n웰상에 형성된 p웰상에 배치된 본 실시예에서의 n-채널 MOS 트랜지스터(116)로 대체된다는 점을 제외하고는 보호회로(105b)는 제3의 실시예의 보호 회로(104c)에 대응한다.
본 발명의 제5의 실시예에서, 전원 전압보다 높은 노이즈 전압이 Vdd 단자(101)를 통해 입력되면, 제1의 n-채널 MOS 트랜지스터(111)는 제1의 실시예에서 처럼 온 상태로 변한다. 노이즈 전압은 제2의 n-채널 MOS 트랜지스터(116)의 게이트 및 채널 영역을 구성하는 p웰에 직접 인가되고 그에 따라 제2의 n-채널 MOS 트랜지스터(116)의 백 바이어스및 게이트 전위를 증가시킨다. 전압 강하가 약 0.7볼트에 달한 경우에, 기생 바이폴러 트랜지스터로서 기능하는 제2의 n-채널 MOS 트랜지스터(116)는 온으로 되고 전류는 그 드레인과 소스 사이로 흐로고 그에 따라 내부 회로(108)를 보호한다.
도 9에서, 본 발명의 6의 실시예는 도 6의 n-채널 MOS 트랜지스터(111)와 n-p-n 트랜지스터가 본 실시예에서의 p-채널 MOS 트랜지스터(121)와 p-n-p 트랜지스터(123)로 대체된다는 것을 제외하고는 도 6에서의 실시예와 유사하다.
보다 상세하게 설명하면, 내부 회로(108)는 전원선(Vdd)과 접지선(Vss)을 경유하여 Vdd 단자(101)와 Vss 단자(102)에 접속된다. 보호 회로(106)는 내부 회로(108)와 Vdd 단자(101) 및 Vss 단자(102) 사이에 배치된다. 보호 회로(106)는 p-채널 MOS 트랜지스터(121)와, 전원선(Vdd)과 접지선(Vss)에 각각 직접 접속된 콜렉터와 에미터를 구비한 p-n-p 트랜지스터(123)와 저항 소자(112)로 구성된다. p-채널 MOS 트랜지스터(121)의 게이트와 드레인은 접지선(Vss)에 직접 접속된다. p-채널 MOS 트랜지스터(121)의 소스는 저항 소자(112)를 경유하여 접지선(Vss)에 접속되고 p-n-p 트랜지스터(123)의 베이스에 또한 직접 접속된다.
p-채널 MOS 트랜지스터(121)는 전원 전위(Vdd)에서 유지되고 p형 반도체 기판사에 형성되는 n웰의 표면 영역에 배치된다. p-채널 MOS 트랜지스터(121)의 임계 전압(Vt)의 절대값은 전원 전압(Vdd) 보다는 높게 내부 회로(108)를 구성하는 CMOS 트랜지스터의 게이트 절연막의 파괴 전압보다는 낮게 설정된다. p채널 MOS 트랜지스터(121)의 게이트 절연막의 두께는 내부 회로(108)의 p-채널 MOS 트랜지스터의 게이트 절연막의 두께와 동일하다. p-채널 MOS 트랜지스터(121)는 본 발명의 제4 및 제5의 실시예의 n-채널 MOS 트랜지스터(111)의 경우와 유사하게 게이트 오른쪽 아래의 채널 영역에서의 불순물 농도를 제어함으로써 달성된다.
만일, n형 불순물 농도가 채널 영역으로서 기능하는 n웰층에서 비교적 낮다면, n형 불순물은 전체의 채널 영역에 주입되고 그에 따라 임계 전압(Vt)을 소정의 값으로 결정한다. 만일, n형 불순물 농도가 채널 영역으로 기능하는 n웰에서 비교적 높다면 p형 불순물은 p-채널 MOS 트랜지스터의 소스와 드레인에서 분리되는 위치에서의 채널 영역에 주입되고 그에 따라 임계 전압(Vt)을 소정의 값으로 설정한다. 전술한 후자의 구조는 접합 리크 전류를 줄여준다.
본 실시예에서, 전원 전압보다 높은 크기인 양의 노이즈 전압이 Vdd 단자(101)를 통해 입력되고 Vss 단자(102)가 접지 전위에 바이어스 되는 경우에, 동일한 크기의 음의 전압은 p-채널 MOS 트랜지스터(121)의 게이트와 드레인에 인가된다. 만일, 노이즈 전압이 임계 전압(Vt)의 절대값보다 높으면 p-채널 MOS 트랜지스터(121)는 온으로 변하여 전류는 그 드레인을 통해 소스로 흐르고 저항 소자(112)를 통하여 또한 흐른다. 저항 소자(112)를 가로지는 전압 강하가 증가함에 따라, p-n-p 바이폴러 트랜지스터(123)의 베이스에서의 전위는 감소된다. p-n-p 바이폴러 트랜지스터(123)의 베이스의 전위가 p-n 접합의 순방향 전압 강하(Vf)(약, -0.7V)까지 떨어지는 경우에 순방향 전류는 베이스와 에미터의 사이로 흐르고, 그 결과 노이즈 전압에 기인한 전류는 Vdd 단자(101)로부터 Vss 단자(102)로 흘로들어간다. 따라서, 내부 회로(108)에 인가된 노이즈 전압은 억제되고 그에 따라 보호 회로에서 접합 리크 전류를 증가시키지 않고도 전원 전압보다 높으며 내부 회로(108)의 MOS 트랜지스터의 파괴 전압이하인 노이즈 전압에 대항하여 내부 회로(108)를 보호한다.
만일, Vss 단자(102)를 통해 입력되는 노이즈 전압이 음이거나 접지 전위보다 낮으면, 순방향 바이어스는 p-채널 MOS 트랜지스터(121)의 n웰과 드레인 사이의 p-n 접합에 인가된다. 상기의 경우에, p-n 접합을 통해 흐르는 순방향 전류는 내부 회로(108)에 인가된 전압을 억제하고 그에 따라 노이즈 전압에 대항하여 내부 회로(108)를 보호한다.
제6의 실시예에서, 전원 전압의 인가시에 p-채널 MOS 트랜지스터(121)가 동작하지 않도록 하는 것이 필요하고, 그와 같은 이유 때문에 p-채널 MOS 트랜지스터의 임계 전압(Vt)의 절대값은 전원 전압보다 높게 설정된다. 만일 임계 전압(Vt)의 절대값이 이 전원 전압보다 낮게 설정된다면 p-채널 MOS 트랜지스터(121)는 정상적으로 온으로 변해 파괴되거나 반도체 장치에 의한 전력 소비가 정상적인 동작중에 증가하게 된다.
제2의 실시예와 유사하게, 다이오드는 전술한 제6의 실시예의 보호회로(106)에 추가된다. 또한, 저항 소자(112)는 제3의 실시예에서 처럼 본 실시예의 보호 회로(106)로부터 제거될 수 있다.
본 발명의 실시예는 전원 단자와 접지 단자 사이에 접속된 보호 회로와 관련하여 기술되고 있다. 그러나, 본 발명의 보호 회로는 신호 단자(입력 단자, 출력 단자 또는 입출력 단자)와 전원 단자 또는 접지 단자 사이에 제공될 수 있다.
도 10의 a에서, 본 발명의 제7의 실시예는 Vdd 단자(101)와 신호 입력 단자(103)의 사이 및 접지 단자(102)와 신호 입력 단자(103) 사이에 부가된 보호 회로부를 포함한다.
내부 회로(109)의 CMOS 인버터의 MOS 트랜시스터의 게이트는 신호 입력 단자(103)에 접속되고 CMOS 인버터의 p-채널 MOS 트랜지스터의 소스는 전원선(Vdd)을 경유하여 Vdd 단자(101)에 접속되고, CMOS 인버터의 n-채널 MOS 트랜지스터의 소스는 접지선(Vss)을 경유하여 Vss 단자(102)에 접속된다. 보호 회로부(107a)는 내부 회로(109)와 Vdd 단자(101) 및 신호 입력 단자(103) 사이에 배치된다. 유사하게, 보호 회로부(107b)는 내부 회로(109)와, 신호 입력 단자(103) 및 Vss 단자(102) 사이에 접속된다.
도 10의 b에서, 보호 회로부(107a, 107b)의 일 예는 본 발명의 제1의 실시예와 관련하여 기술된 보호 회로(104a)와 유사한 보호 회로(107)에 의해 실현된다. 보호 회로부(107a)에서, 보호 회로(107)의 외부 단자(118, 119)는 전원선과 신호선에 각각 접속된다. 보호 회로부(107b)에서, 보호 회로(107)의 외부 단자(118, 119)는 신호선과 접지선에 각각 접속된다.
보호 회로(107)에서의 n-채널 MOS 트랜지스터(111)의 임계 전압(Vt)은 제1의 실시예의 경우와 유사하게 설정된다. 그 결과, 정상적인 동작중의 전력 소모의 증가 및 다른 문제점이 본 발명의 제1의 실시예와 유사하게 회피된다.
만일, 전원 전압보다 높은 크기를 가진 양의 노이즈 전압이 신호 입력 단자(103)를 통해 입력되면 노이즈 전압에 기인한 전류는 보호 회로부(107b)를 통해 신호 입력 단자(103)로부터 Vss 단자(102)까지 흐르고 그에 따라 내부 회로(109)를 보호한다. 만일, 접지 전압보다 낮은 음의 노이즈 전압이 신호 입력 단자(103)를 통해 입력되면 노이즈 전압에 기인한 전류는 보호 회로부(107a)를 통해 신호 입력 단자(103)로부터 Vdd 단자(101)까지 흐르고 그에 따라 보호 회로(109)를 보호한다.
제7의 실시예에서, 보호 회로부(107a) 및 보호 회로부(107b)는 보호 회로(107)에 의해 실현된다는 것이 기술되었다. 그러나, 보호 회로부(107a, 107b)는 제1 내지 제6의 실시예의 어느 하나에 의해서도 실시될 수 있다. 더욱이, 보호 회로부(107a, 107b)는 서로 다른 회로 구성으로 이루어 질 수 있다. 또한, 제7의 실시예는 신호 출력 단자 또는 신호 입출력 단자에 적용될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 보호 회로에 따르면, 반도체 장치의 정상 동작중의 보호 회로에서의 전력 소비의 증가는 감소된다. 만일 노이즈 전압이 전원 단자를 통해 흐르면 노이즈 전류는 보호 회로를 경유하여 전원 단자와접지 단자 사이로 흘러 내부 회로가 보호된다.
전술한 실시예는 단지 예시로서 기술되었고, 본 발명은 전술한 실시예에 한정되는 것이 아니고 여러 다양한 변형, 대체 등이 본 발명의 범위 및 본질을 벗어남이 없이 당업자에게 용이하게 실시할 수 있을 것이다.

Claims (19)

  1. 제1의 전원 단자(101)와; 제2의 전원 단자(102)와; 소정의 기능을 하는 적어도 하나의 기능성 MOS 트랜지스터를 구비한 내부 회로(108)와; 상기 제1의 전원 단자(101)와 상기 내부 회로(108)를 접속하는 제1의 전원선과; 상기 제2의 전원 단자(102)와 상기 내부 회로(108)를 접속하는 제2의 전원선과; 게이트, 소스, 상기 게이트와 상기 제1의 전원선에 직접 접속된 드레인을 구비한 보호 MOS 트랜지스터(111)와, 상기 제2의 전원선에 접속된 에미터, 상기 제1의 전원선에 접속된 콜렉터, 및 상기 보호 MOS 트랜지스터(111)의 상기 소스에 직접 접속된 베이스를 구비한 바이폴러 트랜지스터(113)를 포함하는 보호 회로(104a)를 포함하고;
    상기 보호 MOS 트랜지스터(111)는 상기 제1의 전원선과 상기 제2의 전원선 사이의 전압 보다 절대값이 더 높은 임계 전압을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 보호 MOS 트랜지스터(111)의 상기 소스는 저항 소자(112)를 통해 상기 제2의 전원선(Vss)에 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1의 전원선과 제2의 전원선 사이에서 역바이어스된 다이오드(114)를더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선은 각각 전원선(Vdd)과 접지선(Vss)이고, 상기 보호 MOS 트랜지스터(111)와 상기 바이폴러 트랜지스터(133)는 각각 n-채널 트랜지스터와 n-p-n 트랜지스터인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선은 각각 접지선(Vss)과 전원선(Vdd)이고, 상기 보호 MOS 트랜지스터(111)와 상기 바이폴러 트랜지스터(113)는 각각 p-채널 트랜지스터와 p-n-p트랜지스터인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 소스 및 드레인을 내부에 수용하는 기판 영역 또는 웰 영역은 상기 제2의 전원선에 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1의 전원 단자(101)와; 제2의 전원 단자(102)와; 소정의 기능을 하는 적어도 하나의 기능성 MOS 트랜지스터를 구비한 내부 회로(108)와; 상기 제1의 전원 단자(101)와 상기 내부 회로(108)를 접속하는 제1의 전원선과; 상기 제2의 전원 단자(102)와 상기 내부 회로(108)를 접속하는 제2의 전원선과; 게이트, 상기 제2의전원선에 접속된 소스, 상기 게이트 및 상기 제1의 전원선에 직접 접속된 드레인을 포함하는 제1의 보호 MOS 트랜지스터(111)와, 상기 제1의 보호 MOS 트랜지스터의 상기 소스에 직접 접속된 게이트, 상기 제2의 전원선에 접속된 소스, 상기 제1의 전원선에 접속된 드레인을 포함하는 제2의 보호 MOS 트랜지스터(116)를 포함하는 보호 회로(105b)를 포함하고,
    상기 제1의 보호 MOS 트랜지스터(111)는 상기 전원선과 상기 접지선 사이의 전압 보다 절대값이 더 높은 임계 전압을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1의 보호 MOS 트랜지스터(111)의 상기 소스는 저항 소자(112)를 통해 상기 제2의 전원선에 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선 사이에서 역바이어스된 다이오드(114)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선은 각각 전원선(Vdd)과 접지선(Vss)이고, 상기 제1 및 제2의 보호 MOS 트랜지스터(111, 116)는 n-채널 트랜지스터인 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선은 각각 접지선(Vss)과 전원선(Vdd)이고, 상기 제1 및 제2의 보호 MOS 트랜지스터(111, 116)는 p-채널 트랜지스터인 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서,
    상기 제1의 보호 MOS 트랜지스터(111)의 상기 소스 및 드레인을 내부에 수용하는 기판 영역 또는 제1의 웰 영역은 상기 제2의 전원선에 접속되고, 상기 제2의 보호 MOS 트랜지스터(116)의 상기 소스 및 드레인을 내부에 수용하는 제2의 웰 영역은 상기 제1의 보호 MOS 트랜지스터(111)의 상기 게이트에 접속되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2의 웰 영역(121)은 상기 기판 영역(123)상에 형성된 깊은 웰 영역(122)상에 형성되고, 상기 깊은 웰 영역(122)은 상기 제2의 웰 영역(121)의 도전형과 반대되는 도전형인 것을 특징으로 하는 반도체 장치.
  14. 제1의 단자(101, 102)와; 제2의 단자(103)와; 소정의 기능을 하는 적어도 하나의 기능성 MOS 트랜지스터를 구비한 내부 회로(109)와; 상기 제1의 단자(101,102)와 상기 내부 회로(109)를 접속하는 제1의 배선과; 상기 제2의 단자(103)와 상기 내부 회로(109)를 접속하는 제2의 배선과; 게이트, 소스, 상기 게이트 및 상기 제1의 배선에 직접 접속된 드레인을 포함하는 보호 MOS 트랜지스터(111)와, 상기 제2의 배선에 접속된 에미터, 상기 제1의 배선에 접속된 콜렉터, 상기 n-채널 MOS 트랜지스터(111)의 상기 소스에 직접 접속된 베이스를 구비한 바이폴러 트랜지스터(113)를 포함하는 보호 회로(107a, 107b)를 포함하고,
    상기 제1의 배선과 상기 제2의 배선 중의 어느 하나는 제1의 전원선(Vdd, Vss)이고, 상기 제1의 배선과 제2의 배선 중의 다른 하나는 상기 제1의 전원선(Vdd, Vss) 또는 제2의 전원선(Vss, Vdd)의 전위와 동일한 전위를 갖는 신호선(110)이고,
    상기 보호 MOS 트랜지스터(111)는 상기 제1의 전원선(Vdd, Vss)과 상기 제2의 전원선(Vss, Vdd) 사이의 전압보다 절대값이 더 높은 임계 전압을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 보호 트랜지스터(111)의 상기 소스는 저항 소자(112)를 통해 상기 신호선(110)에 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서,
    상기 제1의 전원선과 상기 신호선(110) 사이에서 역바이어스된다이오드(114)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 14항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선은 각각 접지선(Vss)과 전원선(Vdd)이고, 상기 보호 MOS 트랜지스터(111)와 상기 바이폴러 트랜지스터(113)는 각각 p-채널 트랜지스터와 p-n-p 트랜지스터인 것을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서,
    상기 소스 및 드레인을 내부에 수용하는 기판 영역 또는 웰 영역은 상기 제2의 전원선에 접속되는 것을 특징으로 하는 반도체 장치.
  19. 제1의 단자(101, 102)와; 제2의 단자(103)와; 소정의 기능을 하는 적어도 하나의 기능성 MOS 트랜지스터를 구비한 내부 회로(109)와; 상기 제1의 단자(101, 102)와 상기 내부 회로(109)를 접속하는 제1의 배선과; 상기 제2의 단자(103)와 상기 내부 회로(109)를 접속하는 제2의 배선과; 게이트, 신호선에 접속된 소스, 상기 게이트와 제1의 전원선(Vdd, Vss)에 직접 접속된 드레인을 포함하는 제1의 보호 MOS 트랜지스터(111)와, 상기 제1의 보호 MOS 트랜지스터(111)의 상기 소스에 직접 접속된 게이트, 상기 신호선(110)에 접속된 소스, 상기 제1의 전원선(Vdd, Vss)에 접속된 드레인을 포함하는 제2의 보호 MOS 트랜지스터(116)를 포함하는 보호 회로(107a, 107b)를 포함하고,
    상기 제1 및 제2의 배선 중의 어느 하나는 상기 제1의 전원선(Vdd, Vss)이고, 상기 제1 및 제2의 배선 중의 다른 하나는 상기 제1의 전원선 또는 제2의 전원선의 전위와 동일한 전위를 갖는 상기 신호선(110)이고,
    상기 제1의 보호 MOS 트랜지스터(111)는 상기 제1의 전원선(Vdd, Vss)과 상기 제2의 전원선(Vss, Vdd) 사이의 전압보다 절대값이 더 높은 임계 전압을 갖는 것을 특징으로 하는 반도체 장치.
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