JP4515822B2 - 静電保護回路及びこれを用いた半導体集積回路装置 - Google Patents
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Description
図1はこの発明を半導体集積回路装置のデータ出力部に適用した第1の実施形態の全体の構成を概略的に説明するブロック図である。図1において、半導体集積回路装置の内部回路11はVDD端子12、VSS端子13に接続されて付勢される。内部回路11のデータ出力は出力バッファ回路14を介してデータ出力端子15に出力される。
図2は図1に示したESD保護回路20としてSCR回路を用いた実施の形態の構成を示すブロック図であり、図1と対応する部分は同一参照番号を付してその説明を省略する。図2において、SCR回路20Aは2個のバイポーラトランジスタ21、22により構成され、一方のトランジスタ21のエミッタはデータ出力端子15に逆方向のダイオード27を介して接続され、コレクタはPMOSトランジスタ19のドレインに接続されると共に抵抗23を介してVSS端子13に接続される。ここで、ダイオード27は複数段で接続してもよく、また省略することもできる。他方のトランジスタ22のコレクタはトランジスタ21のベースに接続され、ベースはトリガ回路のPMOSトランジスタ19と抵抗23との接続点に接続され、エミッタはVSS端子13に接続される。なお、図1では図示していないが、図2ではデータ出力端子15とVDD端子12との間には電源電圧VDDに対して逆方向のダイオード24が接続され、データ出力端子15とVSS端子13との間には接地電位に対して逆方向のダイオード25が接続される。
図3は図2の実施形態におけるMOS素子18の代わりに抵抗素子18Rを用いた変形例を示す。他の部分は図2と同じであり、同じ参照番号を付して説明を省略する。図1、図2の実施形態では通常の動作状態においてこのMOS素子18は内部回路11からそのゲートに与えられるゲート信号により常時オフとなるように論理制御されているが、図3の変形例ではこのような論理制御動作は不要となる。図3の場合、データ出力端子15へのESDサージ電圧の印加によりノードV0の電位が上昇した後、抵抗素子18Rを介してこの電位が徐々に低下するが、ノードV0の電位上昇からPMOS素子19のオンに伴ってSCR回路20Aが導通するまでの短い時間、このノードの電位V0を所定値以上に保持し、なおかつバッファ回路14の通常動作時の能力に影響を与えないような抵抗値であればよい。
図4はこの発明の更に他の実施形態のブロック図である。図1乃至図3の実施形態あるいは変形実施形態ではデータ出力端子15とVSS端子13との間にESD保護回路20或いはSCR回路20Aを挿入してESDサージ電流をVSS端子13に放電するように構成した。図4の実施形態では、データ出力端子15とVSS端子13との間にESD保護回路20を挿入すると共に、更にデータ出力端子15とVDD端子12との間にも他のESD保護回路30を挿入した構成を有する。
図5はこの発明の更に他の実施形態の回路構成を示す。この実施形態は図4に示した実施形態を更に改良した構成を有し、データ出力端子15とVSS端子13との間に図3の実施形態と同様の構成のSCR回路20Aを図4のESD保護回路20として接続し、VDD端子12とデータ出力端子15との間にSCR回路20Aと同様の構成のSCR回路20Bを図4のESD保護回路30として接続する。更に、VDD端子12とVSS端子13との間にSCR回路20Cを第3のESD保護回路として接続した。これらのSCR回路20A、20B、20Cにそれぞれトリガ信号を供給するためのトリガ回路を構成するPMOS素子19A,19B,19CがノードV0L,V0Hとそれぞれのトリガ信号入力端子であるPNPバイポーラトランジスタ22A,22B,22Cのベースとの間に接続され、通常動作時にはオフとなるように例えば内部回路11からのHIGHの制御信号によりそのゲート電圧が制御されている。
図6はこの発明の更に他の実施形態の構成のブロック図を示す。図6のESD保護回路50は例えば図2の実施形態に用いたSCR回路20Aを用いることができる。
Claims (10)
- 第1のノードと、
通常の動作状態で前記第1のノードと電気的に分離された第2のノードと、
トリガ端子を有し、このトリガ端子にトリガ信号が供給されたときに前記第1のノードから第2のノードに至る放電路を形成するESD保護回路と、
前記第1、第2のノード間に接続された被保護回路内に含まれ、前記第1のノードにソース、ドレインの一方が接続され、ESDサージ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第1のノードに通常の動作時に印加される所定値以上の電圧が印加されたときにはドレイン、ソース間が導通する第1のMOS素子を有し、この第1のMOS素子の導通時に前記ESD保護回路のトリガ端子にトリガ信号を供給するトリガ回路とを具備し、前記トリガ回路は、前記第1のMOS素子のドレイン、ソースの他方とトリガ端子との間に接続され、通常の動作状態では常時オフに設定され、前記第1のノードに対するESDサージ電圧印加時に前記第1のMOS素子のソース、ドレインの他方の電位の上昇に従って前記ESD保護回路のトリガ端子にトリガ信号を与える第2のPMOS素子を含む、
ことを特徴とする静電保護回路。 - 前記ESD保護回路は、前記トリガ回路のトリガ信号により導通して前記放電路を形成してESDサージ電圧を放電するバイポーラトランジスタを含むことを特徴とする請求項1に記載の静電保護回路。
- 前記被保護回路は電源端子と接地端子の間に接続され、前記第1のノードは前記被保護回路のデータ出力端子に接続され、前記第2のノードは前記接地端子に接続され、前記トリガ回路は、通常の動作状態では常時オフに設定され、前記第1のノードに対するESDサージ電圧印加時に前記第1のMOS素子のソース、ドレインの他方の電位の上昇に従って前記ESD保護回路のトリガ端子にトリガ信号を与える第2のPMOS素子を含み、この第2のPMOS素子のゲートは前記電源端子に接続されて通常の動作状態では常時オフ状態とされることを特徴とする請求項1または2のいずれか1項に記載の静電保護回路。
- 前記第1のMOS素子のソース、ドレインの他方と前記第2のノードとの間に接続され前記被保護回路により論理制御された第3のMOS素子を更に具備することを特徴とする請求項3に記載の静電保護回路。
- 前記第1のMOS素子のソース、ドレインの他方と前記第2のノードとの間に接続されESDサージ電圧の印加時に前記第1のMOS素子のソース、ドレインの他方の電位を所定時間保持するための抵抗素子を更に具備することを特徴とする請求項3に記載の静電保護回路。
- 所定の電位が与えられた第1の電源端子と接地された第2の電源端子との間に接続されて付勢される内部回路と、
第1のノードに接続されたデータ入出力端子と、
前記内部回路によって論理制御され前記データ入出力端子にドレイン、ソースの一方が接続されたバッファ回路を構成する第1のMOS素子と、
前記データ入出力端子と前記第2の電源端子との間に接続された放電路とトリガ端子とを有するESD保護回路と、
前記第1のMOS素子のドレイン、ソースの他方とトリガ端子との間に接続され、通常の動作状態では常時オフに設定され、前記第1のノードに対するESDサージ電圧印加時に前記第1のMOS素子のソース、ドレインの他方の電位の上昇に従って前記ESD保護回路のトリガ端子にトリガ信号を与える第2のPMOS素子を含むトリガ回路とを具備し、
ESDサージ電圧が印加されない通常の動作時には前記第1のMOS素子は前記バッファ回路として機能し、ESDサージ電圧印加時にはこの第1のMOS素子からトリガ回路を介してESD保護回路にトリガ電流が流れるように構成することを特徴とする半導体集積回路装置。 - 前記ESD保護回路は、前記トリガ回路の出力トリガ信号により導通してESDサージ電圧を放電するバイポーラトランジスタを含む放電路を有することを特徴とする請求項6に記載の半導体集積回路装置。
- 前記トリガ回路は、通常の状態では常時オフに設定され、ESDサージ電圧印加時に前記第1のMOS素子の出力に従って前記ESD保護回路のトリガ端子にトリガ信号を与える第2のPMOS素子を含み、この第2のPMOS素子のゲートが前記電源端子に接続されて前記通常の動作状態では常時オフ状態とされることを特徴とする請求項6または7のいずれか1項に記載の半導体集積回路装置。
- 被保護回路のデータ出力端子に接続された第1のノードと、
通常の動作状態で前記第1のノードと電気的に分離された第2のノードと、
通常の動作状態で前記第1、第2のノードと電気的に分離された第3のノードと、
前記第1、第2のノード間に接続された放電路を有する第1のESD保護回路と、
前記第1、第3のノード間に接続された放電路を有する第2のESD保護回路と、
前記第2、第3のノード間に接続された放電路を有する第3のESD保護回路と、
前記第1、第2、第3のESD保護回路のトリガ端子にそれぞれトリガ信号を供給する第1、第2、第3のトリガ回路とを具備し、
前記第1のトリガ回路は、前記第1、第2、第3のノードに共通に接続された前記被保護回路内に含まれ、前記第1のノードにソース、ドレインの一方が接続され、ESDサージ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第1のノードにESDサージ電圧が印加されたときにはドレイン、ソース間が導通する第1のMOS素子と、この第1のMOS素子のドレイン、ソースの他方と前記第1のESD保護回路のトリガ端子との間に接続され、通常の動作状態では常時オフに設定され、前記第1のノードにESDサージ電圧が印加されたときには前記第1のMOS素子のソース、ドレインの他方の電位の上昇に従って前記第1のESD保護回路のトリガ端子にトリガ信号を供給する第2のPMOS素子を有し、
前記第2、第3のトリガ回路は、前記第1、第2、第3のノードに共通に接続された前記被保護回路内に含まれ、前記第2のノードにソース、ドレインの一方が共通に接続され、ESDサージ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第2のノードにESDサージ電圧が印加されたときにはドレイン、ソース間が導通する第3のMOS素子と、この第3のMOS素子のドレイン、ソースの他方と前記第2、第3のESD保護回路のトリガ端子との間に夫々接続され、通常の動作状態では常時オフに設定され、前記第2のノードにESDサージ電圧が印加されたときには前記第3のMOS素子のソース、ドレインの他方の電位の上昇に従って前記第2、第3のESD保護回路のトリガ端子に夫々トリガ信号を供給する第4、第5のPMOS素子を有することを特徴とする静電保護回路。 - 所定電位の電源端子と接地端子との間に接続されたESD保護回路と、
前記電源端子と接地端子との間に前記ESD保護回路と並列に接続された被保護回路と、
前記被保護回路内に含まれ、前記電源端子にドレイン、ソースの一方が接続され、ESDサージ電圧が印加されないときは前記被保護回路の一部として機能するとともに前記電源端子にESDサージ電圧が印加されたときにはドレイン、ソース間が導通する第1のMOS素子を有し、この第1のMOS素子の導通時に前記ESD保護回路のトリガ端子にトリガ信号を供給するトリガ回路とを具備し、前記トリガ回路は、前記第1のMOS素子のドレイン、ソースの他方とトリガ端子との間に接続され、通常の動作状態では常時オフに設定され、前記電源端子に対するESDサージ電圧印加時に前記第1のMOS素子のソース、ドレインの他方の電位の上昇に従って前記ESD保護回路のトリガ端子にトリガ信号を与える第2のPMOS素子を含むことを特徴とする静電保護回路。
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