CN111193249B - 一种可同时用于静电放电和浪涌保护的箝位电路 - Google Patents

Abstract

本发明的一种可同时用于静电放电和浪涌保护的箝位电路，由三个RC网络、三个反相器、分压器、比较器、下拉路径、两个上拉路径和箝位晶体管级联而成；第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、第一上拉路径、第二上拉路径和箝位晶体管的前端均与VDD导线连接；第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径和箝位晶体管的末端均与GND端连接；第一上拉路径、第二上拉路径的末端与下拉路径的前端连接。本发明的箝位电路，满足了同时静电放电和浪涌保护的要求。

Description

一种可同时用于静电放电和浪涌保护的箝位电路

技术领域

本发明属于集成电路保护技术领域，是电压敏感的箝位电路结构，涉及一种可同时用于静电放电和浪涌保护的箝位电路。

背景技术

静电放电(ESD)是集成电路的重要可靠性问题。ESD是指带电体积累了电荷之后，接触到集成电路并产生电荷转移，形成放电过程，对集成电路造成损伤。浪涌是集成电路面临的另一种常见的放电现象，通常浪涌电流流入集成电路的电源线并对电路造成损伤，是典型的电过应力(EOS)事件。一般情况下，ESD电流上升时间短(小于10ns)，总放电时间也短(小于1us)；浪涌电流上升时间长(通常1us至10us)，总放电时间也长(大于10us)。传统ESD箝位电路是用于集成电路电源线和地线之间的ESD保护，随着技术的发展，人们希望对现有ESD箝位电路进行改进，使得其能同时实现ESD和浪涌保护。

图1是传统的RC触发ESD箝位电路，由RC网络、反相器和箝位晶体管组成。RC网络由电阻和电容串联构成，当发生ESD事件时，电源线上的电压迅速升高，RC网络产生响应，输出低电平信号，该信号经过反相器后变为高电平，开启箝位晶体管进行放电。箝位MOSFET具有比较大的尺寸，当其开启时可以流过较大的电流，从而泄放ESD电荷。然而，该电路的RC时常数不能很大，原因是太大的时常数会显著增加版图面积，且会使得电路容易被误触发。这使得该电路不能用于保护浪涌事件，因为浪涌电流速度比较慢，需要很大的RC时常数才能检测到浪涌事件，一般的ESD箝位电路中的RC网络是不能检测到的，相应地箝位晶体管不能开启放电[1]。因此，仅仅依靠RC触发是不能同时实现ESD和浪涌保护。

图2是另一种传统的ESD箝位电路：二极管触发的箝位电路，它由电压检测器、反相器和箝位MOSFET组成，可同时用于ESD和浪涌保护。电压检测器由电阻和二极管串串联构成，当ESD或浪涌发生时，电源线上的电压升高，当该电压超过电压检测器的阈值时，电压检测器产生控制信号，使得箝位MOSFET开启进行放电。箝位MOSFET具有比较大的尺寸，当其开启时可以流过较大的电流，从而泄放ESD电荷。该电路虽然可同时用于ESD和浪涌保护，但是，存在功耗与开启电压之间的折中问题：由于二极管串存在达灵顿效应，导致该电路静态功耗较大；如果减小二极管的面积或者增加二极管的数目以得到低的静态功耗，那么在ESD或浪涌情况下电压检测器的灵敏度必然下降，导致开启电压升高。

Koki Narita等人在文献[A Variable VH Combined Power Clamp for SystemLevel ESD/Surge Immunity Enhancement with Low Leakage，2019]中提出了一种改进型箝位电路，结合了RC触发和二极管触发机制，可同时用于ESD和浪涌保护，然而，该电路并未优化功耗与开启电压之间的折中问题。

因此，亟需研制一种开启电压低且能够同时用于ESD和浪涌保护的箝位电路。

发明内容

本发明的目的是提供一种可同时用于静电放电和浪涌保护的箝位电路，解决了现有技术不能实现开启电压低，且不能够同时用于ESD和浪涌保护的问题。

本发明所采用的技术方案是，一种可同时用于静电放电和浪涌保护的箝位电路，由第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径、第一上拉路径、第二上拉路径和箝位晶体管级联而成，

其中，第一RC网络由电容C1和电阻R1串联而成，输出RC检测电压Vesd；

第一反相器由PMOS晶体管Mp1和NMOS晶体管Mn1串联而成，其输入端连接至检测电压Vesd，产生电压Vesdn并将其输入给第二上拉路径中的PMOS晶体管Mp8；

第二RC网络由电容C2和电阻Mn2串联而成，其输入端连接至检测电压Vesd，产生检测电压Vpower-on并输入给第一上拉路径中的PMOS晶体管Mp6；

分压器由n个二极管连接的PMOS晶体管串联而成，输出参考电压Vref和偏置电压Vbias；

比较器由NMOS晶体管Mn3、Mn4和Mn5，以及PMOS晶体管Mp2和Mp3连接而成，输入端连接参考电压Vref和检测电压Veos，产生输出信号Vcomp1；

第三RC网络由NMOS晶体管Mn6和电容C3串联而成，输出检测电压Veos；

第二反相器由PMOS晶体管Mp4和NMOS晶体管Mn7串联而成，其输入端连接至信号Vcomp1，输出信号输入给第三反相器；

第三反相器由PMOS晶体管Mp5和NMOS晶体管Mn8串联而成，输出信号Vcomp2并输入给第一上拉路径中的PMOS晶体管Mp7；

第一上拉路径由PMOS晶体管Mp6和Mp7串联而成；

第二上拉路径采用PMOS晶体管Mp8；

下拉路径采用电阻R3；

箝位晶体管采用NMOS晶体管Mn9，其输入端为栅极，连接至第一上拉路径、第二上拉路径与下拉路径的连接点；

第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、第一上拉路径、第二上拉路径和箝位晶体管的前端均与VDD导线连接；

第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径和箝位晶体管的末端均与GND端连接，第一上拉路径、第二上拉路径的末端与下拉路径的前端连接。

本发明的可同时用于静电放电和浪涌保护的箝位电路，其特征还在于：

所述的第一RC网络中的RC时常数设置为10ns。

所述的第二RC网络中的RC时常数设置为50ms。

所述的第三RC网络中的RC时常数设置为3ms。

所述的分压器由n个二极管连接的PMOS晶体管串联而成，根据具体的工艺节点和应用条件确定n的数量。

本发明的有益效果是，开启电压低且能够同时用于ESD和浪涌保护。

附图说明

图1是传统RC触发的箝位电路图；

图2是传统二极管触发的箝位电路图；

图3是本发明的箝位电路图；

图4a、图4b分别是本发明箝位电路在ESD事件仿真下的电压波形图；

图5a、图5b分别是本发明箝位电路在浪涌事件仿真下的电流波形图；

图6a、图6b分别是本发明箝位电路在正常上电仿真下的电压波形图；

图7是本发明箝位电路与传统二极管触发的箝位电路在芯片工作状态下发生ESD事件仿真下的电压波形图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

参照图1，是现有的一种RC触发的箝位电路，其结构由RC网络、反相器和箝位晶体管级联而成，其中RC网络由电阻R01、电容C01串联而成；反相器由PMOS晶体管Mp01和NMOS晶体管Mn01串联而成；箝位晶体管采用NMOS晶体管Mn02。

参照图2，是现有的二极管触发的箝位电路，其结构由电压检测器、反相器和箝位晶体管级联而成，其中，电压检测器由电阻R00、二极管串DS0串联而成；反相器由PMOS晶体管Mp0和电阻R03串联而成；箝位晶体管采用NMOS晶体管Mn03。

可见，现有技术的电路虽然结构简单，但是存在如前文背景技术所述的不足。

参照图3，本发明的箝位电路结构是，由第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径、第一上拉路径、第二上拉路径和箝位晶体管级联而成，

其中，第一RC网络由电容C1和电阻R1串联而成，用于检测电源线VDD上的上电速度，并输出RC检测电压Vesd；该处RC时常数设置为10ns；

第一反相器由PMOS晶体管Mp1和NMOS晶体管Mn1串联而成，产生电压Vesdn并将其输入给第二上拉路径中的PMOS晶体管Mp8；

第二RC网络由电容C2和电阻Mn2串联而成，用于检测电源线VDD上的上电速度，产生检测电压Vpower-on并输入给第一上拉路径中的PMOS晶体管Mp6，此处RC时常数设置为50ms；

分压器由n个二极管连接的PMOS晶体管(Md1，Md2，……，Mdn)串联而成，根据具体的工艺节点和应用条件确定n的数量，输出参考电压Vref和偏置电压Vbias；

比较器由NMOS晶体管Mn3、Mn4和Mn5，以及PMOS晶体管Mp2和Mp3连接而成，用来比较Vref和Veos两个电压的大小；

第三RC网络由NMOS晶体管Mn6和电容C3串联而成，用于检测电源线VDD上的上电速度，输出检测电压Veos，该处RC时常数设置为3ms；

第二反相器由PMOS晶体管Mp4和NMOS晶体管Mn7串联而成，输出信号输入给第三反相器；

第三反相器由PMOS晶体管Mp5和NMOS晶体管Mn8串联而成，输出信号Vcomp2并输入给第一上拉路径中的PMOS晶体管Mp7；

第一上拉路径由PMOS晶体管Mp6和Mp7串联而成，用于在ESD或EOS发生时保证箝位晶体管有足够长的开启时间；

第二上拉路径采用PMOS晶体管Mp8，用于在ESD发生时尽快开启箝位晶体管；

下拉路径采用电阻R3，用于在芯片正常工作时保证箝位晶体管关闭；

箝位晶体管采用NMOS晶体管Mn9，用于在静电放电或电过应力时开启，以泄放电荷；

上述第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、第一上拉路径、第二上拉路径和箝位晶体管的前端均与VDD导线连接；第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径和箝位晶体管的末端均与GND端连接，第一上拉路径、第二上拉路径的末端与下拉路径的前端连接。

本发明上述箝位电路结构中的各个元器件具体连接关系是，电容C1的一端与电源线VDD相连，另一端与电阻R1的一端相连，电阻R1的另一端与地信号GND相连；NMOS晶体管Mn1的栅极与第一RC网络的检测信号Vesd相连，源极与地信号GND相连，漏极与PMOS晶体管Mp1的漏极相连；PMOS晶体管Mp1的漏极与NMOS晶体管Mn1的漏极相连，PMOS晶体管Mp1的栅极与第一RC网络的检测信号Vesd相连，PMOS晶体管Mp1的源极与电源线VDD相连；电容C2的一端与电源线VDD相连，电容C2的另一端与NMOS晶体管Mn2的漏极相连，NMOS晶体管Mn2的源极与地信号GND相连，NMOS晶体管Mn2的栅极与第一RC网络的检测信号Vesd相连；分压器由n个二极管连接的PMOS晶体管Md1、Md2直到Mdn依次串联而成，其中Md1和Md2的连接点电压设为Vref，分压器中间某两个晶体管的连接点电压设为Vbias；电容C3的一端和电源线VDD相连，电容C3的另一端和NMOS晶体管Mn6的漏极相连并输出Veos信号，NMOS晶体管Mn6的栅极和源极均与地信号相连；NMOS晶体管Mn3的源极接地信号，栅极接Vbias信号，漏极与NMOS晶体管Mn4和NMOS晶体管Mn5的源极相连；NMOS晶体管Mn4的栅极与Vref信号相连，NMOS晶体管Mn4的漏极与PMOS晶体管Mp2的漏极相连；NMOS晶体管Mn5的栅极与Veos信号相连，NMOS晶体管Mn5的漏极与PMOS晶体管Mp3的漏极相连，并输出比较信号Vcomp1；PMOS晶体管Mp2的栅极与其漏极相连，PMOS晶体管Mp2的源极与电源线VDD相连；PMOS晶体管Mp3的栅极与PMOS晶体管Mp2的栅极相连，PMOS晶体管Mp3的源极与电源线VDD相连；NMOS晶体管Mn7的栅极与Vcomp1信号相连，NMOS晶体管Mn7的源极与地信号相连，NMOS晶体管Mn7的漏极与PMOS晶体管Mp4的漏极相连；PMOS晶体管Mp4的栅极与Vcomp1信号相连，PMOS晶体管Mp4的源极与电源线VDD相连；NMOS晶体管Mn8的栅极与Mn7的漏极相连，NMOS晶体管Mn8的源极与地信号相连，NMOS晶体管Mn8的漏极与PMOS晶体管Mp5的漏极相连，并输出Vcomp2信号；PMOS晶体管Mp5的栅极与Mp4的漏极相连，PMOS晶体管Mp5的源极与电源线VDD相连；(下拉)电阻R3的一端与地信号相连，电阻R3的另一端与PMOS晶体管Mp6的漏极相连，并输出Vgate信号；PMOS晶体管Mp6的栅极与Vpower-on信号相连，PMOS晶体管Mp6的源极与PMOS晶体管Mp7的漏极相连；PMOS晶体管Mp7的栅极与Vcomp2信号相连，PMOS晶体管Mp7的源极与电源线VDD相连；PMOS晶体管Mp8的源极与电源线VDD相连，PMOS晶体管Mp8的栅极与Vesdn信号相连，PMOS晶体管Mp8的漏极与Vgate信号相连；NMOS晶体管Mn9的源极与地信号相连，NMOS晶体管Mn9的栅极与Vgate信号相连，NMOS晶体管Mn9的漏极与电源线VDD相连。

以下实施例中，本发明箝位电路结构均以0.13微米、1.2V的互补金属氧化物半导体工艺为例进行说明，其中提及的分压器包含7个二极管连接的PMOS晶体管。

本发明箝位电路的主要控制逻辑和关键器件参数设计说明如下：

1)第一RC网络时常数设置为10ns，输出信号为Vesd，Vesd为高则说明发生了ESD事件，Vesd为低则说明发生了正常上电事件或者浪涌事件，或者芯片处于正常工作状态。当Vesd为高时，开启第二上拉路径，使得Mn9开启；同时，开启Mn2，使得Vpower-on为低信号。

2)第二RC网络的输出信号为Vpower-on，Vpower-on为高时则说明发生了正常上电事件，为低则说明发生了ESD事件或者芯片处于正常工作状态，处于中间态说明发生了浪涌事件。该RC网络具有可变的时常数，其中的电阻通过NMOS晶体管Mn2来实现，Mn2的开关状态通过第一RC网络的输出信号Vesd来控制。在ESD事件下，Vesd为高，Mn2开启并具有很小的等效电阻，此时第二RC网络的等效时常数非常小；在其他事件下，Vesd为低，Mn2关断并具有非常大的等效电阻，此时第二RC网络具有非常大的时常数，约为20ms。需要说明的是，该RC网络对时常数的精度要求不高，虽然NMOS晶体管的等效电阻随温度变化较大，但是只要在考虑各种因素影响后，仍能保证时常数最小值大于10ms，就不妨碍本发明箝位电路的功能实现，而这是容易实现的。

3)第三RC网络的时常数设置为1ms左右，输出信号为Veos，Veos为高则说明发生了ESD或者正常上电事件，Veos为中间态则说明发生了浪涌事件，Veos为低则说明芯片处于正常工作状态。由于第三RC网络也需要一个大的RC时常数，且精度要求不高，因此，用一个栅极接地的NMOS晶体管作为电阻，则该NMOS晶体管始终处于关断态，只需要在考虑温度和工艺偏差后保证该时常数在100us到1ms之间，就可以保证本发明箝位电路的功能正确，而这是容易实现的。

4)Vref信号为VDD/7V，不论是在何种事件下，Vref都是一个相对较小的值。Vref和Veos通过比较器进行比较，并输出信号Vcomp1，当芯片处于正常工作状态，Veos比Vref低，则Vcomp1高；当发生ESD或者浪涌事件，Veos比Vref高，则Vcomp1低；当发生正常上电事件，Veos先比Vref高，随后Veos逐渐下降为0，最终低于Vref，因此Vcomp1先为低，后为高。

本发明箝位电路的工作原理，包括以下三种情况的说明：

第一、ESD事件。此时VDD上电速度很快(10ns以内)，第一RC网络产生响应，初始十几个纳秒Vesd为高电平，NMOS晶体管Mn2开启，将Vpower-on拉低，因此PMOS晶体管Mp6开启。第二RC网络也产生响应，由于第二RC网络时常数很大，在ESD放电过程中Veos始终保持高电平，又Vref＝1.2/7≈0.17V，那么Vref显著小于Veos，比较器输出Vcomp1为低电平，再经过第二和第三反相器加强信号，Vcomp2为低电平，使得PMOS管Mp7开启，因此，由Mp6和Mp7组成的上拉路径开通，使得Vgate上升，即箝位晶体管的Mn9开启。

然而，上述过程中，NMOS晶体管Mn2开启并将Vpower-on拉低经过了较长的信号路径，会产生一定延迟，导致Vgate开始上升的时刻较晚，不能满足ESD保护对灵敏性的要求。因此，本发明增加了第一反相器和PMOS管Mp8来让Mn9尽快开启。具体原理是：由于Vesd初始为高电平，可知经过第一反相器Vesdn为低电平，则Mp8开启，将Vgate上拉到高电平，箝位晶体管Mn9开启从而泄放ESD电流。该过程原理与基本RC触发型的箝位电路相同。第二RC网络的时常数设为10ns即可，原因是Vesdn驱动的Mp8只需要在最初大约10ns的范围内起到驱动Mn9的作用，之后的驱动作用是由Mp6和Mp7组成的上拉路径实现的。

第二、电源浪涌事件。浪涌事件发生在系统带电工作状态时，因此浪涌电流到来之前，电容C1、C2和C3均充满电，Vpower-on、Vesd和Veos均为0；又因为Vref＝1.2/7≈0.17V>Vesd＝0，Vcomp1为高电平，Vcomp2也为高电平，Mp7关断，那么第一上拉路径关断；又因为Vesd为0，Vesdn为高电平，Mp8也是关断的，即两条上拉路径都关断，那么电阻R3把Vgate下拉为0，保证箝位晶体管Mn9是关断的。浪涌电流的上电时间在1微秒至几十微秒范围，当浪涌电流流入时，由于第一RC网络的时常数很小(10ns)，不能响应，Vesd仍然保持为0，Mn2关断，第一RC网络的等效时常数大约为20ms，第三RC网络的时常数约为1ms，因此第二和第三RC网络均可以发生响应，电容C2和C3两端的压降在浪涌放电过程中均认为不变，那么Vpower-on和Veos都始终保持在比VDD低大致一个正常工作电压(1.2V)的水平。由于Vpower-on比VDD小1.2V，因此Mp6管是开启的。此时，由于VDD升高，Vref＝VDD/7，Veos＝VDD-1.2V，因此当VDD大于1.4V时，Veos＞Vref，Vcomp1翻转为低电平，Vcomp2也变为低电平，Mp7开启，又因为Mp6也是开启的，则第一上拉路径导通，Vgate升高，Mn9开启放电，实现浪涌保护功能。

第三、电源正常上电事件。此时VDD经过一个较长的时间(通常1us～1ms)从0上升至1.2V，由于第一RC网络的时常数很小(10ns)，因此Vesd保持为0，保证Vesdn为高电平，Mp8关断，不会误触发Mn9，即在整个过程中，第二上拉路径不会对Vgate产生影响。又因Vesd为0，Mn2始终关断，那么第二RC网络的等效时常数非常大，会产生响应，在初始时刻，Vpower-on上升至1.2V，随后缓慢下降，经过较长的时间(约几十毫秒)后下降为0。大约10ms之前，Vpower-on都保持相对高电平，在此阶段Mp6一直保持关断，那么第一上拉路径关断，Vgate被电阻R3下拉为0，Mn9不会被误触发。设VDD的上电时间为1us，那么第三RC网络会产生响应，Veos为高电平，大于Vref，则Vcomp1为低电平，Vcomp2也为低电平，Mp7开启。但是，此时由于Mp6关断，第一上拉路径仍然关断。根据设置的RC时常数，几个毫秒之后，Veos下降到0，Veos小于Vref，则Vcomp1为高电平，Vcomp2也为高电平，Mp7关断，那么第一上拉路径关断。此后，随着Vpower-on逐渐下降，Mp6逐渐开启，但是第一上拉路径将不会再开启，因为Mp7已经关断。因此，本发明箝位电路能够保证在正常上电直至芯片进入正常工作状态，Mn9均不会开启。

简单地说，由于所设置的第三RC网络的时常数远小于第二RC网络的时常数，Veos的下降速度远快于Vpower-on，可以保证在Vpower-on明显下降(这意味着Mp6会开启)之前，Veos已经下降为0。故：Vpower-on明显下降之前，Mp6关断，保证Mn9不会开启；而Vpower-on明显下降之后，虽然Mp6开启，但是Veos已经下降为0，Vcomp2为高电平，Mp7已经关断，仍然保证Mn9不会开启。因此，在正常上电直至芯片进入正常工作状态，Mn9不会开启。

验证

本发明箝位电路与二极管触发的箝位电路的对比。为了实现同时保护ESD和浪涌的功能，必须引入电压检测机制(如前文所述)。本发明利用比较器实现电压检测，而传统方法(例如图2或者文献)使用了二极管进行电压检测。如前文所述，对于电压检测的箝位电路：基于二极管触发的箝位电路只有当VDD上的电压超过二极管串的阈值之后才能开启，比如在1.2V的工艺下，通常箝位电路包含3个二极管，那么其开启电压在约2.5V左右，即当VDD上升至2.5V左右，箝位晶体管的栅极电压才开始上升；而本发明箝位电路在VDD超过1.4V之后就开始上升，这说明本发明箝位电路更加灵敏，能够更快地开启放电。需要说明的是，本发明箝位电路的开启电压可以根据需要调整(比如改变分压器中PMOS晶体管的数目)

本发明箝位电路结构的效果可通过以下仿真进一步说明：

仿真1，对本发明在ESD事件下的状态进行仿真，施加的条件为VDD电压经过10ns从0上升至4V，然后保持100ns，仿真结果是节点电压如图4a和图4b所示。VDD在10ns时刻上升至5V左右，此时Vesd为高电平，Vesdn为低电平，Mp8开启，将Vgate上拉至高电平。随后Vesd下降，Mp8逐渐关断。此时，Vpower-on已经被Mn2下拉为0，所以Mp6开启；又第三RC网络产生响应，Veos远高于Vref，Vcomp1为低电平，Vcomp2也为低电平，所以Mp7也开启，那么Mp6和Mp7组成的上拉路径开启。因此，在整个放电时间内，Vgate可以一直保持高电平。

仿真2，对本发明在芯片正常工作情况下出现浪涌的状态进行仿真，施加的条件为电源电压VDD先保持在1.2V，即正常工作电压，随后经过10us从1.2V上升至2.4V，保持20us后，再经过10us下降至1.2V，仿真结果是节点电压，如图5a和图5b所示。在浪涌发生前，由于Veos＝0＜Vref，Vcomp1为高电平1.2V。从10us起VDD开始上升，当VDD超过1.4V后，Veos＞Vref，Vcomp1下降为低电平，Vcomp2也下降为低电平。又因为Vpower-on比VDD低1.2V，所以Mp6和Mp7都开启，Vgate被上拉至高电平实现放电功能。

仿真3，对本发明在正常上电情况下的状态进行仿真，施加的条件为电源电压VDD经过1us，从0上升到1.2V，仿真结果是节点电压如图6a和图6b所示。由于此时，Vpower-on首先上升到1.2V，随后逐渐下降，在4ms左右降至0.9V，可以认为在4ms之前Mp6保持关断，从而不会开启Mn9。Veos在初始时刻也上升到约1V，在约4ms下降为0。Vref始终保持为1.2/7V，从图中可以看到，在大约3ms开始Veos低于Vref，Vcomp1从低变高，保证Mp7关断，因此从3ms以后，因Mp7关断，Mn9不会开启。故，在整个上电过程直至电源稳定，Mn9都不会开启。

仿真4，对本发明箝位电路和二极管触发的箝位电路在浪涌事件下的开启特性进行对比，施加的条件为VDD电压初始为1.2V(工作电压)，经过1us上升至3V，然后保持，仿真结果是节点电压如图7所示。显然本发明的箝位电路在浪涌事件下发明电路Vgate上升更早，这意味着箝位晶体管能够更快地开启放电。

Claims (5)

1.一种可同时用于静电放电和浪涌保护的箝位电路，其特征在于：由第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径、第一上拉路径、第二上拉路径和箝位晶体管级联而成，

其中，第一RC网络由电容C1和电阻R1串联而成，输出RC检测电压Vesd；

第一反相器由PMOS晶体管Mp1和NMOS晶体管Mn1串联而成，其输入端连接至检测电压Vesd，产生电压Vesdn并将其输入给第二上拉路径中的PMOS晶体管Mp8；

第二RC网络由电容C2和电阻Mn2串联而成，其输入端连接至检测电压Vesd，产生检测电压Vpower-on并输入给第一上拉路径中的PMOS晶体管Mp6；

分压器由n个二极管连接的PMOS晶体管串联而成，输出参考电压Vref和偏置电压Vbias；

比较器由NMOS晶体管Mn3、Mn4和Mn5，以及PMOS晶体管Mp2和Mp3连接而成，输入端连接参考电压Vref和检测电压Veos，产生输出信号Vcomp1；

第三RC网络由NMOS晶体管Mn6和电容C3串联而成，输出检测电压Veos；

第二反相器由PMOS晶体管Mp4和NMOS晶体管Mn7串联而成，其输入端连接至信号Vcomp1，输出信号输入给第三反相器；

第三反相器由PMOS晶体管Mp5和NMOS晶体管Mn8串联而成，输出信号Vcomp2并输入给第一上拉路径中的PMOS晶体管Mp7；

第一上拉路径由PMOS晶体管Mp6和Mp7串联而成；

第二上拉路径采用PMOS晶体管Mp8；

下拉路径采用电阻R3；

箝位晶体管采用NMOS晶体管Mn9，其输入端为栅极，连接至第一上拉路径、第二上拉路径与下拉路径的连接点；

第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、第一上拉路径、第二上拉路径和箝位晶体管的前端均与VDD导线连接；

第一RC网络、第一反相器、第二RC网络、分压器、比较器、第三RC网络、第二反相器、第三反相器、下拉路径和箝位晶体管的末端均与GND端连接，第一上拉路径、第二上拉路径的末端与下拉路径的前端连接。

2.根据权利要求1所述的可同时用于静电放电和浪涌保护的箝位电路，其特征在于：所述的第一RC网络中的RC时常数设置为10ns。

3.根据权利要求1所述的可同时用于静电放电和浪涌保护的箝位电路，其特征在于：所述的第二RC网络中的RC时常数设置为50ms。

4.根据权利要求1所述的可同时用于静电放电和浪涌保护的箝位电路，其特征在于：所述的第三RC网络中的RC时常数设置为3ms。

5.根据权利要求1所述的可同时用于静电放电和浪涌保护的箝位电路，其特征在于：所述的分压器由n个二极管连接的PMOS晶体管串联而成，根据具体的工艺节点和应用条件确定n的数量。

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