JP2015002510A - 静電気保護回路 - Google Patents

Abstract

【課題】電源電圧の揺動に対する誤動作を抑制する静電気保護回路を提供することを目的とする。【解決手段】高電位側の第１の電源ライン１０と、低電位側の第２の電源ライン１１と、第１の接続ノード１２を有する。第１の電源ライン１０と第１の接続ノード１２間には、所定の閾値電圧で電流が急激に増加するクランプ回路３が接続される。第１の接続ノード１２と第２の電源ライン１１間には、クランプ回路３の電流の変化に応答してトリガ信号を出力するトリガ回路４が接続される。第１の接続ノード１２と第２の電源ライン１１間の電圧でバイアスされるバッファ回路５は、トリガ回路４のトリガ信号に応答して駆動信号を出力する。第１の電源ライン１０と第２の電源ライン１１間には、前記バッファ回路５の駆動信号に応じてオン／オフするスイッチ回路６が接続される。【選択図】図１

Description

本発明の実施形態は、静電気保護回路に関する。

従来、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤとは静電放電であり、静電気により帯電した人間や機械からによる半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤ放電が起こると、その端子から大量の電荷が半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。この為、静電気保護回路は、半導体集積回路に必須の技術である。

静電気保護回路の代表例に、ＲＣＴ（ＲＣ Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のＭＯＳトランジスタを駆動する構成となっている。しかし、ＲＣＴＭＯＳ回路は、内部回路が動作することによって生じる電源電圧の揺動にも応答し、放電用のＭＯＳトランジスタが誤動作する虞がある。放電用のＭＯＳトランジスタの誤動作により、電源電圧が低下して内部回路の動作不良を引き起こすといった問題が生じる。例えば、車載用の半導体集積回路において、電源電圧の揺動が顕著に発生する。

特開２００９−１８２１１９号公報 特開２００９−１４７０４０号公報 特開２００６−１２１００７号公報 特開２００７−２００９８７号公報

本発明の一つの実施形態は、電源電圧の揺動に対する誤動作を抑制する静電気保護回路を提供することを目的とする。

本発明の一つの実施形態によれば、第１の電源ラインと、第２の電源ラインと、第１の接続ノードを有する。前記第１の電源ラインと前記第１の接続ノード間に接続され、所定の閾値電圧で電流が急激に増加するクランプ回路を有する。前記第１の接続ノードと前記第２の電源ライン間に接続され、前記クランプ回路の電流の変化に応答してトリガ信号を出力するトリガ回路を有する。前記第１の接続ノードと前記第２の電源ライン間の電圧でバイアスされ、前記トリガ信号に応答して駆動信号を出力するバッファ回路を有する。前記第１の電源ラインと前記第２の電源ライン間にその主電流路が接続され、前記駆動信号に応じて前記主電流路の導通をオン／オフするスイッチ回路を有する静電気保護回路が提供される。

図１は、第１の実施形態の静電気保護回路を示す図である。 図２は、第２の実施形態の静電気保護回路を示す図である。 図３は、第３の実施形態の静電気保護回路を示す図である。 図４は、第４の実施形態の静電気保護回路を示す図である。 図５が、第５の実施形態の静電気保護回路を示す図である。 図６は、第５の実施形態の静電気保護回路のシミュレーション結果を示す図である。

以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、クランプ回路３、トリガ回路４、バッファ回路５及びスイッチ回路６を有する。第１の電源ライン１０は、第１の電源端子１に接続され、高電位側の電源電圧が印加される第１の電源端子１には、例えば、所定の電源電圧ＶＣＣが印加される。第２の電源ライン１１は、第２の電源端子２に接続され、低電位側の電源電圧が印加される。第２の電源端子２には、低電位側の電源電圧として、例えば、接地電位が印加される。第１の電源ライン１０と第１の接続ノード１２との間には、クランプ回路３が接続される。例えば、第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加され、第１の電源ライン１０と第１の接続ノード１２との間の電圧が所定の閾値電圧を超えると、クランプ回路３に流れる電流が急激に増加する。

第１の接続ノード１２と第２の電源ライン１１間には、トリガ回路４が接続される。トリガ回路４は、クランプ回路３に流れる電流の変化に応答して、トリガ信号を出力する。バッファ回路５は、第１の接続ノード１２と第２の電源ライン１１との間の電圧でバイアスされ、トリガ信号に応答して駆動信号を出力する。スイッチ回路６は、第１の電源ライン１０と第２の電源ライン１１間に主電流路が接続され、駆動信号に応答して主電流路の導通をオン／オフする。主電流路が導通することにより、ＥＳＤサージが放電される。第１の電源ライン１０と第２の電源ライン１１の間には、内部回路７が接続される。

第１の電源端子１と第２の電源端子２の間に、所定の電源電圧が印加される定常バイアス状態では、クランプ回路３は、オフ状態、すなわち電流が流れにくい状態、となっている。この定常バイアス状態では、トリガ回路４からはトリガ信号が出力されず、バッファ回路５からはスイッチ回路６を駆動する駆動信号が出力されない。この為、スイッチ回路６はオフ状態、すなわち主電流路が導通していない状態、となっている。第１の電源ライン１０と第１の接続ノード１２との間の電圧が、所定の閾値電圧を超えない限り、クランプ回路３はオフの状態を維持する。クランプ回路３の閾値電圧は、例えば、内部回路７の通常の回路動作による第１の電源ライン１０と第２の電源ライン１１との間の電源電圧の揺動よりも高い電圧に設定する。すなわち、内部回路７の通常の回路動作に伴う電源電圧の揺動に応答して、静電気保護回路が誤動作することを回避する為である。クランプ回路３の閾値電圧を、内部回路７の通常の回路動作に伴う電源電圧の揺動よりも高い電圧に設定することにより、内部回路の通常の回路動作に伴う電源電圧の揺動には応答せず、ＥＳＤサージには応答して動作する静電気保護回路が提供される。

（第２の実施形態）
図２は、第２の実施形態の静電気保護回路を示す図である。第１の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、クランプ回路３は、第１の電源ライン１０と第２の電源ライン１１に印加される電源電圧で逆バイアスされるダイオード３１を有する。第１の電源ライン１０と第１の接続ノード１２との間に接続されるトリガ回路４は、抵抗４１とコンデンサ４２の直列回路を有する。抵抗４１とコンデンサ４２の共通接続ノード４３がトリガ回路４の出力端となる。

第１の接続ノード１２と第２の電源ライン１１の間の電圧でバイアスされるバッファ回路５は、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２で構成されるＣＭＯＳインバータを有する。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２のゲート電極は共通接続されて、トリガ回路４の出力端である共通接続ノード４３に接続される。ＰＭＯＳトランジスタ５１のソース電極とバックゲート電極は、第１の接続ノード１２に接続される。ＮＭＯＳトランジスタ５２のソース電極とバックゲート電極は、第２の電源ライン１１に接続される。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２のドレイン電極は共通接続され、バッファ回路５の出力端を構成する。トリガ回路４のトリガ信号は、バッファ回路５により波形整形され、スイッチ回路６に供給される。

スイッチ回路６は、第１の電源ライン１０と第２の電源ライン１１の間に主電流路であるソース・ドレイン流路が接続され、ゲート電極にバッファ回路５の出力が供給されるＮＭＯＳトランジスタ６１を有する。

第１の電源端子１と第２の電源端子２との間に所定の電源電圧が印加される定常バイアス状態では、逆バイアスされるダイオード３１の漏れ電流によりコンデンサ４２が充電され、トリガ回路４の共通接続ノード４３の電位は、Ｈｉｇｈレベルとなる。この為、バッファ回路５の出力はＬｏｗレベルである。Ｌｏｗレベルの信号がゲート電極に印加される為、スイッチ回路６を構成するＮＭＯＳトランジスタ６１は、オフ状態となる。

例えば、内部回路７の動作に伴い、第１の電源ライン１０と第２の電源ライン１１との間に電源電圧の揺動が生じたとしても、クランプ回路のダイオード３１の降伏電圧を超えない範囲においては、このＮＭＯＳトランジスタ６１のオフ状態が維持される。この為、第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動により、スイッチ回路６を構成するＮＭＯＳトランジスタ６１が誤動作する事態を回避することが出来る。

一方、第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加され、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３１の降伏電圧を超えた場合には、ダイオード３１が降伏し、過渡的に急激に増加した電流がトリガ回路４に流れ込む。この過渡的な電流による抵抗４１における電圧降下がＣＭＯＳインバータで構成されるバッファ回路５の閾値を超えると、バッファ回路５からＨｉｇｈレベルの信号が出力される。Ｈｉｇｈレベルの信号がゲート電極に印加されるとスイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。ＮＭＯＳトランジスタ６１がオンすることにより、ＥＳＤサージが放電される。尚、ダイオード３１が降伏することにより、第１の電源ライン１０と第１の接続ノード１２の間の電圧は、ダイオード３１の降伏電圧にクランプされる。第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動により、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３１の降伏電圧を超えた場合も同様の動作によりスイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。

第２の電源端子２に、第１の電源端子１に対して正のＥＳＤサージが印加された場合には、基板（又はウェル）（いずれも図示せず）とドレイン領域（図示せず）で形成されるＮＭＯＳトランジスタ６１の寄生ダイオード（図示せず）を介してＥＳＤサージが放電される。

本実施形態の静電気保護回路によれば、クランプ回路３を構成する逆バイアス接続のダイオード３１の降伏電圧を適宜設定することにより、電源電圧に許容される揺動範囲を設定することが出来る。適宜設定したクランプ回路３の閾値電圧を超えた電源電圧の揺動、あるいは、ＥＳＤサージに応答して、スイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。ＮＭＯＳトランジスタ６１がオンすることにより、内部回路７に対する保護動作が行われる。例えば、クランプ回路３の閾値電圧を、内部回路７の通常の回路動作に伴う電源電圧の揺動よりも高い電圧に設定することにより、内部回路７の通常の回路動作に伴う電源電圧の揺動には応答せず、ＥＳＤサージには応答して動作する静電気保護回路が提供される。また、バッファ回路５は、第１の接続ノード１２と第２の電源ライン１１との間の電源電圧でバイアスされる。従って、クランプ回路３が導通した場合のみ、バッファ回路５がバイアスされ、トリガ回路４のトリガ信号に応答してＮＭＯＳトランジスタ６１に駆動信号を供給する。クランプ回路３で設定した閾値電圧によりトリガ回路４、並びにバッファ回路５、更には、スイッチ回路６の動作が制御できる静電気保護回路が提供される。

（第３の実施形態）
図３は、第３の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。本実施形態の静電気保護回路は、第１の電源ライン１０と第１の接続ノード１２との間に接続されるクランプ回路３は、第１の電源ライン１０と第２の電源ライン１１との間に印加される電源電圧で順バイアスされるダイオード３２を有する。トリガ回路４の出力端を構成する共通接続ノード４３は、バッファ回路５を構成するインバータ５０の入力端に接続される。インバータ５０は、第１の接続ノード１２と第２の電源ライン１１との間の電圧でバイアスされる。

第１の電源端子１と第２の電源端子２との間に所定の電源電圧が印加される定常バイアス状態では、トリガ回路４のコンデンサ４２は、ダイオード３２を流れる微小電流により充電され、共通接続ノード４３は、Ｈｉｇｈレベルの電位となっている。この為、バッファ回路５の出力は、Ｌｏｗレベルとなっている。スイッチ回路６を構成するＮＭＯＳトランジスタ６１のゲート電極に、Ｌｏｗレベルの信号が印加される為、ＮＭＯＳトランジスタ６１は、オフ状態である。ＮＭＯＳトランジスタ６１がオフの状態は、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３２の順方向降下電圧を超えない限り、維持される。従って、クランプ回路３を構成するダイオード３２の順方向降下電圧を適宜設定することにより、第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動によって、ＮＭＯＳトランジスタ６１が誤動作する事態を回避することが出来る。

一方、第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加され、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３２の順方向降下電圧を超えた場合には、過渡的に急激に増加した電流がトリガ回路４に流れ込む。この過渡的な電流による抵抗４１における電圧降下がインバータ５０の閾値を超えると、バッファ回路５からＨｉｇｈレベルの信号が出力される。Ｈｉｇｈレベルの信号がＮＭＯＳトランジスタ６１のゲート電極に印加されると、スイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。ＮＭＯＳトランジスタ６１がオンすることにより、ＥＳＤサージが放電される。尚、ダイオード３２がオンすることにより、第１の電源ライン１０と第１の接続ノード１２の間の電圧は、ダイオード３２の順方向降下電圧にクランプされる。第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動により、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３２の順方向降下電圧を超えた場合も同様の動作によりスイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。

クランプ回路３の閾値電圧は、例えば、内部回路７が通常の回路動作を行うことによって生じる電源ライン間の電源電圧の揺動よりも高い電圧に設定される。内部回路７の通常の回路動作に伴う電源電圧の揺動に応答して、静電気保護回路が誤動作することを回避する為である。クランプ回路３の閾値電圧を、内部回路７の通常の回路動作に伴う電源電圧の揺動よりも高い電圧に設定することにより、内部回路の通常の回路動作による電源電圧の揺動には応答せず、ＥＳＤサージには応答して動作する静電気保護回路が提供される。例えば、ダイオードの一般的な順方向降下電圧は、約０．７ボルト（Ｖ）である。クランプ回路３を構成する、順バイアスで接続されるダイオードの個数を適宜選定することにより、クランプ回路３の閾値電圧を調整することが可能である。

本実施形態の静電気保護回路によれば、クランプ回路３を構成するダイオード３２の個数を適宜調整することにより、クランプ回路３の閾値電圧を調整することが出来る。クランプ回路３の閾値電圧を、内部回路７の通常の動作に伴う電源電圧の揺動よりも高い電圧に設定することにより、通常の電源電圧の揺動には応答せず、ＥＳＤサージには応答して動作する静電気保護回路が提供される。第１の電源ライン１０と第２の電源ライン１１との間に生じる通常の電源電圧の揺動によりＮＭＯＳトランジスタ６１が誤動作する事態を回避することが可能となる。

（第４の実施形態）
図４は、第４の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付して、説明を省略する。本実施形態の静電気保護回路においては、バッファ回路５が多段のＣＭＯＳインバータにより構成されている。すなわち、バッファ回路５は、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２で構成されるＣＭＯＳインバータ、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４で構成されるＣＭＯＳインバータ、及びＰＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６で構成されるＣＭＯＳインバータからなる３段のＣＭＯＳインバータを有する。

本実施形態の静電気保護回路によれば、クランプ回路３を構成するダイオード３１の降伏電圧を適宜調整することにより、第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動に応答してスイッチ回路６を構成するＮＭＯＳトランジスタ６１が誤動作する事態を回避することが可能となる。また、多段のＣＭＯＳインバータを備えることにより、バッファ回路５の駆動能力が高まる。この為、スイッチ回路６を構成するＮＭＯＳトランジスタ６１として、出力電流の大きいＭＯＳトランジスタを用いることが出来る。これにより、ＥＳＤサージに対する放電能力を高めることが可能である。

（第５の実施形態）
図５は、第５の実施形態の静電保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態の静電気保護回路においては、内部回路は省略している。本実施形態においては、バッファ回路５は、ソース電極とバックゲート電極が第１の接続ノード１２に接続されるＰＭＯＳトランジスタ５７を有する。ＰＭＯＳトランジスタ５７のドレイン電極は、抵抗５８の一端に接続され、抵抗５８の他端は第２の電源ライン１１に接続される。ＰＭＯＳトランジスタ５７のソース・ゲート間には、ゲート保護ダイオード７１が接続される。スイッチ回路６を構成するＮＭＯＳトランジスタ６１のソース・ゲート間には、ゲート保護ダイオード７２が接続される。

第１の電源端子１と第２の電源端子２との間に所定の電源電圧が印加される定常バイアス状態では、逆バイアスされるダイオード３１の漏れ電流によりコンデンサ４２が充電され、トリガ回路４の共通接続ノード４３の電位は、Ｈｉｇｈレベルとなっている。この為、バッファ回路５の出力はＬｏｗレベルである。Ｌｏｗレベルの信号がゲート電極に印加される為、スイッチ回路６を構成するＮＭＯＳトランジスタ６１は、オフ状態となっている。第１の電源ライン１と第２の電源ライン２との間に電圧の揺動が生じたとしても、クランプ回路３のダイオード３１の降伏電圧を超えない範囲においては、ＮＭＯＳトランジスタ６１がオフの状態が維持される。

一方、第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加され、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３１の降伏電圧を超えた場合には、ダイオード３１が降伏し、過渡的に急激に増加した電流がトリガ回路４に流れ込む。この過渡的な電流による抵抗４１における電圧降下がＰＭＯＳトランジスタ５７の閾値を超えると、ＰＭＯＳトランジスタ５７がオンし、バッファ回路５からＨｉｇｈレベルの信号が出力される。Ｈｉｇｈレベルの信号がゲート電極に印加されると、スイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。ＮＭＯＳトランジスタ６１がオンすることにより、ＥＳＤサージが放電される。第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動により、第１の電源ライン１０と第１の接続ノード１２との間の電圧が、ダイオード３１の降伏電圧を超えた場合も同様の動作によりスイッチ回路６を構成するＮＭＯＳトランジスタ６１がオンする。

本実施形態の静電気保護回路によれば、クランプ回路３を構成するダイオード３１の降伏電圧を適宜調整することにより、第１の電源ライン１０と第２の電源ライン１１との間に生じる電源電圧の揺動に応答してスイッチ回路６を構成するＮＭＯＳトランジスタ６１が誤動作する事態を回避することが可能となる。また、バッファ回路５を構成するＰＭＯＳトランジスタ５７、及びスイッチ回路６を構成するＮＭＯＳトランジスタ６１のソース・ゲート間にゲート保護ダイオード７２を備える。この為、第１の電源端子１と第２の電源端子２との間に印加される電源電圧が高くなった場合でも、ＰＭＯＳトランジスタ５７のゲート・ソース間、及び、ＮＭＯＳトランジスタ６１のゲート・ソース間の電圧は、夫々、ゲート保護ダイオードにより制限される為、各トランジスタのゲート酸化膜（図示せず）の破壊を防ぐことが出来る。

図６は、図５に示す実施形態の静電保護回路のシミュレーション結果を示す。第１の電源端子１と第２の電源端子２との間に印加する電圧（電源電圧）と、その電源電圧を印加したときに電源ラインに流れる電流（電源電流）をシミュレーションしたものである。本シミュレーションにおいては、内部回路は設けていない。

本シミュレーションにおいては、１１０μ秒まで、４０ボルト（Ｖ）の一定の電源電圧を印加した後に、周波数５０ＭＨｚで振幅が４ボルト（Ｖ）の揺動を印加した。クランプ回路３を構成するダイオード３１の降伏電圧は、５ボルト（Ｖ）としている。シミュレーション結果が示す通り、電源電圧の揺動に静電保護回路は応答せず、誤動作が回避されている。

クランプ回路３を、第１の電源ライン１０と第２の電源ライン１１との間に印加される電源電圧により順バイアスされるダイオードと逆バイアスされるダイオードとを組み合わせた構成とすることも出来る。クランプ回路３の閾値電圧の微調整が可能となる。更にはクランプ回路３を抵抗に置き換えることもできる。すなわち、所定電圧が負荷された際に、クランプ回路３に流れる電流が急激に増加する構成であればよい。また、スイッチ回路６はバイポーラトランジスタを用いて構成することも出来る。バイポーラトランジスタを用いた場合には、主電流路がエミッタ・コレクタ流路となり、制御電極がベース電極となる。この場合、バイアスの関係から、ＮＭＯＳトランジスタに代えてＮＰＮトランジスタを用いる構成とすることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 第１の電源端子、２ 第２の電源端子、３ クランプ回路、４ トリガ回路、５ バッファ回路、６ スイッチ回路、７ 内部回路、１０ 第１の電源ライン、１１ 第２の電源ライン、１２ 第１の接続ノード、４３ 共通接続ノード、７１及び７２ ゲート保護ダイオード。

Claims (8)

1. 第１の電源ラインと、
   第２の電源ラインと、
   第１の接続ノードと、
   前記第１の電源ラインと前記第１の接続ノード間に接続され、所定の閾値電圧で電流が急激に増加するクランプ回路と、
   前記第１の接続ノードと前記第２の電源ライン間に接続され、前記クランプ回路の電流の変化に応答してトリガ信号を出力するトリガ回路と、
   前記第１の接続ノードと前記第２の電源ライン間の電圧でバイアスされ、前記トリガ信号に応答して駆動信号を出力するバッファ回路と、
   前記第１の電源ラインと前記第２の電源ライン間にその主電流路が接続され、前記駆動信号に応じて前記主電流路の導通をオン／オフするスイッチ回路と、
   を具備することを特徴とする静電気保護回路。
2. 前記トリガ回路は、抵抗とコンデンサの直列回路を有することを特徴とする請求項１に記載の静電気保護回路。
3. 前記クランプ回路は、前記第１の電源ラインと前記第２の電源ライン間に印加される電源電圧により逆バイアスされるダイオードを有することを特徴とする請求項１または２に記載の静電気保護回路。
4. 前記クランプ回路は、前記第１の電源ラインと第２の電源ライン間に印加される電源電圧により順バイアスされるダイオードを有することを特徴とする請求項１または２に記載の静電気保護回路。
5. 前記バッファ回路は、前記第１の接続ノードと前記第２の電源ライン間の電圧でバイアスされる少なくとも１段のＣＭＯＳインバータを有することを特徴とする請求項１乃至４のいずれか一項に記載の静電気保護回路。
6. 前記バッファ回路は、前記第１の接続ノードと前記第２の電源ライン間にソース・ドレイン流路が接続され、ゲート電極に前記トリガ信号が供給されるＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのゲート電極とソース電極間にゲート保護ダイオードが接続されることを特徴とする請求項１乃至４のいずれか一項に記載の静電気保護回路。
7. 前記スイッチ回路は、前記第１の電源ラインにドレイン電極が接続され、前記第２の電源ラインにソース電極とバックゲート電極が接続され、ゲート電極に前記駆動信号が供給されるＮＭＯＳトランジスタを含むことを特徴とする請求項１乃至６のいずれか一項に記載の静電気保護回路。
8. 前記ＮＭＯＳトランジスタのゲート電極とソース電極間にゲート保護ダイオードが接続されることを特徴とする請求項７に記載の静電気保護回路。

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