JP2016184837A

JP2016184837A - 半導体装置

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Publication number: JP2016184837A
Application number: JP2015063718A
Authority: JP
Inventors: 卓川添; Suguru Kawazoe
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-03-26
Filing date: 2015-03-26
Publication date: 2016-10-20
Anticipated expiration: 2035-03-26
Also published as: US10193337B2; US20160285260A1; JP6523006B2; CN106020315A; CN106020315B

Abstract

【課題】電圧レギュレータが生成した内部電源電圧が高圧化してしまった際に、当該内部電源電圧から内部回路を保護することが可能な半導体装置を提供する。
【解決手段】電源電圧ＶＤＤに基づいて内部電源電圧Ｖｄを生成し、これを電源ラインＬ_VGに印加する電圧レギュレータ１０と、電源ライン及び接地ラインＬ_GNDを介して内部電源電圧の供給を受ける内部回路２０と、ダーリントン接続された夫々ＰＮＰ型の第１〜第Ｎのトランジスタとを含む。さらに、第１〜第Ｎのトランジスタ各々のコレクタ端子が接地ラインに接続されており、第１〜第Ｎのトランジスタのうちの第１のトランジスタＱ１のエミッタ端子が電源ラインに接続されていると共に、第Ｎのトランジスタのベース端子が接地ラインに接続されている保護回路３０と、を有する。
【選択図】図１

Description

本発明は、半導体装置、特に電圧レギュレータ及び保護回路が形成されている半導体装置に関する。

半導体装置として、電源端子を介して供給された電源電圧よりも低い内部電源電圧を生成し、この内部電源電圧によって内部回路を動作させるようにした電圧レギュレータを含むものが知られている。また、このような電圧レギュレータと共に、半導体装置外で発生した静電気放電（以下、ＥＳＤと称する）に伴う高電圧が電源端子を介して内部回路に印加されてしまうことを防止するＥＳＤ保護回路を設けた半導体装置が提案されている（例えば特許文献１参照）。

当該ＥＳＤ保護回路は、内部電源電圧用の電源ラインの電圧値が所定の電圧値以上の高電圧であり且つその電圧の立ち上がり時間が比較的短い場合に、電源ラインと接地ラインとを強制的に接続する（保護機能）ことにより、ＥＳＤに伴う高電圧から内部回路を保護する。

特開２０１０−３９８２号公報

しかしながら、上記したようなＥＳＤ保護回路では、外来ノイズの影響によって電圧レギュレータが誤動作し、これにより内部回路の耐圧よりも高い内部電源電圧が出力された場合には、その保護機能が作動しない虞がある。つまり、外来ノイズの影響により、電圧レギュレータに含まれる例えばｐチャネルＭＯＳ（metal-oxide-semiconductor）型の出力トランジスタのゲート電圧が低下してしまった場合には、内部電源電圧が増加する。ところが、このような出力トランジスタのゲート電圧の低下に伴う内部電源電圧の増加推移は、ＥＳＤによる電圧の増加推移よりも緩やかである為、保護機能が作動しない場合が生じるのである。

そこで、本発明は、電圧レギュレータが生成した内部電源電圧が高圧化してしまった際に、当該内部電源電圧から内部回路を保護することが可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、電源電圧に基づいて前記電源電圧の電圧値よりも低い電圧値を有する内部電源電圧を生成し前記内部電源電圧を電源ラインに印加する電圧レギュレータと、前記電源ライン及び接地ラインを介して前記内部電源電圧の供給を受ける内部回路と、ダーリントン接続された夫々ＰＮＰ型の第１〜第Ｎ（Ｎは２以上の整数）のトランジスタを含み、前記第１〜第Ｎのトランジスタ各々のコレクタ端子が前記接地ラインに接続されており、前記第１〜第Ｎのトランジスタのうちの第１のトランジスタのエミッタ端子が前記電源ラインに接続されていると共に、前記第１〜第Ｎのトランジスタのうちの第Ｎのトランジスタのベース端子が前記接地ラインに接続されている保護回路と、を有する。

また、本発明に係る他の半導体装置は、電源電圧の電圧値よりも低い電圧値を有する内部電源電圧をｐチャネルＭＯＳ型の出力トランジスタを介して電源ラインに印加する電圧レギュレータと、前記電源ライン及び接地ラインを介して前記内部電源電圧の供給を受ける内部回路と、前記電源ライン及び前記接地ラインに接続されており、前記電源ラインの電圧の増加に応じて前記電源ラインの電圧増加を抑制する保護回路と、を有し、前記出力トランジスタのソース端子には前記電源電圧が印加されており、前記出力トランジスタのゲート端子及び前記ソース端子間には前記出力トランジスタのゲート・ソース間電圧を前記電源電圧よりも低い所定の電圧値にクランプするクランプ回路が設けられている。

本発明においては、電源電圧に基づいて内部電源電圧を生成しこれを電源ライン及び接地ラインを介して内部回路に供給する電圧レギュレータに、以下の保護回路を接続する。すなわち、ダーリントン接続された夫々ＰＮＰ型の第１〜第Ｎのトランジスタ各々のコレクタ端子を接地ラインに接続し、これら第１〜第Ｎのトランジスタのうちの第１のトランジスタのエミッタ端子を電源ラインに接続すると共に第Ｎのトランジスタのベース端子を接地ラインに接続した構成を有する保護回路を設ける。

かかる保護回路によれば、外来ノイズの影響により、電圧レギュレータで生成された内部電源電圧が高電圧化しても、この高電圧から内部回路を保護することが可能となる。

更に、本発明では、電圧レギュレータに含まれる出力トランジスタ、つまりソース端子に供給された上記電源電圧に基づいて当該内部電源電圧を電源ラインに出力するｐチャネルＭＯＳ型の出力トランジスタのゲート端子及びソース端子間に、当該ゲート・ソース間電圧を電源電圧よりも低い電圧値にクランプするクランプ回路を設ける。かかる構成によれば、当該クランプ回路を設けていない構成に比して、内部電源電圧が高電圧化した際に電源ラインに流れ込む電流量が低くなる。よって、この電流を流し込むことになる第１のトランジスタのトランジスタサイズを小さくすることが可能となり、保護回路の小規模化が図られる。

本発明に係る半導体装置１００の構成を示す回路図である。増幅部１２の内部構成の一例を示す回路図である。増幅部１２の内部構成の他の一例を示す回路図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る半導体装置１００の構成の一例を示す回路図である。半導体装置１００は、図１に示すように、電圧レギュレータ１０、当該半導体チップの主機能を担う内部回路２０、及び高電圧保護回路３０を含む。これら電圧レギュレータ１０、内部回路２０、及び高電圧保護回路３０は半導体チップに形成されている。

電圧レギュレータ１０は、電源端子Ｔ１を介して供給された電源電圧ＶＤＤ及び接地端子Ｔ２を介して供給された接地電位ＶＳＳに基づき、当該電源電圧ＶＤＤよりも低く且つ一定の電圧値を有する内部電源電圧Ｖｄを生成し、これを電源ラインＬ_VGを介して内部回路２０に供給する。

図１に示すように、電圧レギュレータ１０は、基準電圧生成部１１及び増幅部１２を有する。

基準電圧生成部１１は、接地ラインＬ_GNDに印加されている接地電位ＶＳＳに基づき、所定の電圧値を有する基準電圧ＲＶを生成し、これを増幅部１２のオペアンプＯＰの非反転入力端子に供給する。オペアンプＯＰの出力端子は電源ラインＬ_VG及び抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端には抵抗Ｒ２の一端が接続されており、当該抵抗Ｒ２の他端は接地ラインＬ_GNDに接続されている。

抵抗Ｒ１及びＲ２からなる分圧回路は、電源ラインＬ_VGの電圧、つまり内部電源電圧Ｖｄを分圧した分圧電圧ＤＶをオペアンプＯＰの反転入力端子に供給する。

図２は、上記したオペアンプＯＰ、抵抗Ｒ１及びＲ２を含む増幅部１２の内部構成の一例を示す回路図である。図２において、オペアンプＯＰは、定電流源ＧＡ、ｎチャネルＭＯＳ型のトランジスタＮ１〜Ｎ６、及びｐチャネルＭＯＳ型のトランジスタＰ１〜Ｐ５を有する。

トランジスタＮ１のゲート端子には上記した基準電圧ＲＶが供給されており、そのソース端子はトランジスタＮ２のソース端子及びトランジスタＮ３のドレイン端子に接続されている。尚、トランジスタＮ１のゲート端子は、オペアンプＯＰの非反転入力端子に相当する。トランジスタＮ１のドレイン端子は、トランジスタＰ１のゲート端子及びドレイン端子に接続されている。更に、トランジスタＮ１のドレイン端子には、トランジスタＰ４のゲート端子が接続されている。

トランジスタＮ２のゲート端子には、抵抗Ｒ１及びＲ２にて内部電源電圧Ｖｄを分圧した分圧電圧ＤＶが供給されている。尚、トランジスタＮ２のゲート端子は、オペアンプＯＰの反転入力端子に相当する。トランジスタＮ２のドレイン端子は、トランジスタＰ２のゲート端子及びドレイン端子に接続されている。更に、トランジスタＮ２のドレイン端子には、トランジスタＰ３のゲート端子が接続されている。

トランジスタＮ３のソース端子には、接地ラインＬ_GNDを介して接地電位ＶＳＳが印加されており、そのゲート端子はトランジスタＮ４のゲート端子及びドレイン端子に接続されている。トランジスタＮ４のソース端子には、接地ラインＬ_GNDを介して接地電位ＶＳＳが印加されている。電流源ＧＡは、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをトランジスタＮ４のドレイン端子に送出する。

トランジスタＰ１〜Ｐ４各々のソース端子には電源電圧ＶＤＤが印加されている。トランジスタＰ３のドレイン端子はトランジスタＮ５のドレイン端子及びゲート端子に接続されている。更に、トランジスタＰ３のドレイン端子には、トランジスタＮ６のゲート端子が接続されている。トランジスタＰ４のドレイン端子は、トランジスタＰ５のゲート端子及びトランジスタＮ６のドレイン端子に接続されている。トランジスタＮ５及びＮ６各々のソース端子には、接地ラインＬ_GNDを介して接地電位ＶＳＳが印加されている。

出力トランジスタとしてのトランジスタＰ５のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子は電源ラインＬ_VGに接続されている。尚、以降、トランジスタＰ５を出力トランジスタとも称する。

尚、トランジスタＰ１〜Ｐ５各々のバックゲートには電源電圧ＶＤＤが印加されており、トランジスタＮ１〜Ｎ６各々のバックゲートには、接地ラインＬ_GNDを介して接地電位ＶＳＳが印加されている。

上記した構成により、電圧レギュレータ１０は、電源電圧ＶＤＤに基づき、分圧電圧ＤＶの電圧値と基準電圧ＲＶの電圧値との差分値に対応した電圧値を有する内部電源電圧Ｖｄを生成し、これを出力トランジスタ（Ｐ５）を介して電源ラインＬ_VGに印加する。つまり、出力トランジスタ（Ｐ５）は、電源ラインＬ_VGの電圧を分圧した分圧電圧ＤＶＶと基準電圧ＲＶとの差分値に対応した電圧を内部電源電圧Ｖｄとして電源ラインＬ_VGに印加するのである。これにより、出力トランジスタ（Ｐ５）を介して電源ラインＬ_VGに印加された内部電源電圧Ｖｄは、当該電源ラインＬ_VGを介して内部回路２０に供給される。

高電圧保護回路３０は、電源ラインＬ_VG及び接地ラインＬ_GNDに接続されており、電源ラインＬ_VGの電圧増加に応じて、当該電源ラインＬ_VGの電圧増加を抑制する。つまり、高電圧保護回路３０は、電圧レギュレータ１０によって電源ラインＬ_VGに印加された内部電源電圧Ｖｄが増加した場合には、この内部電源電圧Ｖｄの増加を抑制するという保護動作を行う。

高電圧保護回路３０は、図１に示すように、夫々がバイポーラ型のＰＮＰトランジスタであるトランジスタＱ１〜Ｑ３がダーリントン接続された回路を含む。トランジスタＱ１〜Ｑ３各々のコレクタ端子は接地ラインＬ_GNDに接続されている。更に、トランジスタＱ１〜Ｑ３のうちのトランジスタＱ１のエミッタ端子が電源ラインＬ_VGに接続されていると共に、トランジスタＱ３のベース端子が接地ラインＬ_GNDに接続されている。

以下に、高電圧保護回路３０の動作について、ＰＮＰ型のトランジスタの閾値電圧、内部回路２０の通常電源電圧及び電源耐電圧の各々が、
閾値電圧：０．６ボルト
通常電源電圧：１．５ボルト
電源耐電圧：４．０ボルト
であるとして説明する。

図１に示すように３個のトランジスタＱ１〜Ｑ３がダーリントン接続された構成における閾値電圧の合計、つまり合計閾値電圧は（０．６ボルト×３）＝１．８ボルトである。よって、電圧レギュレータ１０で生成された内部電源電圧Ｖｄが閾値電圧（１．８ボルト）よりも低い通常電源電圧（１．５ボルト）を維持している間は、トランジスタＱ１〜Ｑ３はオフ状態となる。従って、この間、通常電源電圧（１．５ボルト）を有する内部電源電圧Ｖｄが、そのまま電源ラインＬ_VGを介して内部回路２０に供給される。

ここで、外来ノイズの影響により、電圧レギュレータ１０に含まれる出力トランジスタ（Ｐ５）のゲート電圧が低下すると、それに反比例して出力トランジスタ（Ｐ５）から出力される内部電源電圧Ｖｄの電圧値が増加して行く。この際、電圧レギュレータ１０で生成された内部電源電圧Ｖｄの電圧値が、上記した合計閾値電圧（１．８ボルト）よりも高くなると、トランジスタＱ１〜Ｑ３の各々がオン状態となる（保護動作）。これにより、トランジスタＱ１のエミッタ端子及びコレクタ端子を介して、電源ラインＬ_VG及び接地ラインＬ_GND間に電流が流れる。従って、この間、出力トランジスタのオン抵抗と、高電圧保護回路３０のトランジスタＱ１のオン抵抗とが整合する時点で、内部電源電圧Ｖｄの増加が停止する。

よって、上記した保護動作によれば、外来ノイズの影響により、電圧レギュレータ１０で生成された内部電源電圧Ｖｄが増加してしまっても、内部回路２０の電源耐電圧（４．０ボルト）に到る前にその電圧値の増加を停止させてクランプすることが可能となる。

尚、図１に示す高電圧保護回路３０では、バイポーラ型のＰＮＰトランジスタ（Ｑ１〜Ｑ３）を３段にダーリントン接続させた構成を採用しているが、その段数は３段に限定されるものではない。すなわち、高電圧保護回路３０としては、各ＰＮＰトランジスタの合計閾値電圧が、内部回路２０を動作させる通常電源電圧よりも高く、且つ内部回路２０の電源耐電圧よりも低い電圧値となるような段数でＰＮＰトランジスタをダーリントンさせた構成を採用すれば良いのである。

図３は、電圧レギュレータ１０に含まれている増幅部１２の他の内部構成の一例を示す回路図である。尚、図３に示される構成では、出力トランジスタ（Ｐ５）のゲート端子と電源ラインＬ_VGとの間にクランプ回路ＣＰを設けた点を除く他の構成は、図２に示すものと同一である。

図３において、クランプ回路ＣＰは、夫々がＰＮ接合型のダイオードＤ１〜Ｄ３が直列に接続されたものである。この際、ダイオードＤ１のアノード端子は出力トランジスタ（Ｐ５）のソース端子に接続されている。ダイオードＤ３のカソード端子は、トランジスタＰ５のゲート端子に接続されている。かかる構成により、クランプ回路ＣＰは、出力トランジスタ（Ｐ５）のゲート・ソース間電圧を電源電圧ＶＤＤよりも低く且つ出力トランジスタ（Ｐ５）の閾値電圧よりも高い電圧値にクランプする。

以下に、図３に示す構成を有する増幅部１２を含む電圧レギュレータ１０を採用した場合に為される高電圧保護回路３０の動作について、ＰＮＰトランジスタの閾値電圧、内部回路２０の通常電源電圧及び電源耐電圧が夫々、
閾値電圧：０．６ボルト
通常電源電圧：１．５ボルト
電源耐電圧：４．０ボルト
であるとして説明する。

尚、出力トランジスタのオン抵抗と、高電圧保護回路３０のトランジスタＱ１のオン抵抗とが整合する時点は、トランジスタＱ１のトランジスタサイズと、出力トランジスタのトランジスタサイズとのサイズ比によって決定する。

この際、出力トランジスタのトランジスタサイズは、電源電圧ＶＤＤに関する電源仕様で規定される最低電圧と、当該最低電圧で内部回路２０を動作させた際にこの内部回路２０に流すことが可能な電流量とによって決まる。例えば、増幅部１２の電源電圧ＶＤＤの最低電圧が１．８ボルトであり、電圧レギュレータ１０に関する仕様が１．５ボルトの内部電源電圧Ｖｄで１０ｍＡの駆動能力を要求している場合、出力トランジスタとしては、ドレイン・ソース間電圧が０．３ボルトで１０ｍＡの駆動を行うことが可能なサイズを有するものを採用する必要がある。

そこで、下記の電流式に基づいて出力トランジスタ（Ｐ５）のサイズを決定する。

Ｉ＝（１／２)・μ・Ｃox・(Ｗ／Ｌ)・(Ｖgs−Ｖt)²
Ｉ：駆動電流
μ：キャリア移動度
Ｃox：出力トランジスタ（Ｐ５）のゲート容量
Ｗ：出力トランジスタ（Ｐ５）のゲート幅
Ｌ：出力トランジスタ（Ｐ５）のゲート長
Ｖgs：出力トランジスタ（Ｐ５）のゲート・ソース間電圧
Ｖt：出力トランジスタ（Ｐ５）の閾値電圧

ところで、電源端子Ｔ１を介して供給された電源電圧ＶＤＤとして取り得る電圧範囲は電源仕様によって規定されている。よって、この電源仕様に基づく電圧範囲内の最大の電圧値を有する電源電圧ＶＤＤが、電源端子Ｔ１を介して供給されることが想定される。当該電源仕様で規定される最大電圧値が例えば５ボルトである場合に、外来ノイズの影響により出力トランジスタ（Ｐ５）のゲート電圧が０ボルトまで低下してしまうと、出力トランジスタ（Ｐ５）は、５ボルトを有する内部電源電圧Ｖｄを生成することになる。この際、図２に示す構成では、当該５ボルトの電圧値が、そのまま出力トランジスタ（Ｐ５）のゲート・ソース間電圧Ｖgsと等しくなる。

よって、上記電流式によれば、出力トランジスタ（Ｐ５）は、電源電圧ＶＤＤの仕様で規定される最大電圧値（＝Ｖgs）に対応した電流量を有する駆動電流を電源ラインＬ_VGに送出することになる。すると、高電圧保護回路３０は、このように電源ラインＬ_VGに送出された駆動電流をトランジスタＱ１を介して電源ラインＬ_VGから接地ラインＬ_GNDに向けて流し込むことにより、内部電源電圧Ｖｄの電圧値（５ボルト）を内部回路２０の電源耐電圧（４ボルト）未満に低下させる。

つまり、電圧レギュレータ１０として図２に示される構成を採用した場合には、高電圧保護回路３０のトランジスタＱ１のサイズを、電源電圧ＶＤＤの仕様で規定される最大電圧値に対応した電流を流すことが可能な大きさに設定する必要がある。

一方、当該電圧レギュレータ１０として図３に示す構成を採用した場合には、クランプ回路ＣＰにより、出力トランジスタ（Ｐ５）のゲート・ソース間電圧Ｖgsは、ダイオードＤ１〜Ｄ３各々の閾値電圧Ｖｆの３倍の電圧値、つまり電源電圧ＶＤＤ（５ボルト）よりも低い電圧にクランプされる。

よって、例えば閾値電圧Ｖｆが０．８ボルトである場合には、電源電圧ＶＤＤの電圧値が５ボルトであっても、出力トランジスタ（Ｐ５）のゲート・ソース間電圧Ｖgsは、２．４ボルトとなる。

すなわち、クランプ回路ＣＰにより、出力トランジスタ（Ｐ５）のゲート・ソース間電圧Ｖgsを電源電圧ＶＤＤの電圧値よりも小さくするのである。

よって、上記した電流式からも明らかなように、出力トランジスタ（Ｐ５）のゲート・ソース間電圧Ｖgsが電源電圧ＶＤＤの電圧値と等しくなる虞がある図２に示す構成を採用した場合に比べて、電源ラインＬ_VGに送出される駆動電流を低下させることが可能となる。

これにより、電圧レギュレータ１０として図３に示す構成を採用した場合には、図２に示す構成を採用した場合に比して、高電圧保護回路３０のトランジスタＱ１のトランジスタサイズを小さくすることが可能となり、高電圧保護回路３０の小規模化が図られるのである。

尚、上記実施例では、高電圧保護回路３０として、図１に示すように３段にダーリントン接続されたバイポーラ型のトランジスタＱ１〜Ｑ３を採用しているが、その縦続段数は３段に限定されない。すなわち、高電圧保護回路３０としては、トランジスタＱ１〜Ｑ３のうちのＱ２を省き、Ｑ１のベース端子をＱ３のエミッタ端子に接続したトランジスタ２段のダーリントン接続を採用しても良く、或いは、トランジスタＱ１及びＱ３間に２個以上のＰＮＰトランジスタをダーリントン接続した構成を採用しても良い。つまり、高電圧保護回路３０においてＰＮＰ型のトランジスタをダーリントン接続する段数は、ダーリントン接続するトランジスタ群の合計閾値電圧が、内部回路２０の通常電源電圧以上であり且つ内部回路２０の電源耐電圧よりも低くなる段数に設定すれば良いのである。

また、図３に示すクランプ回路ＣＰでは直列３段に接続されたダイオードＤ１〜Ｄ３を採用しているが、その直列段数は３段に限定されない。

要するに、クランプ回路ＣＰとしては、少なくとも、出力トランジスタ（Ｐ５）のソース端子にアノード端子が接続された第１のダイオード（Ｄ１）と、出力トランジスタのゲート端子にカソード端子が接続された第２のダイオード（Ｄ３）とを含む複数のダイオードが直列に接続された直列ダイオード群を有するものであれば良いのである。

また、図３に示すクランプ回路ＣＰにおけるダイオードＤ１〜Ｄ３の各々に代えて、自身のゲート端子とドレイン端子（又はソース端子）同士が互いに接続された、いわゆるダイオード接続されたＭＯＳ型トランジスタを採用しても良い。

１０電圧レギュレータ
２０内部回路
３０高電圧保護回路
Ｄ１〜Ｄ３ダイオード
Ｑ１〜Ｑ３トランジスタ

Claims

電源電圧に基づいて前記電源電圧の電圧値よりも低い電圧値を有する内部電源電圧を生成し前記内部電源電圧を電源ラインに印加する電圧レギュレータと、
前記電源ライン及び接地ラインを介して前記内部電源電圧の供給を受ける内部回路と、
ダーリントン接続された夫々ＰＮＰ型の第１〜第Ｎ（Ｎは２以上の整数）のトランジスタを含み、前記第１〜第Ｎのトランジスタ各々のコレクタ端子が前記接地ラインに接続されており、前記第１〜第Ｎのトランジスタのうちの第１のトランジスタのエミッタ端子が前記電源ラインに接続されていると共に、前記第１〜第Ｎのトランジスタのうちの第Ｎのトランジスタのベース端子が前記接地ラインに接続されている保護回路と、を有することを特徴とする半導体装置。
前記電圧レギュレータは、前記電源ラインの電圧を分圧した分圧電圧と基準電圧との差分値に対応した電圧を、前記内部電源電圧として前記電源ラインに印加するｐチャネルＭＯＳ型の出力トランジスタを含み、
前記出力トランジスタのソース端子には前記電源電圧が印加されており、
前記出力トランジスタのゲート端子及び前記ソース端子間には前記出力トランジスタのゲート・ソース間電圧を前記電源電圧よりも低い所定の電圧値にクランプするクランプ回路が設けられていることを特徴とする請求項１記載の半導体装置。
前記所定の電圧値は前記出力トランジスタの閾値電圧よりも高いことを特徴とする請求項２記載の半導体装置。
前記クランプ回路は、前記出力トランジスタの前記ソース端子にアノード端子が接続された第１のダイオードと、前記出力トランジスタの前記ゲート端子にカソード端子が接続された第２のダイオードとを含む複数のダイオードが直列に接続された直列ダイオード群を有することを特徴とする請求項２又は３記載の半導体装置。
電源電圧の電圧値よりも低い電圧値を有する内部電源電圧をｐチャネルＭＯＳ型の出力トランジスタを介して電源ラインに印加する電圧レギュレータと、
前記電源ライン及び接地ラインを介して前記内部電源電圧の供給を受ける内部回路と、
前記電源ライン及び前記接地ラインに接続されており、前記電源ラインの電圧の増加に応じて前記電源ラインの電圧増加を抑制する保護回路と、を有し、
前記出力トランジスタのソース端子には前記電源電圧が印加されており、
前記出力トランジスタのゲート端子及び前記ソース端子間には前記出力トランジスタのゲート・ソース間電圧を前記電源電圧よりも低い所定の電圧値にクランプするクランプ回路が設けられていることを特徴とする半導体装置。
前記保護回路は、ダーリントン接続された夫々ＰＮＰ型の第１〜第Ｎ（Ｎは２以上の整数）のトランジスタを含み、
前記第１〜第Ｎのトランジスタ各々のコレクタ端子が前記接地ラインに接続されており、前記第１〜第Ｎのトランジスタのうちの第１のトランジスタのエミッタ端子が前記電源ラインに接続されていると共に、前記第１〜第Ｎのトランジスタのうちの第Ｎのトランジスタのベース端子が前記接地ラインに接続されていることを特徴とする請求項５に記載の半導体装置。
前記所定の電圧値は前記出力トランジスタの閾値電圧よりも高いことを特徴とする請求項５又は６に記載の半導体装置。
前記クランプ回路は、前記出力トランジスタの前記ソース端子にアノード端子が接続された第１のダイオードと、前記出力トランジスタの前記ゲート端子にカソード端子が接続された第２のダイオードとを含む複数のダイオードが直列に接続された直列ダイオード群を有することを特徴とする請求項５〜７のいずれか１に記載の半導体装置。