JP2010067894A - Cmosの集積回路 - Google Patents
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Abstract
【解決手段】静電破壊防止放電回路300は、NMOSFET Qe(310)を有し、出力用PDMOSトランジスタ Qo(110)のゲートに繋がるゲート端子ノードVgp(222)と放電用NMOSFET Qe(310)のゲートをコンデンサCe(320)で結合させ、さらに放電用NMOSFET Qe(310)のドレインを出力用PDMOSトランジスタ Qo(110)のゲートに繋がるゲート端子ノードVgp(222)に接続する。また放電用NMOSFET Qe(310)が定常時は動作しないように放電用NMOSFET Qe(310)のゲート・グランド間にプルダウン抵抗Re(330)を有する。
【選択図】図1
Description
(1) サージ電圧はそのまま出力用PDMOSトランジスタ Qo(410)のソース電位となる一方、出力用PDMOSトランジスタ Qo(410)のゲート電位は、サージ電圧が出力用PDMOSトランジスタ Qo(410)のゲート・ソース間容量Cgs(404) ,ゲート・ドレイン間容量Cgd(402)および容量Cg(406)で分圧された電圧となることにより、出力用PDMOSトランジスタ Qo(410)がオンする。つまり、電源(VCC)1のラインにおける電圧が急上昇することにより出力用PDMOSトランジスタ Qo(410)のソース電位は直ちに上昇するが、出力用PDMOSトランジスタ Qo(410)のゲート電位はコンデンサCgs(404),Cgd(402),Cg(406)の分圧となるため、電源(VCC)1のラインにおける電圧と同等な電位変化を起こすものの、ソース電位ほど上がらない。これにより、出力用PDMOSトランジスタ Qo(410)のソース・ゲート間電圧が増大して出力用PDMOSトランジスタ Qo(410)がオンし、負荷418に対して電流を流す。なお、容量Cgs(404)は、出力用PDMOSトランジスタ Qo(410)のゲート容量を含んでいるものとする。また容量Cg(406)は、NMOSFET Qn(524)を取り巻く浮遊容量を表すものである。
図1は、本発明の実施形態に係るCMOSの集積回路の構成を示す図である。図1に示す本発明の実施形態に係るCMOSの集積回路100は、具体的にはCMOSプロセスで構成されるシリーズレギュレータ回路を構成しており、出力用PチャネルDMOS (P-channel Double diffused Metal Oxide Semiconductor:PDMOSと略称する)トランジスタ Qo(110)を介して出力電流を負荷118に供給するものであるが、電源(VCC)1または負荷118の変動に対して出力電圧(VREG)4が一定となるように制御する制御系を備えている。
2 基準電圧(VREF)
3 グランド(GND)
4 出力電圧(VREG)
100 CMOSの集積回路
110 出力用PDMOSトランジスタ(Qo)
118 負荷
119 分圧抵抗(R1)
120 分圧抵抗(R2)
200 オペアンプ部
210 差動入力段
211 定電流源
220 出力段
221 抵抗(Rg)
222 ゲート端子ノード(Vgp)
224 NチャネルMOSFET(Qn)
231 フィードバック抵抗(Rfb)
232 フィードバックコンデンサ(Cfb)
300 静電破壊防止放電回路
310 放電用NチャネルMOSFET(Qe)
320 コンデンサ(Ce)
330 プルダウン抵抗(Re)
Claims (5)
- CMOSの集積回路において、電源ラインまたはこれと同等な電位変化を起こすノードの電位変化をトリガとして動作する放電スイッチを備え、前記電源ラインにサージが印加された場合、前記放電スイッチを動作させて回路内部の素子を前記サージによる電圧から保護するようにしたことを特徴とするCMOSの集積回路。
- 前記放電スイッチは、NチャネルMOSFETで構成され、該MOSFETのゲート端子は前記電源ラインまたはこれと同等な電位変化を起こすノードとコンデンサにより結合され、また前記MOSFETのドレイン端子は前記電源ラインと同等な電位変化を起こすノードに接続されていることを特徴とする請求項1に記載のCMOSの集積回路。
- 前記放電スイッチを構成する前記NチャネルMOSFETのゲート端子とグランドとの間にプルダウン抵抗を備えていることを特徴とする請求項2に記載のCMOSの集積回路。
- 前記CMOSの集積回路はオペアンプおよび該オペアンプの出力端子がゲートに接続される出力トランジスタを有し、
前記オペアンプは差動段,出力段および帰還抵抗と帰還容量の直列回路からなる帰還回路を有し、
前記帰還回路は、前記オペアンプの出力端子となる前記出力段の出力端子および前記差動段の出力端子の間に接続され、
前記放電スイッチを構成する前記NチャネルMOSFETのドレイン端子は、前記オペアンプの出力端子に接続されていることを特徴とする請求項1ないし3のいずれか1項に記載のCMOSの集積回路。 - 前記請求項1ないし4のいずれか1項に記載のCMOSの集積回路を含んで成るシリーズレギュレータ回路。
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