JP2016167516A - 静電気保護回路 - Google Patents
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Abstract
【課題】一つの実施形態は、ESDサージの放電中に内部回路に高電圧が印加される事態を回避できる静電気保護回路を提供することを目的とする。【解決手段】一つの実施形態によれば、静電気保護回路は第1の電源ラインと、第2の電源ラインを有する。前記第1の電源ラインと前記第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路を有する。前記第1の電源ラインと前記第2の電源ラインの間に主電流路が接続され、前記トリガ信号によりオン/オフが制御されるシャント素子を有する。前記第1の電源ラインと前記第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電圧が予め設定した電圧を超えた時に前記シャント素子の抵抗値を減少させる制御信号を前記シャント素子に供給する制御回路を有する。【選択図】図1
Description
本実施形態は、静電気保護回路に関する。
従来、ESD (Electrostatic Discharge)に対する保護回路の提案が、種々行われている。ESDは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してESDが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
静電気保護回路の代表例に、RCT(RC Triggered)MOS回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のシャントトランジスタを駆動する構成となっている。放電用のシャントトランジスタがオンすることによってESDサージの放電電流が電源ラインを流れ、電源ラインの抵抗によって生じる電圧により内部回路に高電圧が印加される可能性がある。ESDサージの放電により内部回路に高電圧が印加されることによって、内部回路が破壊される事態を回避することが望まれる。
一つの実施形態は、内部回路の破壊を抑制する静電気保護回路を提供することを目的とする。
一つの実施形態によれば、静電気保護回路は第1の電源ラインと、第2の電源ラインを有する。前記第1の電源ラインと前記第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路を有する。前記第1の電源ラインと前記第2の電源ラインの間に主電流路が接続され、前記トリガ信号によりオン/オフが制御されるシャント素子を有する。前記第1の電源ラインと前記第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電圧が予め設定した電圧を超えた時に前記シャント素子に流れる電流を増加させる制御信号を前記シャント素子に供給する制御回路を有する。
以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1の実施形態)
図1は、第1の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、例えば半導体チップ10に設けられる。本実施形態の静電気保護回路は、第1の電源端子20に接続される第1の電源ライン24を有する。第1の電源端子20には、定常状態において、例えば高電位側の電源電圧VCCが印加される。第2の電源端子22に接続される第2の電源ライン26を有する。第2の電源端子22には、定常状態において、例えば低電位側の接地電位VSSが印加される。
図1は、第1の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、例えば半導体チップ10に設けられる。本実施形態の静電気保護回路は、第1の電源端子20に接続される第1の電源ライン24を有する。第1の電源端子20には、定常状態において、例えば高電位側の電源電圧VCCが印加される。第2の電源端子22に接続される第2の電源ライン26を有する。第2の電源端子22には、定常状態において、例えば低電位側の接地電位VSSが印加される。
本実施形態の静電気保護回路は、コンタクト部100において第1の電源ライン24に接続され、コンタクト部101において第2の電源ライン26に接続されるトリガ回路30を有する。トリガ回路30は、例えば、半導体チップ10に形成された絶縁膜(図示せず)に設けられたビア(VIA)(図示せず)を介して、コンタクト部100とコンタクト部101において、第1の電源ライン24と第2の電源ライン26に接続される。第1の電源ライン24、第2の電源ライン26、及び、信号入出力ライン23と各回路、あるいは、回路素子とは同様な構成で接続される。トリガ回路30は、第1の電源ライン24と第2の電源ライン26の間に生じる電圧に応答してトリガ信号を出力する。
本実施形態の静電気保護回路は、第1の電源ライン24と第2の電源ライン26の間に接続されるシャント回路32を有する。シャント回路32には、トリガ回路30からのトリガ信号が供給される。シャント回路32は、例えば、主電流路であるソース・ドレイン路が第1の電源ライン24と第2の電源ライン26の間に接続されるMOSトランジスタで構成されるシャント素子(図示せず)を有する。
本実施形態の静電気保護回路は、第1の電源ライン24と第2の電源ライン26との間に接続される過電圧検出回路34を有する。過電圧検出回路34は、第1の電源ライン24にコンタクト部120で接続され、第2の電源ライン26にコンタクト部121で接続される。過電圧検出回路34は、第1の電源ライン24のコンタクト部120と第2の電源ライン26のコンタクト部121との間の電圧が予め定めた閾値電圧を超えると制御信号をシャント回路32に供給する。過電圧検出回路34が供給する制御信号は、シャント回路32を構成するシャント素子(図示せず)に流れる電流を増やし、シャント素子の導電度を上げて抵抗値を下げる様に作用する。
内部回路36が、第1の電源ライン24にコンタクト部130で接続され、第2の電源ライン26にコンタクト部131で接続される。
内部回路36には、入出力端子21に接続される信号入出力ライン23と信号線151を介して入力信号が供給され、また、入出力端子21を介して内部回路36からの出力信号が出力される。
ESD保護ダイオード40のカソードが第1の電源ライン24にコンタクト部140で接続され、アノードが信号入出力ライン23にコンタクト部150で接続される。同様に、ESD保護ダイオード41のカソードが信号入出力ライン23にコンタクト部150で接続され、アノードが第2の電源ライン26にコンタクト部141で接続される。
第1の電源ライン24に、第2の電源ライン26に対して正のESDサージが印加されるとトリガ回路30が応答してトリガ信号をシャント回路32に供給する。シャント回路32は、トリガ回路30からのトリガ信号に応答してオン状態となる。これにより、第1の電源ライン24と第2の電源ライン26との間にESDサージの放電路が形成される。第1の電源ライン24に、第2の電源ライン26に対して負のESDサージが印加された場合には、ESD保護ダイオード(40、41)によるESDサージの放電路が形成される。
入出力端子21に、第2の電源ライン26に対して正のESDサージが印加されると第1の電源ライン24と第2の電源ライン26の間に接続されたトリガ回路30が応答し、トリガ信号をシャント回路32に供給する。トリガ信号に応答してシャント回路32がオンとなり、第1の電源ライン24と第2の電源ライン26との間にESDサージの放電路が形成される。
シャント回路32がオンすることにより第1の電源ライン24と第2の電源ライン26にESDサージの放電電流が流れ、この放電電流によりそれぞれの電源ライン(24、26)の抵抗(27、28)(以降、配線抵抗という)に電圧降下が生じる。過電圧検出回路34をシャント回路32が各電源ライン(24、26)に接続されるコンタクト部(110、111)よりも入出力端子21に近いコンタクト部(120、121)で各電源ライン(24、26)に接続することにより、電源ライン(24、26)を流れる放電電流によって配線抵抗(27、28)に生じる電圧降下による電圧上昇分を過電圧検出回路34の検出電圧に反映させて検出することが出来る。配線抵抗は、第1の電源ライン24と第2の電源ライン26の全体に亘って一様に存在するが、説明の便宜上、コンタクト部110とコンタクト部120の間の配線抵抗27、及び、コンタクト部111とコンタクト部121の間の配線抵抗28のみを表示している。
例えば、入出力端子21からシャント回路32を介して放電されるESDサージの放電電流によって配線抵抗27に生じる電圧降下は、シャント回路32が接続されるコンタクト部110における電圧に対して内部回路36が接続されるコンタクト部(130、131)における電圧を上昇させる。同様に、過電圧検出回路34側の電圧も上昇する為、シャント回路32がESDサージを放電することによって内部回路36に印加される電圧の上昇は過電圧検出回路34によって検出することが出来る。シャント回路32がESDサージを放電することによって生じる内部回路36への過電圧の印加を過電圧検出回路34によって検出し、シャント回路32を制御して第1の電源ライン24と第2の電源ライン26間の電圧を低下させる制御を行うことにより内部回路36に過電圧が印加される状態を回避することが出来る。過電圧検出回路34が閾値を超える電圧を検出した時にシャント回路32のシャント素子(図示せず)の導電度を高めて電流を増やし、シャント素子の抵抗値を下げて電源ライン(24、26)の間の電圧を下げる制御を行うことにより、内部回路36に印加される電圧を下げることが出来る。これにより、内部回路36を過電圧による破壊から保護することが可能となる。
本実施形態によれば、第1の電源ライン24と第2の電源ライン26の間に接続され、第1の電源ライン24と第2の電源ライン26の間の電圧が予め定めた閾値電圧を超えた時に制御信号を出力してシャント回路32を構成するシャント素子に流れる電流を増やして導電度を上げることによりシャント素子の抵抗値を下げ、電源ライン(24、26)の間の電圧を下げる制御を行うことにより、内部回路36に印加される電圧を下げることが出来る。かかる制御により内部回路36に印加される電圧を下げることが出来る為、ESDサージの放電中に内部回路36に対して過電圧が印加される事態を回避することが出来る。
(第2の実施形態)
図2は第2の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、第1の電源ライン24と第2の電源ライン26との間に接続されるトリガ回路30は、コンデンサ300と抵抗301のCR直列回路を有する。コンデンサ300と抵抗301の共通接続端302から、トリガ信号が出力される。
図2は第2の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、第1の電源ライン24と第2の電源ライン26との間に接続されるトリガ回路30は、コンデンサ300と抵抗301のCR直列回路を有する。コンデンサ300と抵抗301の共通接続端302から、トリガ信号が出力される。
トリガ回路30のトリガ信号はバッファ回路60を介してシャント回路32を構成するNMOSトランジスタ320のゲートに接続される。バッファ回路60は、2段のインバータ(61、62)の直列接続を有する。各インバータ(61、62)は、例えば、CMOSインバータで構成される。トリガ回路30のトリガ信号をバッファ回路60で波形整形、並びに、増幅して駆動能力を高めてNMOSトランジスタ320のゲートに供給する構成とすることにより、NMOSトランジスタ320の電流容量を大きくすることができる。これにより、ESDサージに対する放電能力を高めることができる。
シャント回路32を構成するNMOSトランジスタ320のソースは第2の電源ライン26にコンタクト部111で接続され、ドレインは第1の電源ライン24にコンタクト部110で接続される。NMOSトランジスタ320のゲートには、抵抗50の一端が接続され、抵抗50の他端は第2の電源ライン26にコンタクト部51で接続される。抵抗50は、NMOSトランジスタ320のゲートのバイアス点を設定する為に用いられる。
本実施形態の過電圧検出回路34は、第1の電源ライン24にコンタクト部120で接続され、第2の電源ライン26にコンタクト部121で接続される。過電圧検出回路34は、抵抗340とダイオード341の直列回路を有する。ダイオード341のカソードが抵抗340の一端に接続され、アノードが第2の電源ライン26に接続されている。すなわち、ダイオード341は、定常状態において第1の電源端子20に供給される電源電圧VCCと第2の電源端子22に印加される接地電位VSSによって逆バイアスされる。
過電圧検出回路34は、PMOSトランジスタ343を有する。PMOSトランジスタ343のゲートは、抵抗340とダイオード341の共通接続端342に接続される。PMOSトランジスタ343のソースは、第1の電源ライン24にコンタクト部120で接続され、ドレインはNMOSトランジスタ320のゲートに接続される。
第1の電源ライン24に、第2の電源ライン26に対して正のESDサージが印加されるとトリガ回路30が応答してトリガ信号を出力する。トリガ信号は、バッファ回路60を介してNMOSトランジスタ320のゲートに供給され、NMOSトランジスタ320がオンする。これにより、第1の電源ライン24と第2の電源ライン26の間にESDサージの放電路が形成される。第1の電源ライン24に、第2の電源ライン26に対して負のESDサージが印加されると、ESD保護ダイオード(40、41)を介するESDサージの放電路が形成される。
入出力端子21に、第2の電源ライン26に対して正のESDサージが印加されると、トリガ回路30が応答して、シャント回路32のNMOSトランジスタ320がオンとなり、第1の電源ライン24と第2の電源ライン26間にESDサージの放電路が形成される。コンタクト部120とコンタクト部121間の電圧が過電圧検出回路34のダイオード341の降伏電圧を超えるとダイオード341がオンする。例えば、ESDサージの放電電流により第1の電源ライン24の配線抵抗27によって生じる電圧降下が上昇して第1の電源ライン24と第2の電源ライン26の間の電圧が過電圧検出回路34のダイオード341の降伏電圧を超えるとダイオード341がオンとなる。
ダイオード341がオンすることにより抵抗340に生じる電圧降下がPMOSトランジスタ343の閾値電圧を超えるとPMOSトランジスタ343がオンする。PMOSトランジスタ343がオンすると、NMOSトランジスタ320のゲートの電位を上昇させる。これにより、NMOSトランジスタ320のドレイン電流が増加し、NMOSトランジスタ320のソース・ドレイン間の抵抗は低下し、第1の電源ライン24と第2の電源ライン26の間の電圧が低下する。すなわち、過電圧検出回路34が応答することにより第1の電源ライン24と第2の電源ライン26との間の電圧が下がり、内部回路36に対して過電圧が印加される事態を回避することが出来る。
過電圧検出回路34が応答する閾値電圧は、内部回路36の耐圧よりも低い電圧に設定する。内部回路36を過電圧の印加による破壊から保護する為である。例えば、絶対最大定格電圧よりも低い電圧に設定することが出来る。
本実施形態においては、抵抗340に直列に接続されるダイオード341の降伏電圧によって過電圧検出回路34が応答する閾値を設定することが出来る。尚、NMOSトランジスタ320のゲートと第2の電源ライン26との間に接続された抵抗50は、PMOSトランジスタ343がオンした時に、NMOSトランジスタ320のゲートの電位を設定する。すなわち、PMOSトランジスタ343がオンした時に、第1の電源ライン24と第2の電源ライン26の間の電圧がPMOSトランジスタ343のオン抵抗と抵抗50によって分圧されてNMOSトランジスタ320のゲートに印加される。従って、抵抗50の値を適宜設定することによって、PMOSトランジスタ343がオンした時のNMOSトランジスタ320のバイアス点を調整することが出来る。これにより、NMOSトランジスタ320に過大な電流が流れないバイアスとすることが出来る。尚、ダイオード341はツェナーダイオードで構成することが出来る。
(第3の実施形態)
図3は第3の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、過電圧検出回路34は、第1の電源ライン24と第2の電源ライン26との間に直列に接続される抵抗340と3段のダイオード(350、351、352)の直列回路を有する。3段のダイオード(350、351、352)は、定常状態において、第1の電源端子20に電源電圧VCCが印加され、第2の電源端子22に接地電位VSSが印加された状態では順バイアスされる様に接続されている。
図3は第3の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、過電圧検出回路34は、第1の電源ライン24と第2の電源ライン26との間に直列に接続される抵抗340と3段のダイオード(350、351、352)の直列回路を有する。3段のダイオード(350、351、352)は、定常状態において、第1の電源端子20に電源電圧VCCが印加され、第2の電源端子22に接地電位VSSが印加された状態では順バイアスされる様に接続されている。
本実施形態においては、例えば、過電圧検出回路34を構成する3段のダイオード(350、351、352)が、過電圧検出回路34が動作する閾値電圧を決める。すなわち、第1の電源ライン24と第2の電源ライン26間の電圧が、3段のダイオード(350、351、352)の降伏電圧を超えて上昇すると3段のダイオード(350、351、352)がオンする。3段のダイオード(350、351、352)がオンすることにより抵抗340に生じる電圧降下がPMOSトランジスタ343の閾値電圧を超えるとPMOSトランジスタ343がオンして、NMOSトランジスタ320のゲート電位を上昇させる。NMOSトランジスタ320のゲート電位を高めることによりNMOSトランジスタ320の導電度を高め、ドレイン電流を増加させる制御を行う。これにより、NMOSトランジスタ320のソース・ドレイン間の抵抗が低下して第1の電源ライン24と第2の電源ライン26間の電圧が下がり、内部回路36に印加される電圧を下げる制御が行われる。かかる制御により、内部回路36に対して過電圧が印加される事態を回避することが出来る。
既述の実施形態においては、シャント素子としてNMOSトランジスタ320を用いたがPMOSトランジスタを用いることも出来る。この場合には、適宜バイアスの極性を変更する。また、シャント素子として、MOSトランジスタを用いた実施形態を説明したが、バイポーラトランジスタを用いた構成とすることも出来る。バイポーラトランジスタを用いた場合には、主電流路がエミッタ・コレクタ路となり、制御電極がベース電極となる。この場合、バイアスの関係から、NMOSトランジスタに変えてNPNトランジスタを用いる構成とすることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 半導体チップ、20 第1の電源端子、21 入出力端子、22 第2の電源端子、24 第1の電源ライン、26 第2の電源ライン、30 トリガ回路、32 シャント回路、34 過電圧検出回路、36 内部回路、40及び41 ESD保護ダイオード、60 バッファ回路。
Claims (5)
- 第1の電源ラインと第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路と、
前記第1の電源ラインと前記第2の電源ラインの間に主電流路が接続され、前記トリガ信号により制御されるシャント素子と、
前記第1の電源ラインと前記第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電圧が所定の電圧を超えた時に前記シャント素子に流れる電流を増加させる制御信号を前記シャント素子に供給する制御回路と、
を備える静電気保護回路。 - 前記制御回路は、前記シャント素子に電流が流れている際に、前記所定の電圧を超えた時に更に前記シャント素子の電流を増加させることを特徴とする請求項1に記載の静電気保護回路。
- 前記第1の電源ライン及び前記第2の電源ラインに接続された内部回路を更に備え、
前記制御回路は、前記シャント素子が前記第1の電源ラインと前記第2の電源ラインに接続される位置よりも前記内部回路に近い位置で前記第1の電源ラインと前記第2の電源ラインに接続されることを特徴とする請求項1または2に記載の静電気保護回路。 - 第1の電源ラインと第2の電源ライン間に接続され、前記第1の電源ラインと前記第2の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路と、
前記第1の電源ラインと前記第2の電源ラインの間に主電流路が接続され、前記トリガ信号がゲートに供給される第1のMOSトランジスタと、
前記第1の電源ラインと前記第2の電源ライン間に接続された制御回路と、を備え、
前記制御回路は、
前記第1の電源ラインと前記第2の電源ライン間に直列接続された抵抗及びダイオードと、
ゲートが前記抵抗及び前記ダイオードの接続点に接続され、ソース・ドレイン路が前記接続点と異なる前記抵抗又は前記ダイオードの一端と前記第1のMOSトランジスタのゲート間に接続された第2のMOSトランジスタと、を有することを特徴とする静電気保護回路。 - 前記第1の電源ライン及び前記第2の電源ラインに接続された内部回路を更に備え、
前記制御回路は、前記第1のMOSトランジスタが前記第1の電源ラインと前記第2の電源ラインに接続される位置よりも前記内部回路に近い位置で前記第1の電源ラインと前記第2の電源ラインに接続されることを特徴とする請求項4に記載の静電気保護回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021044488A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社東芝 | 保護回路 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016162884A (ja) * | 2015-03-02 | 2016-09-05 | 株式会社東芝 | 静電気保護回路 |
JP2016167516A (ja) * | 2015-03-09 | 2016-09-15 | 株式会社東芝 | 静電気保護回路 |
KR102435672B1 (ko) * | 2017-12-05 | 2022-08-24 | 삼성전자주식회사 | 정전기 방전 보호 회로 및 이를 포함하는 집적 회로 |
US10418356B2 (en) * | 2017-12-21 | 2019-09-17 | Nanya Technology Corporation | Diode structure and electrostatic discharge protection device including the same |
CN108258673B (zh) * | 2018-02-11 | 2019-09-03 | 上海天马微电子有限公司 | 静电保护电路、显示面板及显示装置 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5311391A (en) | 1993-05-04 | 1994-05-10 | Hewlett-Packard Company | Electrostatic discharge protection circuit with dynamic triggering |
JP2000332207A (ja) | 1999-05-25 | 2000-11-30 | Hitachi Ltd | 過電圧保護回路 |
US6927957B1 (en) * | 2002-07-18 | 2005-08-09 | Newport Fab, Llc | Electrostatic discharge clamp |
US7245468B2 (en) * | 2005-02-04 | 2007-07-17 | Agere Systems Inc. | Electro-static discharge (ESD) power clamp with power up detection |
US20080239599A1 (en) * | 2007-04-01 | 2008-10-02 | Yehuda Yizraeli | Clamping Voltage Events Such As ESD |
US8009396B2 (en) * | 2008-02-13 | 2011-08-30 | Atmel Rousset S.A.S. | Method and apparatus for ESD protection |
US8379354B2 (en) * | 2008-11-12 | 2013-02-19 | United Microelectronics Corp. | ESD protection circuitry with multi-finger SCRS |
US8248741B2 (en) * | 2009-09-16 | 2012-08-21 | Integrated Device Technology, Inc. | Apparatuses and methods for a SCR-based clamped electrostatic discharge protection device |
JP5455565B2 (ja) | 2009-11-09 | 2014-03-26 | 株式会社日立製作所 | 半導体集積回路 |
US8335064B2 (en) * | 2010-06-30 | 2012-12-18 | Infineon Technologies Ag | ESD clamp adjustment |
US8217421B2 (en) * | 2010-07-21 | 2012-07-10 | Amazing Microelectronic Corp. | ESD protection device with vertical transistor structure |
US8817433B2 (en) * | 2011-07-28 | 2014-08-26 | Arm Limited | Electrostatic discharge protection device having an intermediate voltage supply for limiting voltage stress on components |
US9184586B2 (en) * | 2012-06-26 | 2015-11-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | SiGe based gate driven PMOS trigger circuit |
JP2014026996A (ja) | 2012-07-24 | 2014-02-06 | Toshiba Corp | Esd保護回路 |
US20150214732A1 (en) * | 2013-05-13 | 2015-07-30 | Kabushiki Kaisha Toshiba | Semiconductor circuit |
TWI573248B (zh) * | 2013-05-28 | 2017-03-01 | 普誠科技股份有限公司 | 可承受過度電性應力及避免栓鎖的靜電放電防護電路 |
JP2014241537A (ja) * | 2013-06-12 | 2014-12-25 | 株式会社東芝 | 静電気保護回路 |
US9225163B2 (en) * | 2013-11-01 | 2015-12-29 | Infineon Technologies Ag | Combined ESD active clamp for cascaded voltage pins |
JP2016021536A (ja) * | 2014-07-15 | 2016-02-04 | 株式会社東芝 | 静電気保護回路 |
JP2016162884A (ja) * | 2015-03-02 | 2016-09-05 | 株式会社東芝 | 静電気保護回路 |
JP2016167516A (ja) * | 2015-03-09 | 2016-09-15 | 株式会社東芝 | 静電気保護回路 |
-
2015
- 2015-03-09 JP JP2015046362A patent/JP2016167516A/ja active Pending
-
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-
2018
- 2018-08-07 US US16/057,010 patent/US20180342865A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021044488A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社東芝 | 保護回路 |
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