JP2016021536A - 静電気保護回路 - Google Patents

Abstract

【課題】誤動作を抑え、ＥＳＤサージを十分に放電することが可能な静電気保護回路を提供することを目的とする。
【解決手段】一つの実施形態によれば、第１の時定数を有し、第１の電源ラインと第２の電源ラインの間に印加される電圧に応答して第１のトリガ信号を出力する第１のトリガ回路と、前記第１の時定数より大きい第２の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第２のトリガ信号を出力する第２のトリガ回路を有する。前記第１のトリガ信号に応答して保持状態となる保持回路を有する。前記第２のトリガ信号に応答して前記保持回路の保持状態をリセットするリセット回路を有する。前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記保持回路からの信号によりオン／オフが制御されるシャント回路を具備する静電気保護回路が提供される。
【選択図】図１

Description

本実施形態は、静電気保護回路に関する。

従来、ＥＳＤ (Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。

静電気保護回路の代表例に、ＲＣＴ（ＲＣ Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のＭＯＳトランジスタを駆動する構成となっている。放電用のＭＯＳトランジスタのオン時間は、トリガ回路の時定数により定まる為、ＥＳＤサージを十分放電できる時定数とする必要がある。しかしながら、時定数が大きくなると、電源立上げ時の電圧変動や、内部回路の動作に伴う電源電圧の揺動にトリガ回路が応答し、ＥＳＤサージではないにも拘わらず放電用のＭＯＳトランジスタが誤動作する可能性が有る。電源立上げ時に放電用のＭＯＳトランジスタが誤動作すると、電源電圧が十分に立上らないといった不都合が生じ、内部回路の動作不良を引き起こす場合が有る。また、電源電圧の揺動にトリガ回路が応答することにより、放電用のＭＯＳトランジスタが長時間に亘ってオンした場合には、放電用のＭＯＳトランジスタ自体が破壊に至ると言った事態が生じる恐れがある。

特表２０１２−５１３１２１号公報 特許第５２７３６０４号公報 特開２００９−２１３３２号公報 特表２００８−５３８２５９号公報

一つの実施形態は、誤動作を抑え、ＥＳＤサージを十分に放電することが可能な静電気保護回路を提供することを目的とする。

一つの実施形態によれば、第１の電源ラインと、第２の電源ラインを有する。第１の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第１のトリガ信号を出力する第１のトリガ回路と、前記第１の時定数より大きい第２の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第２のトリガ信号を出力する第２のトリガ回路を有する。前記第１のトリガ信号に応答して保持状態となる保持回路を有する。前記第２のトリガ信号に応答して前記保持回路の保持状態をリセットするリセット回路を有する。前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記保持回路からの信号によりオン／オフが制御されるシャント回路を具備することを特徴とする静電気保護回路が提供される。

図１は、第１の実施形態の静電気保護回路を示す図である。 図２は、第２の実施形態の静電気保護回路を示す図である。 図３は、第２の実施形態の静電気保護回路の動作を説明する為の図である。 図４は、第３の実施形態の静電気保護回路を示す図である。

以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、第１の電源端子１と第２の電源端子２を備える。第１の電源端子１には第１の電源ライン３が接続される。第２の電源端子２には、第２の電源ライン４が接続される。第１の電源ライン３と第２の電源ライン４の間には内部回路(図示せず)が接続されるが、省略している。

第１の電源ライン３と第２の電源ライン４の間には、第１の時定数τ１を有する第１のトリガ回路５が接続される。第１のトリガ回路５は、第１の電源ライン３と第２の電源ライン４の間に印加される電源電圧に応答して第１のトリガ信号を出力する。時定数τ１は、例えば、ＥＳＤ試験規格の人体モデル（ＨＢＭ）においてサージの立上り時間として規定される２ｎＳ（ナノ秒）から１０ｎＳの間の値に設定される。静電気保護回路をＥＳＤサージに応答させる為である。

第１のトリガ回路５は、保持回路６に接続される。保持回路６は、第１のトリガ信号の信号レベルを保持する。保持回路６の保持状態は、後述するリセット回路８からのリセット信号により所定時間後にリセットされる。

第１の電源ライン３と第２の電源ライン４の間に、第２の時定数τ２を有する第２のトリガ回路７が接続される。第２のトリガ回路７は、第１の電源ライン３と第２の電源ライン４の間に印加される電源電圧に応答して第２のトリガ信号を出力する。第２の時定数τ２は、第１の時定数τ１よりも大きい値に設定される。第２の時定数τ２は、例えば、ＥＳＤ試験規格を考慮した値に設定される。ＥＳＤ人体帯電モデル（ＨＢＭ：Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）では、１００ｐＦ（ピコファラッド）に充電した電荷を、１．５ｋΩ（キロオーム）の抵抗を介して放電させる試験を行う。この為、第２の時定数τ２は、このＥＳＤ試験規格である１００ｐＦのコンデンサと１．５ｋΩの抵抗による時定数１５０ｎＳを考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳ（マイクロ秒）に設定される。ＥＳＤサージを十分に放電する為である。第２のトリガ信号は、リセット回路８に供給される。

第１の電源ライン３と第２の電源ライン４の間には、シャント回路９が接続される。シャント回路９には、保持回路６の出力信号が供給される。すなわち、シャント回路９のオン／オフは保持回路６の出力信号によって制御される。

本実施形態のＥＳＤ保護動作は、以下の通りである。第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加され、このＥＳＤサージの立上り時間が第１の時定数τ１よりも短い場合、第１のトリガ回路５が応答して第１のトリガ信号を出力する。保持回路６は第１のトリガ信号に応答して、第１のトリガ信号の信号レベル、例えばＨレベルを保持する。保持回路６からのＨレベルの出力信号によりシャント回路９がオンとなり、ＥＳＤサージが放電される。

第２の時定数τ２は、第１の時定数τ１よりも大きい値であるため、第２のトリガ回路７は印加されたＥＳＤサージに応答して第２のトリガ信号を出力する。

第２のトリガ信号の信号レベルが第２の時定数τ２に従って低下して所定の閾値に達すると、リセット回路８はリセット信号を出力する。リセット信号に応答して、保持回路６の保持状態はリセットされる。これにより、保持回路６の出力信号もリセットされる為、シャント回路９はオフになる。すなわち、シャント回路９が第１の時定数τ１を有した第１のトリガ回路によってオンしている時間を第２の時定数τ２を有した第２のトリガ回路７により調整することが出来る。第２の時定数τ２を、ＥＳＤ試験規格である時定数１５０ｎＳに対して６〜７倍の値である１μＳに設定することによりＥＳＤサージを十分に放電できる構成とすることが可能である。

第１の時定数τ１よりも長い立上り時間を有する、すなわち遅い立上りの電源電圧の変動に対しては、第１のトリガ回路５は応答しない。この為、保持回路６からシャント回路９をオンさせる信号は供給されない。従って、第１の時定数τ１によって、静電気保護回路が動作しない電源電圧の立上り時間の範囲を設定することが可能である。

本実施形態によれば、電源電圧の変動に対して静電気保護回路が動作する範囲を第１のトリガ回路５の時定数、すなわち、第１の時定数τ１で設定することが出来る。従って、どの程度の立上り時間を有する電源電圧に対して動作させるかを、第１の時定数τ１で設定することが出来る。例えば、第１の時定数τ１を、ＥＳＤ試験規格の人体モデル（ＨＢＭ）においてサージの立上り時間として規定されている２ｎＳから１０ｎＳの値に設定することにより、ＥＳＤサージに応答させる構成とすることが可能となる。この第１の時定数τ１よりも長い立上り時間を有する、すなわち遅い立上りの電源電圧変動に対しては第１のトリガ回路５は応答しない為、第１の時定数τ１の設定により静電気保護回路の動作範囲を制限することが出来る。一方、シャント回路９をオフさせるタイミングは、第２のトリガ回路７の時定数、すなわち、第２の時定数τ２で設定することが出来る。従って、第２の時定数τ２の設定によりＥＳＤサージを十分に放電できる構成とすることが出来る。第１の時定数τ１をＥＳＤサージに応答する短い時定数とすることにより静電気保護回路が動作する電源電圧の変動の範囲を制限し、一方、第２の時定数τ２を大きくすることで、ＥＳＤサージを十分に放電する構成とすることが可能となる。第１の時定数τ１を小さい値に設定しても、第２のトリガ回路７によって制御されるリセット回路８からのリセット信号によって保持回路６がリセットされるまでの間、シャント回路９をオン状態に維持させることが出来、また、その保持回路６の保持時間は第２の時定数τ２により調整することが出来る。従って、第１の時定数τ１と第２の時定数τ２の設定により、誤動作が抑制できると共にＥＳＤサージを十分に放電することが可能な静電気保護回路を提供することが可能である。

（第２の実施形態）
図２は、第２の実施形態の静電気保護回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合のみ行う。本実施形態においては、第１のトリガ回路５は、コンデンサ５１と抵抗５２の直列回路を有するＣＲ回路で構成される。コンデンサ５１と抵抗５２は、共通接続ノード５３で接続される。第１のトリガ回路５の第１の時定数τ１は、コンデンサ５１と抵抗５２により、例えば、２ｎＳから１０ｎＳの間の値に設定されている。

保持回路６は、第１のインバータ６１と第２のインバータ６２を有するラッチ回路で構成される。第１のインバータ６１の入力端は第１のトリガ回路５の共通接続ノード５３に接続される。第２のインバータ６２の入力端は第１のインバータ６１の出力端に接続され、第２のインバータ６２の出力端は第１のインバータ６１の入力端に接続される。すなわち、第１のインバータ６１の入力端は第１のトリガ回路５からの出力が供給され、第２のインバータ６２の入力端は第１のインバータ６１からの出力が供給される。第２のインバータ６２の出力は、第１のインバータ６１の入力端に供給される。

第２のトリガ回路７は、コンデンサ７１と抵抗７２の直列回路を有するＣＲ回路で構成される。コンデンサ７１と抵抗７２は、共通接続ノード７３で接続される。第２のトリガ回路７の第２の時定数τ２は、コンデンサ７１と抵抗７２により、例えば、１μＳに設定されている。

リセット回路８は、インバータ８１とＮＭＯＳトランジスタ８２を有する。インバータ８１の入力端には、第２のトリガ回路７の共通接続ノード７３が接続される。ＮＭＯＳトランジスタ８２のゲート電極には、インバータ８１の出力端が接続され、ソース電極は第２の電源ライン４に接続され、ドレイン電極は保持回路６の入力端に接続されている。ドレイン電極からリセット信号が出力される。

保持回路６の出力は、インバータ１１０を介してシャント回路９を構成するＮＭＯＳトランジスタ（以降、ＮＭＯＳシャントトランジスタという）９１のゲート電極に供給される。ＮＭＯＳシャントトランジスタ９１のソース電極は第２の電源ライン４に接続され、ドレイン電極は第１の電源ライン３に接続されている。

本実施形態は、第１の電源ライン３と第２の電源ライン４の間に接続されるバイアス回路１０を備える。バイアス回路１０は、第１の抵抗１０１と第２の抵抗１０２の直列回路を有する。第１の抵抗１０１と第２の抵抗１０２により抵抗分割されたバイアス電圧が、共通接続ノード１０３から出力され、電源ライン３１に供給される。共通接続ノード１０３の電圧が、リセット回路８のインバータ８１、保持回路６のインバータ（６１、６２）、及びインバータ１１０のバイアス電圧として用いられる。バイアス回路１０により分圧された電源電圧をバイアス電圧とすることにより、リセット回路８のインバータ８１、保持回路６のインバータ（６１、６２）、及びインバータ１１０を低耐圧の回路素子で構成することが出来る。

図２の実施形態の静電気保護回路の動作を、図３を用いて説明する。図３（Ａ）は、第１のトリガ信号の出力を示している。図３（Ｂ）は、保持回路６の出力を示している。図３（Ｃ）は、第２のトリガ信号の出力を示している。図３（Ｄ）は、リセット回路８の出力を示している。図３（Ｅ）は、インバータ１１０の出力を示している。ＥＳＤサージが印加されると第１のトリガ回路５が応答して、第１のトリガ信号を出力する（図３（Ａ））。第１のトリガ信号の信号レベルが保持回路６のインバータ６１の回路閾値Ｖｔを超えて上昇するタイミングｔ０で、保持回路６のインバータ６１の出力はＬレベルになる（同図（Ｂ））。インバータ６１の出力がインバータ６２で反転されてインバータ６１の入力端に供給される。この動作により、保持回路６の入力端側はＨレベルとなり、出力端からＬレベルの信号が出力される保持状態となる。従って、第１のトリガ信号の信号レベルが第１の時定数τ１に従ってインバータ６１の回路閾値Ｖｔを超えて低下するタイミングｔ１では、保持回路６の出力のレベルは変化しない。保持回路６の出力がＬレベルになるとインバータ１１０の出力信号（同図（Ｅ））のレベルがＨレベルになり、ＮＭＯＳシャントトランジスタ９１がオンしてＥＳＤサージを放電する。

第２のトリガ回路７は、ＥＳＤサージに応答して、第２のトリガ信号を出力する（同図（Ｃ））。第２のトリガ信号の信号レベルが第２の時定数τ２に従って低下し、リセット回路８のインバータ８１の回路閾値Ｖｔ以下になるタイミングｔ２で、インバータ８１の出力信号はＨレベルになる（同図（Ｄ））。インバータ８１の出力信号がＨレベルになるとＮＭＯＳトランジスタ８２がオンとなり、保持回路６の入力端にＬレベルの信号を供給し、保持回路６をリセットする。これにより、タイミングｔ２で保持回路６の出力がＨレベルになり（同図（Ｂ））、インバータ１１０の出力がＬレベルになる（同図（Ｅ））。すなわち、インバータ１１０の出力信号は、タイミングｔ０でＨレベルになり、タイミングｔ２でＬレベルになる（同図（Ｅ））。インバータ１１０の出力信号がＨレベルの間、ＮＭＯＳシャントトランジスタ９１はオンとなり、ＥＳＤサージを放電する。

第２の実施形態によれば、ＮＭＯＳシャントトランジスタ９１のオンは、第１のトリガ回路５の第１の時定数τ１によって制御することが出来る。すなわち、シャント回路９が応答する電源電圧の範囲、すなわち、どの程度の立上りの早さを有する電源電圧の変動にまで応答させるかを第１の時定数τ１によって制限することが出来る。第１の時定数τ１を、例えば、ＥＳＤ試験規格の人体モデル（ＨＢＭ）においてサージの立上り時間として規定されている２ｎＳから１０ｎＳの間の値に設定することにより、ＥＳＤサージに応答する構成とすることが可能である。第１の時定数τ１よりも長い立上り時間、すなわち、ＥＳＤサージよりも遅い立上りの電源電圧の変動に対しては、第１のトリガ回路５は応答しない為、ＥＳＤサージよりも遅い立上りの電源電圧の変動に対して動作しない静電気保護回路の構成とすることが出来る。また、ＮＭＯＳシャントトランジスタ９１のオフのタイミングｔ２は、第２のトリガ回路７の時定数、すなわち、第２の時定数τ２によって設定することが出来る。この為、第２の時定数τ２を、例えば、ＥＳＤ試験規格である時定数１５０ｎＳに対して６〜７倍の値である１μＳに設定することにより、ＥＳＤサージを十分に放電可能な構成とすることが出来る。尚、第２の電源端子２に対して負のサージが第１の電源端子１に印加された場合には、ＮＭＯＳシャントトランジスタ９１の寄生ダイオード（図示せず）がオンとなり、ＥＳＤサージを放電する。

（第３の実施形態）
図４は、第３の実施形態の静電気保護回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合のみ行う。本実施形態においては、シャント回路９を制御する制御回路が追加されている。実施形態では制御回路はＮＯＲ回路１１１から構成されている。ＮＯＲ回路１１１の第１の入力端には保持回路６の出力信号が供給され、第２の入力端にはリセット回路８を構成するインバータ８１の出力信号が供給される。ＮＯＲ回路１１１は、バイアス回路１０によってバイアスされている。ＮＯＲ回路１１１の出力信号がＮＭＯＳシャントトランジスタ９１のゲート電極に供給される。

ＮＯＲ回路１１１は、保持回路６からの出力信号とリセット回路８のインバータ８１からの信号が共にＬレベルの時にＨレベルの信号を出力する。すなわち、第２の実施形態の場合と同様、タイミングｔ０とタイミングｔ２の間の期間、ＮＯＲ回路１１１はＨレベルの信号を出力し、ＮＭＯＳシャントトランジスタ９１をオンさせる。

本実施形態においても、ＮＭＯＳシャントトランジスタ９１のオン／オフを、第１のトリガ回路５の時定数τ１と第２のトリガ回路７の時定数τ２の設定で制御することが出来る。第１の時定数τ１によりどの程度の立上り時間を有する電源電圧に対して動作させるかの制限が可能となり、第２の時定数τ２の設定によりＮＭＯＳシャントトランジスタ９１がオンする期間、すなわち、静電気保護回路の放電時間の制御が可能である。第２の時定数τ２を大きくすることにより、ＥＳＤサージを十分に放電可能な構成にすることが出来る。第２の時定数τ２を大きくしても、静電気保護回路が応答する電源電圧の範囲を第１の時定数τ１によって制限できる為、誤動作を抑制する構成とすることが出来る。

ＮＭＯＳシャントトランジスタ９１の前段に多入力の論理回路を設けることにより、静電気保護回路の制御性を高めることが出来る。例えば、ＮＯＲ回路１１１への入力は、リセット回路８を構成するインバータ８１からの信号に代えて、別途設けられた制御信号を供給する構成とすることも可能である。例えば、ＮＭＯＳシャントトランジスタ９１をオフさせる制御信号をＮＯＲ回路１１１に供給する構成とすることが出来る。

ＮＭＯＳシャントトランジスタ９１の導電型は、ＰＭＯＳトランジスタに変更することが可能である。シャントトランジスタの導電型の変更に合わせ、例えば、ＮＯＲ回路１１１をＯＲ回路等に変更する。また、第１のトリガ回路５、及び第２のトリガ回路７を構成するコンデンサ（５１、７１）と抵抗（５２、７２）の接続関係を入れ替えて構成することも可能である。また、ＮＭＯＳシャントトランジスタ９１をバイポーラトランジスタに変更することも出来る。バイポーラトランジスタを用いた場合、バイアスの関係から、ＮＭＯＳトランジスタに変えてＮＰＮトランジスタを用いる構成とすることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

３ 第１の電源ライン、４ 第２の電源ライン、５ 第１のトリガ回路、６ 保持回路、７ 第２のトリガ回路、８ リセット回路、９ シャント回路。

Claims (5)

1. 第１の電源ラインと、
   第２の電源ラインと、
   第１の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第１のトリガ信号を出力する第１のトリガ回路と、
   前記第１の時定数より大きい第２の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第２のトリガ信号を出力する第２のトリガ回路と、
   前記第１のトリガ信号に応答して保持状態となる保持回路と、
   前記第２のトリガ信号に応答して前記保持回路の保持状態をリセットするリセット回路と、
   前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記保持回路からの信号によりオン／オフが制御されるシャント回路と、
   を具備することを特徴とする静電気保護回路。
2. 前記第１のトリガ回路と前記第２のトリガ回路は、ＣＲ回路で構成されることを特徴とする請求項１に記載の静電気保護回路。
3. 前記第２の時定数は、前記第１の時定数の６〜７倍の値であることを特徴とする請求項１または２に記載の静電気保護回路。
4. 前記第１の時定数は、２ｎＳから１０ｎＳの間の値に設定されることを特徴とする請求項１から３のいずれか一項に記載の静電気保護回路。
5. 第１の電源ラインと、
   第２の電源ラインと、
   第１の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第１のトリガ信号を出力する第１のトリガ回路と、
   前記第１の時定数より大きい第２の時定数を有し、前記第１の電源ラインと前記第２の電源ラインの間に印加される電圧に応答して第２のトリガ信号を出力する第２のトリガ回路と、
   前記第１のトリガ信号に応答するラッチ回路と、
   前記第２のトリガ信号に応答して前記ラッチ回路をリセットするリセット回路と、
   前記第２のトリガ信号と前記ラッチ回路の出力に応答して制御信号を出力する制御回路と、
   前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記制御信号によりオン／オフが制御されるシャント回路と、
   を具備することを特徴とする静電気保護回路。

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