TW201603431A - 靜電保護電路 - Google Patents

Abstract

根據一實施形態，提供一種靜電保護電路，其係具有：第1觸發電路，具有第1時間常數，響應於施加至第1電源線與第2電源線之間的電壓，而輸出第1觸發訊號；及第2觸發電路，具有比前述第1時間常數大的第2時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第2觸發訊號。具有：保持電路，響應於前述第1觸發訊號而成為保持狀態。具有：重置電路，響應於前述第2觸發訊號，而將前述保持電路的保持狀態重置。具備有：分流電路，連接於前述第1電源線與前述第2電源線之間，藉由來自前述保持電路的訊號來予以控制導通/斷開。

Description

靜電保護電路 參閱相關申請

本申請案，係基於2014年7月15日申請的日本專利申請案2014-145445號之優先權的權利，並且主張其權益，其所有內容，係以引用的方式併入本文中。

本實施形態，係關於靜電保護電路。

以往，進行了各種對ESD(Electrostatic Discharge)之保護電路的提案。ESD，係指從帶電人、或機械對半導體元件的放電或從帶電之半導體元件對接地電位的放電等。對於半導體元件，當發生ESD時，從其端子大量的電荷成為電流而流入半導體元件，該電荷在半導體元件內部生成高電壓，引起內部元件的絕緣破壞或半導體元件的故障。

在靜電保護電路的代表例中，有RCT(RC Triggered)MOS電路。構成為在電源端子間連接具有電阻與電容器之串聯電路的觸發電路，將該電阻與電容器之連 接點的電壓作為觸發訊號，驅動放電用MOS電晶體。放電用MOS電晶體之導通時間，係根據觸發電路的時間常數而決定，故必須設成為可充分地將ESD突波放電的時間常數。然而，當時間常數變長時，觸發電路對電源啟動時之電壓變動或伴隨內部電路的動作之電源電壓的擺動進行響應，儘管不是ESD突波，亦存在有放電用MOS電晶體誤動作的可能性。當電源啟動時放電用MOS電晶體誤動作後，存在發生電源電壓未充分上升等的問題，而引起內部電路之動作不良的情況。又，觸發電路對電源電壓之擺動進行響應，因而在放電用MOS電晶體長時間導通時，有發生放電用MOS電晶體本身及至破壞等事態之虞。

一實施形態，係以提供一種可抑制誤動作，充分地將ESD突波放電之靜電保護電路為目的。

實施形態，係提供一種靜電保護電路，其特徵係，具備有：第1電源線；第2電源線；第1觸發電路，具有第1時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第1觸發訊號；第2觸發電路，具有比前述第1時間常數大的第2時 間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第2觸發訊號；保持電路，響應於前述第1觸發訊號而成為保持狀態；重置電路，響應於前述第2觸發訊號，而將前述保持電路的保持狀態重置；及分流電路，連接於前述第1電源線與前述第2電源線之間，藉由來自前述保持電路的訊號來予以控制導通/斷開。

又，實施形態，係提供一種靜電保護電路，其特徵係，具備有：第1電源線；第2電源線；第1觸發電路，具有第1時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第1觸發訊號；第2觸發電路，具有比前述第1時間常數大的第2時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第2觸發訊號；閂鎖電路，響應於前述第1觸發訊號；重置電路，響應於前述第2觸發訊號，而將前述閂鎖電路重置；控制電路，響應於前述第2觸發訊號與前述閂鎖電路的輸出，而輸出控制訊號；及 分流電路，連接於前述第1電源線與前述第2電源線之間，藉由前述控制訊號來予以控制導通/斷開。

根據實施形態，可抑制靜電保護電路之誤動作，充分地將ESD突波放電。

3‧‧‧第1電源線

4‧‧‧第2電源線

5‧‧‧第1觸發電路

6‧‧‧保持電路

7‧‧‧第2觸發電路

8‧‧‧重置電路

9‧‧‧分流電路

[圖1]圖1，係表示第1實施形態之靜電保護電路的圖。

[圖2]圖2，係表示第2實施形態之靜電保護電路的圖。

[圖3]圖3，係用於說明第2實施形態之靜電保護電路之動作的圖。

[圖4]圖4，係表示第3實施形態之靜電保護電路的圖。

實施例

參閱以下附加圖面，詳細說明實施形態之靜電保護電路。另外，該些實施形態並不限制本發明。

(第1實施形態)

圖1，係表示第1實施形態之靜電保護電路的圖。本實施形態之靜電保護電路，係具備有第1電源端子1與第 2電源端子2。在第1電源端子1，係連接有第1電源線3。在第2電源端子2，係連接有第2電源線4。在第1電源線3與第2電源線4之間，雖係連接有內部電路(未圖示)，但省略。

在第1電源線3與第2電源線4之間，係連接有具有第1時間常數τ1的第1觸發電路5。第1觸發電路5，係響應於施加至第1電源線3與第2電源線4之間的電源電壓，而輸出第1觸發訊號。時間常數τ1，係例如設定為在ESD試驗規格的人體模型(HBM)中，被規定為突波之上升時間之2nS(奈秒)~10nS之間的值。為了使靜電保護電路響應於ESD突波。

第1觸發電路5，係連接於保持電路6。保持電路6，係保持第1觸發訊號的訊號位準。保持電路6之保持狀態，係藉由來自後述之重置電路8的重置訊號，在預定時間後被重置。

在第1電源線3與第2電源線4之間，連接具有第2時間常數τ2的第2觸發電路7。第2觸發電路7，係響應於施加至第1電源線3與第2電源線4之間的電源電壓，而輸出第2觸發訊號。第2時間常數τ2，係設定為比第1時間常數τ1大的值。第2時間常數τ2，係例如設定為考慮ESD試驗規格的值。在ESD人體帶電模型(HBM：Human Body Model)中，係經由1.5kΩ(千歐姆)的電阻，進行將充電至100pF(微微法拉)的電荷放電的試驗。因此，第2時間常數τ2，係考慮由作為該ESD試驗 規格之100pF之電容器與1.5kΩ之電阻所決定的時間常數150nS，而例如設定為150nS之6~7倍的值亦即1μS(微秒)。為了充分地將ESD突波放電。第2觸發訊號，係被供給至重置電路8。

在第1電源線3與第2電源線4之間，係連接有分流電路9。在分流電路9，係供給有保持電路6的輸出訊號。亦即，分流電路9之導通/斷開，係藉由保持電路6的輸出訊號予以控制。

本實施形態之ESD保護動作，係如下述。在第1電源端子1，對第2電源端子2施加正的ESD突波，在該ESD突波之上升時間比第1時間常數τ1短的情況下，第1觸發電路5進行響應，而輸出第1觸發訊號。保持電路6，係響應於第1觸發訊號，而保持第1觸發訊號的訊號位準例如H位準。藉由來自保持電路6之H位準的輸出訊號，分流電路9成為導通，而ESD突波被放電。

由於第2時間常數τ2，係大於第1時間常數τ1的值，因此，第2觸發電路7，係響應於所施加的ESD突波，而輸出第2觸發訊號。

當第2觸發訊號之訊號位準隨著第2時間常數τ2下降而到達預定閾值時，則重置電路8輸出重置訊號。響應於重置訊號，保持電路6之保持狀態被重置。藉此，由於保持電路6之輸出訊號亦被重置，故分流電路9成為斷開。亦即，分流電路9，係可藉由具有第2時間常 數τ2的第2觸發電路7，來調整藉由具有第1時間常數τ1之第1觸發電路進行導通的時間。可形成下述之構成：可藉由將第2時間常數τ2設定為相對於作為ESD試驗規格之時間常數150nS之6~7倍的值亦即1μS的方式，充分地將ESD突波放電。

對於具有比第1時間常數τ1長的上升時間，亦即慢上升之電源電壓的變動而言，第1觸發電路5不進行響應。因此，從保持電路6不供給使分流電路9導通的訊號。因此，可藉由第1時間常數τ1，來設定靜電保護電路不進行動作之電源電壓之上升時間的範圍。

根據本實施形態，能夠以第1觸發電路5的時間常數亦即第1時間常數τ1，來設定對於電源電壓之變動而靜電保護電路進行動作的範圍。因此，能夠以第1時間常數τ1，來設定對於具有何等程度之上升時間的電源電壓進行動作。可成為下述之構成：例如，將第1時間常數τ1設定為在ESD試驗規格之人體模型(HBM)中，被規定為突波之上升時間之2nS~10nS的值，藉由此，使其響應於ESD突波。對於具有比該第1時間常數τ1長的上升時間，亦即慢上升之電源電壓的變動而言，由於第1觸發電路5不進行響應，因此，可藉由第1時間常數τ1之設定，來限制靜電保護電路的動作範圍。另一方面，使分流電路9斷開的時序，係能夠以第2觸發電路7的時間常數，亦即第2時間常數τ2來進行設定。因此，可成為下述構成：可藉由第2時間常數τ2之設定，充分地將ESD 突波放電。可成為下述之構成：藉由將第1時間常數τ1設成為響應於ESD突波之較短的時間常數之方式，來限制靜電保護電路進行動作之電源電壓之變動的範圍，另一方面，以增大第2時間常數τ2的方式，充分地將ESD突波放電。即使將第1時間常數τ1設定為較小的值，亦可在直至藉由來自重置電路8(該重置電路，係藉由第2觸發電路7所控制)的重置訊號來將保持電路6重置的期間，使分流電路9維持為導通狀態，又，該保持電路6的保持時間，係可藉由第2時間常數τ2來進行調整。因此，可提供一種能夠藉由第1時間常數τ1與第2時間常數τ2之設定來抑制誤動作，並且充分地將ESD突波放電的靜電保護電路。

(第2實施形態)

圖2，係表示第2實施形態之靜電保護電路之構成的圖。對於與已述之實施形態對應的構成要素賦予相同符號，重複之記載，係僅進行必要之情形。在本實施形態中，第1觸發電路5，係由CR電路所構成，該CR電路，係具有電容器51與電阻52的串聯電路。電容器51與電阻52，係以共同連接節點53予以連接。第1觸發電路5的第1時間常數τ1，係藉由電容器51與電阻52，例如設定為2nS~10nS之間的值。

保持電路6，係由閂鎖電路所構成，該閂鎖電路，係具有第1反相器61與第2反相器62。第1反相器 61之輸入端，係連接於第1觸發電路5的共同連接節點53。第2反相器62之輸入端，係連接於第1反相器61的輸出端，第2反相器62之輸出端，係連接於第1反相器61的輸入端。亦即，第1反相器61之輸入端，係供給來自第1觸發電路5的輸出，第2反相器62之輸入端，係供給來自第1反相器61的輸出。第2反相器62之輸出，係被供給至第1反相器61的輸入端。

第2觸發電路7，係由CR電路所構成，該CR電路，係具有電容器71與電阻72之串聯電路。電容器71與電阻72，係以共同連接節點73予以連接。第2觸發電路7之第2時間常數τ2，係藉由電容器71與電阻72，例如設成為1μS。

重置電路8，係具有反相器81與NMOS電晶體82。在反相器81之輸入端，係連接有第2觸發電路7的共同連接節點73。在NMOS電晶體82之閘極電極，係連接有反相器81的輸出端，源極電極，係連接於第2電源線4，汲極電極，係連接於保持電路6的輸入端。從汲極電極輸出重置訊號。

保持電路6之輸出，係經由反相器110，被供給至構成分流電路9之NMOS電晶體(以後，稱為NMOS分流電晶體)91的閘極電極。NMOS分流電晶體91之源極電極，係連接於第2電源線4，汲極電極，係連接於第1電源線3。

本實施形態，係具備有偏壓電路10，該偏壓 電路，係連接於第1電源線3與第2電源線4之間。偏壓電路10，係具有第1電阻101與第2電阻102的串聯電路。由第1電阻101與第2電阻102所分壓的偏壓電壓，係從共同連接節點103輸出，而供給至電源線31。共同連接節點103之電壓，係被使用作為重置電路8的反相器81、保持電路6的反相器(61、62)及反相器110的偏壓電壓。藉由將由偏壓電路10所分壓之電源電壓設成為偏壓電壓的方式，能夠以低耐壓的電路元件來構成重置電路8的反相器81、保持電路6的反相器(61、62)及反相器110。

使用圖3說明圖2之實施形態之靜電保護電路的動作。圖3(A)，係表示第1觸發訊號的輸出。圖3(B)，係表示保持電路6的輸出。圖3(C)，係表示第2觸發訊號的輸出。圖3(D)，表示重置電路8的輸出。圖3(E)，係表示反相器110的輸出。當施加ESD突波時，則第1觸發電路5進行響應，而輸出第1觸發訊號(圖3(A))。在第1觸發訊號之訊號位準超過保持電路6之反相器61之電路閾值Vt而上升的時序t0下，保持電路6之反相器61的輸出，係成為L位準(同圖(B))。反相器61之輸出，係被反相器62反轉，而供給至反相器61的輸入端。藉由該動作，保持電路6之輸入端側，係成為H位準，且成為從輸出端輸出L位準之訊號的保持狀態。因此，在第1觸發訊號之訊號位準隨著第1時間常數τ1，超過反相器61之電路閾值Vt而下降的時序t1下，保持電 路6之輸出的位準不產生變化。當保持電路6之輸出成為L位準時，則反相器110之輸出訊號(同圖(E))的位準會成為H位準，而NMOS分流電晶體91會導通，將ESD突波放電。

第2觸發電路7，係響應於ESD突波進行，而輸出第2觸發訊號(同圖(C))。在第2觸發訊號之訊號位準隨著第2時間常數τ2下降，而成為重置電路8之反相器81之電路閾值Vt以下的時序t2下，反相器81之輸出訊號，係成為H位準(同圖(D))。當反相器81之輸出訊號成為H位準時，則NMOS電晶體82成為導通，而對保持電路6之輸入端供給L位準的訊號，將保持電路6重置。藉此，在時序t2下，保持電路6之輸出，係成為H位準(同圖(B))，反相器110之輸出，係成為L位準(同圖(E))。亦即，反相器110之輸出訊號，係在時序t0下成為H位準，在時序t2下成為L位準(同圖(E))。在反相器110的輸出訊號為H位準的期間，NMOS分流電晶體91，係成為導通，而將ESD突波放電。

根據第2實施形態，NMOS分流電晶體91之導通，係可藉由第1觸發電路5的第1時間常數τ1進行控制。亦即，可藉由第1時間常數τ1，來限制分流電路9進行響應之電源電壓的範圍，亦即使其響應直至具有何等程度之上升快速之電源電壓的變動。可成為下述之構成：將第1時間常數τ1例如設定為在ESD試驗規格之人體模型(HBM)中被規定為突波之上升時間之2nS~10nS之間的 值，藉由此，響應於ESD突波。對於比第1時間常數τ1長的上升時間，亦即比ESD突波慢上升之電源電壓的變動而言，由於第1觸發電路5不進行響應，因此，可成為對比ESD突波慢上升之電源電壓的變動不進行動作之靜電保護電路的構成。又，NMOS分流電晶體91之斷開的時序t2，係可藉由第2觸發電路7的時間常數亦即第2時間常數τ2進行設定。因此，可成為下述之構成：將第2時間常數τ2設定為例如作為ESD試驗規格之時間常數150nS之6~7倍的值亦即1μS，藉由此，充分地將ESD突波放電。另外，在相對於第2電源端子2，對第1電源端子1施加負突波時，NMOS分流電晶體91之寄生二極體(未圖示)，係成為導通，而將ESD突波放電。

(第3實施形態)

圖4，係表示第3實施形態之靜電保護電路之構成的圖。對於與已述之實施形態對應的構成要素賦予相同符號，重複之記載，係僅進行必要之情形。在本實施形態中，係追加控制分流電路9的控制電路。在實施形態中，控制電路，係含有NOR電路111。在NOR電路111之第1輸入端，係供給有保持電路6的輸出訊號，在第2輸入端，係供給有構成重置電路8之反相器81的輸出訊號。NOR電路111，係藉由偏壓電路10而予以偏壓。NOR電路111之輸出訊號，係被供給至NMOS分流電晶體91的閘極電極。

NOR電路111，係在來自保持電路6的輸出訊號與來自重置電路8之反相器81的訊號皆為L位準時，輸出H位準的訊號。亦即，與第2實施形態之情況相同，在時序t0與時序t2之間的期間，NOR電路111，係輸出H位準的訊號，而使NMOS分流電晶體91導通。

即使在本實施形態中，亦可能夠以第1觸發電路5之時間常數τ1與第2觸發電路7之時間常數τ2的設定，來控制NMOS分流電晶體91的導通/斷開。可藉由第1時間常數τ1，限制對於具有何等程度之上升時間的電源電壓進行動作，且可藉由第2時間常數τ2之設定，控制NMOS分流電晶體91導通的期間，亦即靜電保護電路的放電時間。可成為下述之構成：可藉由增大第2時間常數τ2的方式，充分地將ESD突波放電。可形成下述之構成：即使增大第2時間常數τ2，由於亦可藉由第1時間常數τ1來限制靜電保護電路進行響應之電源電壓的範圍，故可抑制誤動作。

藉由在NMOS分流電晶體91之前段設置多輸入之邏輯電路的方式，可提高靜電保護電路的控制性。例如，亦可成為下述之構成：向NOR電路111之輸入，係供給另行設置的控制訊號來代替來自構成重置電路8之反相器81的訊號。例如，可成為下述之構成：將使NMOS分流電晶體91斷開之控制訊號供給至NOR電路111。

NMOS分流電晶體91之導電型，係可變更為PMOS電晶體。配合分流電晶體之導電型之變更，例如將 NOR電路111變更為OR電路等。又，亦可構成替換第1觸發電路5及構成第2觸發電路7之電容器(51、71)與電阻(52、72)的連接關係。又，亦可將NMOS分流電晶體91變更為雙極性電晶體。可成為下述之構成：在使用雙極性電晶體時，從偏壓的關係，使用NPN電晶體取代NMOS電晶體。

雖然說明了本發明的幾個實施形態，但該些實施形態係作為例子所提出之樣態，並非意圖限定發明的範圍。該些新的實施形態，係能夠以其他各種形態予以實施，在不脫離發明之主旨的範圍內能夠進行各種省略、置換、變更。該些實施形態或其變形，係包含於發明之範圍或主旨，並且包含於在申請專利範圍所記載的發明與其等同的範圍。

1‧‧‧第1電源端子

2‧‧‧第2電源端子

3‧‧‧第1電源線

4‧‧‧第2電源線

5‧‧‧第1觸發電路

6‧‧‧保持電路

7‧‧‧第2觸發電路

8‧‧‧重置電路

9‧‧‧分流電路

Claims (6)

1. 一種靜電保護電路，其特徵係，具備有：第1電源線；第2電源線；第1觸發電路，具有第1時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第1觸發訊號；第2觸發電路，具有比前述第1時間常數大的第2時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第2觸發訊號；保持電路，響應於前述第1觸發訊號而成為保持狀態；重置電路，響應於前述第2觸發訊號，而將前述保持電路的保持狀態重置；及分流電路，連接於前述第1電源線與前述第2電源線之間，藉由來自前述保持電路的訊號來予以控制導通/斷開。
2. 如申請專利範圍第1項之靜電保護電路，其中，前述第1觸發電路與前述第2觸發電路，係由CR電路所構成。
3. 如申請專利範圍第1或2項之靜電保護電路，其中，前述第2時間常數，係前述第1時間常數之6~7倍的值。
4. 如申請專利範圍第1或2項之靜電保護電路，其中，前述第1時間常數，係設定為2nS~10nS之間的值。
5. 如申請專利範圍第3項之靜電保護電路，其中，前述第1時間常數，係設定為2nS~10nS之間的值。
6. 一種靜電保護電路，其特徵係，具備有：第1電源線；第2電源線；第1觸發電路，具有第1時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第1觸發訊號；第2觸發電路，具有比前述第1時間常數大的第2時間常數，響應於施加至前述第1電源線與前述第2電源線之間的電壓，而輸出第2觸發訊號；閂鎖電路，響應於前述第1觸發訊號；重置電路，響應於前述第2觸發訊號，而將前述閂鎖電路重置；控制電路，響應於前述第2觸發訊號與前述閂鎖電路的輸出，而輸出控制訊號；及分流電路，連接於前述第1電源線與前述第2電源線之間，藉由前述控制訊號來予以控制導通/斷開。