JP2014241393A - 半導体回路 - Google Patents

Abstract

【課題】ＥＳＤ保護用のクランプ回路の誤動作を防止することが出来る半導体回路を提供することを目的とする。【解決手段】第１の電源ライン７と、第２の電源ライン８を備える。前記第１の電源ラインと前記第２の電源ライン間に接続される内部回路３を備える。前記第１の電源ラインと前記第２の電源ライン間に接続されるクランプ回路４を備える。前記第１の電源ラインと前記第２の電源ライン間の電圧変動に応答して制御信号を出力する制御回路６を備える。前記制御回路の制御信号に応答して、前記クランプ回路がクランプ動作を行うことが出来ない状態に切換えるスイッチ手段５を備える。【選択図】図６

Description

本発明の実施形態は、電源ライン間に接続された内部回路をＥＳＤサージから保護する半導体回路に関する。

従来、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対する保護回路の提案が、種々行われている。ＥＳＤは、静電気により帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。

ＥＳＤ保護回路として、ＲＣ回路により駆動されるクランプ用のＭＯＳトランジスタを備えたＲＣＴ（ＲＣ Ｔｒｉｇｇｅｒｅｄ）ＭＯＳトランジスタと呼ばれる保護素子が使用されている。しかしながら、電源ライン間に接続される内部回路の動作による電源電圧の揺らぎ等の電圧変動にＲＣ回路が応答して、ＥＳＤではないにも拘わらずクランプ用のＭＯＳトランジスタがオンする誤動作が生じ、電源電圧が低下すると言った不都合や、クランプ用のＭＯＳトランジスタの誤動作に伴う消費電流の増加といった不都合が生じる場合がある。この為、制御信号により、クランプ用のＭＯＳトランジスタを強制的にオフさせ、誤動作を防止する技術が開示されている。

特開２０１１−４５１５７号公報

本発明の一つの実施形態は、ＥＳＤ保護用のクランプ回路の誤動作を防止することが出来る半導体回路を提供することを目的とする。

本発明の一つの実施形態によれば、第１の電源ラインと、第２の電源ラインと、前記第１の電源ラインと前記第２の電源ライン間に接続される内部回路を備える。前記第１の電源ラインと前記第２の電源ライン間に接続されるクランプ回路を備える。前記第１の電源ラインと前記第２の電源ライン間の電圧変動に応答して制御信号を出力する制御回路を備える。前記制御回路の制御信号に応答して、前記クランプ回路がクランプ動作を行うことが出来ない状態に切換えるスイッチ手段を備える半導体回路が提供される。

図１は、第１の実施形態をブロック図的に示す図である。 図２は、第１の実施形態の具体的構成を示す図である。 図３は、第２の実施形態をブロック図的に示す図である。 図４は、第２の実施形態の具体的構成を示す図である。 図５は、第３の実施形態をブロック図的に示す図である。 図６は、第４の実施形態をブロック図的に示す図である。 図７は、第４の実施形態の具体的構成を示す図である。 図８は、第５の実施形態を示す図である。 図９は、第６の実施形態を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の半導体回路をブロック図的に示す図である。本実施形態は、第１の電源電圧として、高電位側の電源電圧が印加される第１の電源端子１を有する。定常状態においては、第１の電源端子１には、例えば、５ボルト（Ｖ）の電圧が印加される。第２の電源端子２には、低電位側の電圧として、定常状態においては、例えば、接地電位が印加される。第１の電源端子１には、高電位側の第１の電源ライン７が接続される。第２の電源端子２には、低電位側の第２の電源ライン８が接続される。第１の電源ライン７と第２の電源ライン８との間には、両電源ライン間の電圧でバイアスされ、所定の回路動作を行う内部回路３が接続される。

クランプ回路４は、内部回路３をＥＳＤサージから保護するための回路である。クランプ回路４は、スイッチ手段５を介して、第１の電源ライン７と第２の電源ライン８との間に直列接続される。スイッチ手段５は、第１の電源ライン７と第２の電源ライン８との間に接続される制御回路６からの制御信号によりオン／オフが制御される。ＥＳＤ保護ダイオード９のカソード電極が第１の電源ライン７に接続され、アノード電極が第２の電源ライン８に接続される。第１の電源端子１に対して正のＥＳＤサージが第２の電源端子２に印加された場合に、ＥＳＤ保護ダイオード９がオンしてＥＳＤサージを放電する。ＥＳＤ保護ダイオード９はなくてもよい。

制御回路６は、定常状態の時、スイッチ手段５をオフする制御信号をスイッチ手段５に供給する。すなわち、第１の電源端子１と第２の電源端子２との間に、内部回路３を動作させる為の所定の電圧、例えば、５ボルト（Ｖ）が印加されている場合には、スイッチ手段５をオフにする。スイッチ手段５がオフすることにより、第１の電源ライン７とクランプ回路４間は分離される。この為、第１の電源ライン７と第２の電源ライン８との間に生じる電圧の揺らぎ等の電圧変動が、クランプ回路４に伝達されるのを防止することが出来る。すなわち、クランプ回路４が電源電圧の揺らぎ等の電圧変動に応答して誤動作することを防止することが可能となる。これにより、クランプ回路４の誤動作に伴う、電源電圧が低下するといった不都合や、消費電流の増加を防ぐことが出来る。

本実施形態によれば、定常状態の時、第１の電源ライン７とクランプ回路４間が分離されることにより、クランプ回路４がクランプ動作を行うことが出来ない状態となる。ここで言うクランプ動作とは、クランプ回路４の動作により電源ライン間の電圧が所定の電圧にクランプされることを意味し、クランプ回路４の動作によりＥＳＤサージが放電される動作である。

図２は、第１の実施形態の具体的構成の一例を示す図である。図１の構成要素に対応する構成要素には同一の符号を付し、重複した説明は必要な場合のみ行う。クランプ回路４の一端は、スイッチ手段５を構成するスイッチ用のＰＭＯＳトランジスタ（以降、ＰＭＯＳスイッチングトランジスタと言う）５０の一端に接続される。ＰＭＯＳスイッチングトランジスタ５０の他端は第１の電源ライン７に接続される。すなわち、クランプ回路４の一端はＰＭＯＳスイッチングトランジスタ５０の主電流路である、ソース・ドレイン路を介して第１の電源ライン７に接続される。クランプ回路４の他端は、第２の電源ライン８に接続される。これにより、クランプ回路４は、スイッチ手段５となるＰＭＯＳスイッチングトランジスタ５０を介して第１の電源ライン７と第２の電源ライン８との間に直列接続される。クランプ回路４は、第１の抵抗１５と第１のコンデンサ１６の直列回路で構成される第１のＲＣ回路１４を有する。第１のＲＣ回路１４は、第１の電源ライン７と第２の電源ライン８間の電圧に応答してトリガ信号を出力するトリガ回路を構成する。更に、クランプ回路４は、第１の抵抗１５と第１のコンデンサ１６が接続される第１の共通ノード１９（第１のＲＣ回路１４の出力端）に入力端が接続されるインバータ１７を有する。クランプ回路４は、更に、クランプ用のＮＭＯＳトランジスタ（以降、ＮＭＯＳクランプトランジスタと言う）１８を有する。ＮＭＯＳクランプトランジスタ１８は、主電流路であるソース・ドレイン路が第１のＲＣ回路１４に並列接続される。また、ＮＭＯＳクランプトランジスタのゲート電極にインバータ１７の出力が印加される。したがって、本実施形態はＮＭＯＳクランプトランジスタ１８の導通の制御が第１のＲＣ回路１４によって行われる。第１のＲＣ回路１４とＮＭＯＳクランプトランジスタ１８の間にはインバータ１７が配置されているが、インバータ１７の回路に限定されない。論理が正しいバッファ回路であればよい。以下、第２の実施形態においても同様である。

制御回路６は、第１の電源ライン７と第２の電源ライン８との間に接続される第２の抵抗２１と第２のコンデンサ２２の直列回路からなる第２のＲＣ回路２０を有する。更に、制御回路６は、２つの入力端を備えたＡＮＤ回路２４を有する。ＡＮＤ回路２４の一方の入力端は、第２の抵抗２１と第２のコンデンサ２２が接続される第２の共通ノード２３（第２のＲＣ回路２０の出力端）に接続される。他方の入力端は、第１の電源ライン７に接続される。ＡＮＤ回路２４の出力端は、ＰＭＯＳスイッチングトランジスタ５０の制御電極となるゲート電極に接続される。

定常状態の時、すなわち、内部回路３を動作させる為の所定の電源電圧、例えば、第１の電源端子１に５ボルト（Ｖ）、第２の電源端子２に接地電位が印加されている場合、第１の電源ライン７の電位は５ボルト（Ｖ）となっている。制御回路６の第２のＲＣ回路２０の第２の共通ノード２３の電位も、５ボルト（Ｖ）となる。この為、ＡＮＤ回路２４の２つの入力端には、いずれもＨｉｇｈレベルが入力されるため、ＡＮＤ回路２４は、Ｈｉｇｈレベルの出力信号をＰＭＯＳスイッチングトランジスタ５０のゲート電極に供給する。これにより、ＰＭＯＳスイッチングトランジスタ５０はオフとなり、第１の電源ライン７とクランプ回路４間は高インピーダンスとなる。この為、第１の電源ライン７と第２の電源ライン８との間に生じる電圧の揺らぎ等の電圧変動が、クランプ回路４に伝達されるのを防止することが出来、クランプ回路４が電源電圧の揺らぎ等の電圧変動に応答して誤動作することを防止することが可能となる。これにより、クランプ回路４の誤動作に伴う、電源電圧が低下するといった不都合や、消費電流の増加を防ぐことが出来る。

一方、第１の電源端子１と第２の電源端子２との間に電圧が印加されていない状態で、第２の電源端子２に対して正のＥＳＤサージが第１の電源端子１に印加された場合には、制御回路６の第１のＲＣ回路２０が応答し、第１の電源端子１と第２の電源端子２間に過渡的に電流が流れる。この電流によって、第２のＲＣ回路２０の第２の抵抗２１に電圧降下電圧が生じる。第２の抵抗２１に生じる電圧降下電圧により、ＡＮＤ回路２４の一方の入力端にはＬｏｗレベルが入力される。他方の入力端にはＨｉｇｈレベルが入力される為、ＡＮＤ回路２４の出力はＬｏｗレベルとなる。Ｌｏｗレベルの制御信号がゲート電極に印加されることにより、ＰＭＯＳスイッチングトランジスタ５０はオンとなる。ＰＭＯＳスイッチングトランジスタ５０がオンすることにより、クランプ回路４は、第１の電源ライン７と低インピーダンスで接続される。これにより、クランプ回路４の第１のＲＣ回路１４が、第１の電源ライン７と第２の電源ライン８との間の電圧に応答し、第１の電源ライン７と第２の電源ライン８間に、第１のＲＣ回路１４を介して過渡的に電流が流れる。この電流によって第１のＲＣ回路１４の第１の抵抗１５に生じる電圧降下電圧により、第１の共通ノード１９の電位がインバータ１７の閾値以下になるとインバータ１７からＨｉｇｈレベルの出力信号がＮＭＯＳクランプトランジスタ１８のゲート電極に供給される。すなわち、第１の共通ノード１９の電位が、トリガ信号としてインバータ１７に供給される。Ｈｉｇｈレベルの信号がゲート電極に供給されることによりＮＭＯＳクランプトランジスタ１８がオンとなり、ＥＳＤサージを放電する。ＰＭＯＳスイッチングトランジスタ５０とＮＭＯＳクランプトランジスタ１８がオンしてクランプ動作が行われる際には、第１の電源ライン７と第２の電源ライン８間の電圧は、両トランジスタのソース・ドレイン間電圧を足した電圧にクランプされる。尚、第２の電源端子２に、第１の電源端子１に対して正のＥＳＤサージが印加された場合には、ＥＳＤ保護ダイオード９がオンとなり、ＥＳＤサージを放電する。尚、第２の電源端子２に、第１の電源端子１に対して正のＥＳＤサージが印加された場合には、ＮＭＯＳクランプトランジスタ１８の寄生ダイオード（図示せず）が、ＥＳＤサージを放電する機能を有する為、ＥＳＤ保護ダイオード９は、なくても良い。

（第２の実施形態）
図３は、第２の実施形態をブロック図的に示す図である。既述の実施形態の構成要素と共通の構成要素については、同一の符号を付し、重複した説明は必要な場合のみ行う。本実施形態においては、スイッチ手段５が低電位側の第２の電源ライン８側に設けられる。制御回路６は、定常状態の時、スイッチ手段５をオフする制御信号をスイッチ手段５に供給する。すなわち、第１の電源端子１と第２の電源端子２との間に内部回路３を動作させる為の定常電圧、例えば、第１の電源端子１に５ボルト（Ｖ）、第２の電源端子２に接地電位が供給される定常状態の時には、スイッチ手段５をオフにする。スイッチ手段５がオフになることにより、クランプ回路４と第２の電源ライン８間は分離される。この為、第１の電源ライン７と第２の電源ライン８との間に生じる電圧の揺らぎ等の電圧変動が、クランプ回路４に伝達されるのを防止することが出来、クランプ回路４が電源電圧の揺らぎ等の電圧変動に応答して誤動作することを防止することが可能となる。これにより、クランプ回路４の誤動作に伴う、電源電圧が低下するといった不都合や、消費電流の増加を防ぐことが出来る。

本実施形態によれば、定常状態の時、第２の電源ライン８とクランプ回路４間が分離されることにより、クランプ回路４がクランプ動作を行うことが出来ない状態となる。第２の電源ライン８とクランプ回路４間を分離することにより、第１の電源ライン７と第２の電源ライン８との間に生じる電圧の揺らぎ等の電圧変動がクランプ回路４に伝達されるのを防止することが出来る。

図４は、第２の実施形態の具体的構成の一例を示す図である。既述の実施形態の構成要素に対応する構成要素には、同一の符号を付し、重複した説明は必要な場合のみ行う。制御回路６は、第１の電源ライン７と第２の電源ライン８との間に接続される、第２のコンデンサ２２と第２の抵抗２１の直列接続からなる第２のＲＣ回路２０を有する。更に、制御回路６は、２つの入力端を備えたＯＲ回路２５を有する。第２のＲＣ回路２０の第２の抵抗２１と第２のコンデンサ２２が接続される第２の共通ノード２３（第２のＲＣ回路２０の出力端）がＯＲ回路２５の一方の入力端に接続される。ＯＲ回路２５の他方の入力端は、第２の電源ライン８に接続される。スイッチ手段５を構成するスイッチ用のＮＭＯＳトランジスタ（以降、ＮＭＯＳスイッチングトランジスタと言う）５１のソース電極が第２の電源ライン８に接続される。ＮＭＯＳスイッチングトランジスタ５１の制御電極となるゲート電極には、ＯＲ回路２５の出力が供給される。

ＮＭＯＳスイッチングトランジスタ５１のドレイン電極には、クランプ回路４の一端が接続される。これにより、ＮＭＯＳスイッチングトランジスタ５１の主電流路となるソース・ドレイン路が、第２の電源ライン８とクランプ回路４との間に接続される。クランプ回路４の他端は、第１の電源ライン７に接続される。これにより、クランプ回路４は、スイッチ手段５となるＮＭＯＳスイッチングトランジスタ５１を介して第１の電源ライン７と第２の電源ライン８との間に直列接続される。

定常状態の時、すなわち、内部回路３を動作させるための所定の電源電圧、例えば、第１の電源端子１に５ボルト（Ｖ）、第２の電源端子２に接地電位が印加されている場合、第２の電源ライン８の電位は０ボルト（Ｖ）となっている。制御回路６の第２のＲＣ回路２０の第２の共通ノード２３の電位も接地電位、すなわち、０ボルト（Ｖ）となる。この為、ＯＲ回路２５への２つの入力端には、いずれもＬｏｗレベルが入力されるため、ＯＲ回路２５は、Ｌｏｗレベルの出力信号をＮＭＯＳスイッチングトランジスタ５１のゲート電極に供給する。これにより、ＮＭＯＳスイッチングトランジスタ５１は、オフとなり、第２の電源ライン８とクランプ回路４間は高インピーダンスとなる。この為、第１の電源ライン７と第２の電源ライン８との間に生じる電圧の揺らぎ等の電圧変動が、クランプ回路４に伝達されるのを防止することが出来、クランプ回路４が電源電圧の揺らぎ等の電圧変動に応答して誤動作することを防止することが可能となる。これにより、クランプ回路４の誤動作に伴う、電源電圧が低下するといった不都合や、消費電流の増加を防ぐことが出来る。

一方、第２の電源端子２に対して正のＥＳＤサージが第１の電源端子１に印加された場合には、制御回路６の第２のＲＣ回路２０が応答し、第１の電源端子１と第２の電源端子２間に過渡的に電流が流れる。この電流によって、第２のＲＣ回路２０の第２の抵抗２１に電圧降下電圧が生じる。第２の抵抗２１に生じる電圧降下電圧により、ＯＲ回路２５の一方の入力端にはＨｉｇｈレベルが入力される。他方の入力端はＬｏｗレベルが入力されるため、ＯＲ回路２５の出力はＨｉｇｈレベルとなる。Ｈｉｇｈレベルの制御信号がゲート電極に印加されることにより、ＮＭＯＳスイッチングトランジスタ５１はオンとなる。ＮＭＯＳスイッチングトランジスタ５１がオンすることにより、クランプ回路４は、第２の電源ライン８と低インピーダンスで接続される。これにより、クランプ回路４の第１のＲＣ回路１４が、第１の電源ライン７と第２の電源ライン８との間の電圧に応答し、第１の電源ライン７と第２の電源ライン８間に、第１のＲＣ回路１４を介して過渡的に電流が流れる。この電流によって第１のＲＣ回路１４の第１の抵抗１５に生じる電圧降下電圧により、第１の共通ノード１９の電位がインバータ１７の閾値以下になると、インバータ１７からＨｉｇｈレベルの出力信号がＮＭＯＳクランプトランジスタ１８のゲート電極に供給される。Ｈｉｇｈレベルの信号がゲート電極に供給されることによりＮＭＯＳクランプトランジスタ１８がオンとなり、ＥＳＤサージを放電する。ＮＭＯＳスイッチングトランジスタ５１とＮＭＯＳクランプトランジスタ１８がオンして、クランプ動作が行われる際には、第１の電源ライン７と第２の電源ライン８間の電圧は、両トランジスタのソース・ドレイン間電圧を足した電圧にクランプされる。第２の電源端子２に、第１の電源端子１に対して正のＥＳＤサージが印加された場合には、ＥＳＤ保護ダイオード９がオンとなり、ＥＳＤサージを放電する。

（第３の実施形態）
図５は、第３の実施形態をブロック図的に示す図である。既述の実施形態に対応する構成要素には同一符号を付して、重複した説明は必要な場合のみ行う。本実施形態においては、内部回路３が第１の電源ライン７と第２の電源ライン８を介して、第１の電源端子１と第２の電源端子２に接続される。制御回路６が第１の電源ライン７と第２の電源ライン８間に接続される。クランプ回路４とスイッチ手段５の直列回路が第１の電源ライン７と第２の電源ライン８間に接続される。スイッチ手段５のオン／オフの制御は、制御回路６からの制御信号によって制御される。

本実施形態によれば、第１の電源端子１に第２の電源端子２に対して正のＥＳＤサージが印加された場合には、制御回路６からの制御信号によりスイッチ手段５がオンとなり、クランプ回路４が動作して、ＥＳＤサージを放電する。第１の電源端子１に対して正のＥＳＤサージが第２の電源端子２に印加された場合には、ＥＳＤ保護ダイオード９がオンして、ＥＳＤサージを放電する。これにより、内部回路３はＥＳＤサージから保護される。

定常状態において、例えば、第１の電源端子１に、５ボルト（Ｖ）の電圧が印加され、第２の電源端子２に接地電位が印加された状態では、制御回路６からの制御信号によってスイッチ手段５がオフになり、第１の電源ライン７と第２の電源ライン８の間に生じる電圧の揺らぎ等の電圧変動がクランプ回路４に伝達されることを防止することが出来る。これにより、クランプ回路４の誤動作に伴う、電源電圧が低下するといった不都合や、消費電流の増加を防ぐことが出来る。スイッチ手段５がオフになることにより、クランプ回路４は第１の電源ライン７から切り離され、クランプ動作を行うことが出来ない状態になる。

スイッチングトランジスタとして、ＭＯＳトランジスタを用いた実施形態を説明したが、バイポーラトランジスタを用いた構成とすることも出来る。バイポーラトランジスタを用いた場合には、主電流路がエミッタ・コレクタ路となり、制御電極がベース電極となる。この場合、バイアスの関係から、ＮＭＯＳトランジスタに変えてＮＰＮトランジスタを用いる構成とすることが出来る。また、スイッチ手段は、高電位側の電源ラインと低電位側の電源ラインの両方に設ける構成とすることも可能である。

（第４の実施形態）
図６は、第４の実施形態をブロック図的に示す図である。既述の実施形態に対応する構成要素には同一符号を付して、重複した説明は必要な場合のみ行う。本実施形態においては、第１の電源ライン７と第２の電源ライン８間に接続されるクランプ回路４を備える。クランプ回路４は、第１の電源ライン７と第２の電源ライン８間に接続されるトリガ回路４１とクランプ素子４２を備える。クランプ素子４２は、例えば、ＭＯＳトランジスタで構成される。クランプ素子４２のオン／オフは、トリガ回路４１からのトリガ信号によって制御される。

トリガ回路４１からのトリガ信号をクランプ素子４２へ供給する信号ライン４３と第２の電源ライン８間に、スイッチ手段５が接続される。スイッチ手段５のオン／オフは、制御回路６からの制御信号により制御される。すなわち、制御回路６からの制御信号によりスイッチ手段５がオンになると、信号ライン４３に第２の電源ライン８の電位である接地電位がクランプ素子４２に供給され、クランプ素子４２の導通をオフにする。これにより、クランプ素子４２によるクランプ動作が出来ない状態になる。

制御回路６は、第１の電源ライン７と第２の電源ライン８間の電圧が所定の閾値電圧を超えた時に制御信号を出力して、スイッチ手段５に供給する。制御回路６の閾値電圧は、例えば、定常状態において第１の電源端子１に印加される電源電圧と第２の電源端子２に印加される接地電圧、及び、内部回路３の通常動作により想定される電圧の揺らぎ等の電圧変動を考慮して設定する。内部回路３の通常動作による電源ライン間の電圧変動に応答してクランプ回路４がクランプ動作を行うことを回避する為である。

定常状態において、第１の電源端子１と第２の電源端子２間に電源電圧ＶＤＤが印加された場合に、内部回路３の通常動作により電源電圧が（ＶＤＤ＋ＶＶ）まで変動することが想定される場合には、例えば、制御回路６の閾値電圧を、ＶＤＤ＋（ＶＶ）／２に設定する。すなわち、電源電圧の変動分（ＶＶ）の１／２程度、電源電圧ＶＤＤよりも高い電圧を制御回路６の閾値電圧とする。第１の電源端子１と第２の電源端子２間に印加する電源電圧ＶＤＤに±１０％程度のバラツキを許容する場合には、その許容されるバラツキも考慮して制御回路６の閾値電圧を設定する。

本実施形態においては、例えば、第１の電源端子１と第２の電源端子２間の電圧が内部回路３の通常動作による電圧変動を考慮して設定された制御回路６の所定の閾値電圧を超えた時に、制御回路６からの制御信号によりクランプ回路４がクランプ動作を行うことが出来ない状態に制御される。すなわち、第１の電源端子１と第２の電源端子２間の電圧を監視して、クランプ回路４のクランプ動作を制御する。これにより、内部回路３の通常動作による電源端子間の電圧変動にクランプ回路４が応答して誤動作するといった事態を回避することが出来る。尚、内部回路３の通常動作により、第１の電源端子１と第２の電源端子２間に印加される電源電圧ＶＤＤと制御回路６の閾値電圧、例えば、ＶＤＤ＋（ＶＶ）／２の間の電圧で電源電圧が変動し、その電源電圧の変動にクランプ回路４のトリガ回路４１が応答してクランプ素子４２がオンする可能性がある。しかし、電源電圧が制御回路６の閾値電圧を一度でも超えるとクランプ素子４２は制御回路６からの制御信号によりオフされる為、クランプ回路４のクランプ素子４２が長時間に亘ってオン状態となる可能性は低い。

図７は、第４の実施形態の具体的構成の一例を示す図である。既述の実施形態に対応する構成要素には同一符号を付して、重複した説明は必要な場合のみ行う。クランプ回路４のトリガ回路４１は、コンデンサ４１１と抵抗４１２の直列回路を備える。コンデンサ４１１と抵抗４１２が第３の共通ノード４１３で接続される。クランプ素子４２は、ＮＭＯＳクランプトランジスタ４２１を備える。第３の共通ノード４１３が、信号ライン４３を介して、ＮＭＯＳクランプトランジスタ４２１のゲート電極に接続される。

スイッチ手段５は、ＮＭＯＳスイッチングトランジスタ５２を備える。ＮＭＯＳスイッチングトランジスタ５２のソース電極は、第２の電源ライン８に接続され、ドレイン電極は信号ライン４３に接続される。

制御回路６は、ダイオード６１と抵抗６２の直列回路を備える。ダイオード６１と抵抗６２は、第４の共通ノード６３で接続される。第４の共通ノード６３は、ＮＭＯＳスイッチングトランジスタ５２のゲート電極に接続される。ダイオード６１は、定常状態において第１の電源端子１と第２の電源端子２間に印加される電圧によって逆バイアスされる。ダイオード６１の降伏電圧は、定常状態において第１の電源端子１と第２の電源端子２間に印加される電圧と、定常状態において内部回路３が動作することにより生じる電源端子間の電圧の変動を考慮して設定する。定常状態における内部回路３の通常動作によって生じる電源電圧の変動にクランプ回路４が応答して誤動作する事態を回避する為である。

第１の電源端子１と第２の電源端子２間に電圧が印加されない状態で、第１の電源端子１に第２の電源端子２に対して正のＥＳＤサージが印加された場合を想定するサージ試験の場合の動作は以下の通りである。ＥＳＤサージ試験においては、例えば、トリガ回路４１を構成する抵抗４１２とコンデンサ４１１で構成されるＣＲ回路の時定数は、ＥＳＤ試験規格を満たす値に設定される。ＥＳＤ人体帯電モデル（ＨＢＭ法：Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）では、１００ｐＦ（ピコファラッド）に充電した電荷を、１．５ｋΩ（キロオーム）の抵抗を介して放電させる試験を行う。この為、トリガ回路４１の時定数は、このＥＳＤ試験規格である１００ｐＦのコンデンサと１．５ｋΩの抵抗による時定数１５０ｎＳ（ナノ秒）を考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳ（マイクロ秒）に設定される。ＥＳＤサージを十分に放電する為である。例えば、抵抗４１２の値を１ＭΩ（メガオーム）にし、コンデンサ４１１の値を１ｐＦにすることにより、時定数を１μＳに設定することが出来る。

第１の電源端子１と第２の電源端子２間に印加されたＥＳＤサージにトリガ回路４１が応答して、過渡的に電流が流れる。この過渡的な電流により抵抗４１２に生じる電圧降下電圧によって定まる第３の共通ノード４１３の電位が、トリガ信号としてクランプ素子４２を構成するＮＭＯＳクランプトランジスタ４２１のゲート電極に供給される。抵抗４１２における電圧降下電圧が、ＮＭＯＳクランプトランジスタ４２１の閾値を超えるとＮＭＯＳクランプトランジスタ４２１がオンする。ＮＭＯＳクランプトランジスタ４２１がオンすることにより、ＥＳＤサージが放電される。ＮＭＯＳクランプトランジスタ４２１がオンしてクランプ動作が行われる際には、第１の電源ライン７と第２の電源ライン８間の電圧は、ＮＭＯＳクランプトランジスタ４２１のソース・ドレイン間電圧にクランプされる。ＥＳＤサージ試験により第１の電源ライン７と第２の電源ライン８間に生じる電圧は、制御回路６の閾値電圧を超えない為、ダイオード６１はオンしない。この為、制御回路６からＮＭＯＳスイッチングトランジスタ５２のゲート電極には制御信号が供給されず、ＮＭＯＳスイッチングトランジスタ５２は、オフ状態である。

定常状態、すなわち、第１の電源端子１に所定の電圧、例えば、５ボルトが印加され、第２の電源端子２に接地電位が印加された状態で、第１の電源ライン７と第２の電源ライン８間に電圧の変動がない状態では、トリガ回路４１からのトリガ信号及び制御回路６からの制御信号は出力されない。この為、ＮＭＯＳクランプトランジスタ４２１とＮＭＯＳスイッチングトランジスタ５２は、オフである。

定常状態、すなわち、第１の電源端子１に所定の電圧、例えば、５ボルトが印加され、第２の電源端子２に接地電位が印加された状態で、第１の電源ライン７と第２の電源ライン８間に制御回路６の閾値電圧を超える電圧の変動が生じた場合の動作は以下となる。電源端子間の電圧の変動にトリガ回路４１が応答して、ＮＭＯＳクランプトランジスタ４２１のゲート電極にトリガ信号を供給する。一方、制御回路６も、制御信号をＮＭＯＳスイッチングトランジスタ５２のゲート電極に供給する。これにより、ＮＭＯＳスイッチングトランジスタ５２がオンとなり、ＮＭＯＳクランプトランジスタ４２１のゲート電極には、第２の電源ライン８の接地電位が供給される。これにより、ＮＭＯＳクランプトランジスタ４２１はオフとなり、クランプ動作を行うことが出来ない状態となる。

本実施形態においては、第１の電源ライン７と第２の電源ライン８間の電圧が、制御回路６の閾値電圧を超えたときに、ＮＭＯＳクランプトランジスタ４２１を強制的にオフ状態にする信号がスイッチ手段５を介してＮＭＯＳクランプトランジスタ４２１のゲート電極に供給される。これにより、クランプ回路４はクランプ動作を行うことが出来ない状態になる。すなわち、制御回路６が制御信号を出力する閾値電圧を任意に設定することにより、クランプ回路４がクランプ動作を行う電源端子間の電圧の範囲を任意に設定することが可能となる。これにより、内部回路３の通常動作による電源電圧の変動により、クランプ回路４が誤動作するといった事態を回避することが可能となる。制御回路６を構成するダイオード６１は、複数のダイオードを直列に接続する構成であっても良い。ダイオードの段数の調整で、制御回路６の閾値電圧を調整することが可能である。

（第５の実施形態）
図８は、第５の実施形態を示す図である。既述の実施形態に対応する構成要素には同一符号を付して、重複した説明は必要な場合のみ行う。本実施形態においては、クランプ回路４のクランプ素子４２としてＰＭＯＳクランプトランジスタ４２２を備える。トリガ回路４１を構成するコンデンサ４１１と抵抗４１２の接続位置が、既述の図７の実施形態における接続位置と入れ替えられた構成になっている。

同様に、制御回路６を構成するダイオード６１と抵抗６２の接続位置が、既述の図７の実施形態における接続位置と入れ替えられた構成になっている。スイッチ手段５は、スイッチングトランジスタを構成するＰＭＯＳスイッチングトランジスタ５３を備える。

本実施形態においては、ＥＳＤサージ試験において、第２の電源端子２に対し正のＥＳＤサージが第１の電源端子１に印加された場合に、抵抗４１２に生じる電圧降下電圧がＰＭＯＳトランジスタ４２２の閾値を超えるとＰＭＯＳクランプトランジスタ４２２がオンして、ＥＳＤサージを放電する。ＥＳＤサージ試験により第１の電源ライン７と第２の電源ライン８間に生じる電圧は、制御回路６の閾値電圧を超えない為、ダイオード６１はオンしない。この為、制御回路６からＰＭＯＳスイッチングトランジスタ５３のゲート電極には制御信号が供給されず、ＰＭＯＳスイッチングトランジスタ５３は、オフ状態である。ＰＭＯＳクランプトランジスタ４２２がオンして、クランプ動作が行われる際には、第１の電源ライン７と第２の電源ライン８間の電圧は、ＰＭＯＳクランプトランジスタ４２２のソース・ドレイン間電圧にクランプされる。

定常状態において、第１の電源端子１と第２の電源端子２に所定の電源電圧が印加された状態で、第１の電源ライン７と第２の電源ライン８間の電圧が、制御回路６の閾値電圧を超えると、制御回路６が導通して過渡的に電流が流れる。この過渡的な電流による抵抗６２の電圧降下電圧が、ＰＭＯＳスイッチングトランジスタ５３の閾値を超えるとＰＭＯＳスイッチングトランジスタ５３がオンして、第１の電源ライン７の電圧が信号ライン４３に印加され、ＰＭＯＳトランジスタ４２２のゲート電極に供給される。これにより、ＰＭＯＳクランプトランジスタ４２２はオフになり、クランプ動作が出来ない状態になる。制御回路６の閾値電圧を、内部回路３の通常動作による電源電圧の変動を考慮した値に設定することにより、内部回路３の通常動作による電源電圧の変動にクランプ回路４が応答して誤動作するといった事態を回避することが出来る。

（第６の実施形態）
図９は、第６の実施形態を示す図である。既述の実施形態に対応する構成要素には同一符号を付して、重複した説明は必要な場合のみ行う。本実施形態においては、クランプ回路４はトリガ回路４１の第３の共通ノード４１３とＮＭＯＳクランプトランジスタ４２１のゲート電極間に、バッファ回路４４を備える。バッファ回路４４は、直列接続された２段のインバータ回路（４４１、４４２）を備える。インバータ回路（４４１、４４２）は、例えば、ＣＭＯＳインバータ回路で構成される。

本実施形態によれば、バッファ回路４４を備えることにより、トリガ回路４１からのトリガ信号を波形整形し、また、増幅してＮＭＯＳクランプトランジスタ４２１のゲート電極に供給することが出来る。これにより、ＮＭＯＳクランプトランジスタ４２１の駆動能力を高めることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 第１の電源端子、２ 第２の電源端子、３ 内部回路、４ クランプ回路、５ スイッチ手段、６ 制御回路、７ 第１の電源ライン、８ 第２の電源ライン、９ ＥＳＤ保護ダイオード、１４ 第１のＲＣ回路、１５ 第１の抵抗、１６ 第１のコンデンサ、１７ インバータ、１８ ＮＭＯＳクランプトランジスタ、１９ 第１の共通ノード、 ２０ 第２のＲＣ回路、２１ 第２の抵抗、２２ 第２のコンデンサ、２３ 第２の共通ノード、２４ ＡＮＤ回路、２５ ＯＲ回路、４４ バッファ回路、６１ ダイオード。

Claims (13)

1. 第１の電源ラインと、
   第２の電源ラインと、
   前記第１の電源ラインと前記第２の電源ライン間に接続される内部回路と、
   前記第１の電源ラインと前記第２の電源ライン間に接続されるクランプ回路と、
   前記第１の電源ラインと前記第２の電源ライン間の電圧変動に応答して制御信号を出力する制御回路と、
   前記制御回路の制御信号に応答して、前記第１の電源ラインと前記第２の電源ライン間を高インピーダンス状態又は低インピーダンス状態に切換えるスイッチ手段と、
   を備えることを特徴とする半導体回路。
2. 前記クランプ回路は、
   前記第１の電源ラインと前記第２の電源ライン間の電圧に応答してトリガ信号を出力するトリガ回路と、
   前記第１の電源ラインと前記第２の電源ライン間に主電流路が接続され、前記トリガ回路のトリガ信号によりオン／オフが制御されるクランプ素子と、
   を備え、前記スイッチ手段は前記第１の電源ラインと前記第２の電源ライン間を高インピーダンス状態に切り替える場合、前記クランプ素子をオフにすることを特徴とする請求項１に記載の半導体回路。
3. 前記クランプ素子は、制御電極に前記制御信号に応じた信号が入力される第１のトランジスタで構成されることを特徴とする請求項２に記載の半導体回路。
4. 前記トリガ回路は、コンデンサと抵抗の直列回路で構成される第１のＲＣ回路を備えることを特徴とする請求項３に記載の半導体回路。
5. 前記クランプ回路は、前記トリガ回路のトリガ信号に応答して前記第１のトランジスタの制御電極に出力信号を供給するバッファ回路を備えることを特徴とする請求項３または４に記載の半導体回路。
6. 前記制御回路は、前記第１の電源ラインと前記第２の電源ライン間の電圧が所定の閾値電圧を超えた時に前記第１のトランジスタをオフさせる制御信号を出力することを特徴とする請求項３から５のいずれか一項に記載の半導体回路。
7. 前記スイッチ手段は、前記第１のトランジスタをオフさせる信号を前記第１のトランジスタの制御電極に供給する第２のトランジスタを備えることを特徴とする請求項３から６のいずれか一項に記載の半導体回路。
8. 前記制御回路は、前記内部回路の定常状態の時に前記第１の電源ラインと前記第２の電源ライン間に印加される電圧により逆バイアスされるダイオードと抵抗の直列回路を備え、前記第１の電源ラインと前記第２の電源ライン間の電圧が所定の閾値電圧を超えた時に前記ダイオードが導通することにより前記制御信号を出力することを特徴とする請求項３から７のいずれか一項に記載の半導体回路。
9. 前記第２のトランジスタの主電流路は、前記第１のトランジスタの制御電極と前記第１の電源ラインとの間、または、前記第１のトランジスタの制御電極と前記第２の電源ラインとの間に接続されることを特徴とする請求項７に記載の半導体回路。
10. 前記第１のトランジスタと前記第２のトランジスタはＮＭＯＳトランジスタで構成され、前記第２のトランジスタの主電流路は前記第２の電源ラインと前記第１のトランジスタを構成するＮＭＯＳトランジスタのゲート電極との間に接続されることを特徴とする請求項７から９のいずれか一項に記載の半導体回路。
11. 前記第１のトランジスタと前記第２のトランジスタはＰＭＯＳトランジスタで構成され、前記第２のトランジスタの主電流路は前記第１の電源ラインと前記第１のトランジスタを構成するＰＭＯＳトランジスタのゲート電極との間に接続されることを特徴とする請求項７から９のいずれか一項に記載の半導体回路。
12. 前記制御回路は、前記第１の電源ラインと前記第２の電源ライン間の電圧に応答する第２のＲＣ回路を備え、
    前記スイッチ手段は、前記第１の電源ラインと前記第２の電源ライン間で主電流路が前記第１のトランジスタの主電流路に直列に接続される第２のトランジスタを備え、前記制御回路の制御信号に応答して前記第２のトランジスタをオフすることにより、前記クランプ回路が動作しないことを特徴とする請求項３から５のいずれか一項に記載の半導体回路。
13. 前記制御回路は、前記第２のＲＣ回路の出力信号と、前記第１の電源ラインの電圧または前記第２の電源ラインの電圧のいずれか一方の電圧に応答する論理回路を備えることを特徴とする請求項１２に記載の半導体回路。

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