JP5613488B2

JP5613488B2 - 過電圧保護回路

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Description

本発明は、半導体装置の内部回路を外部端子から印加される短時間のＥＳＤ（Elrctro Static Discharge）パルスや長時間持続するＥＯＳ（Electrical Over Stress）電圧等の過電圧から守る過電圧保護回路に関する。

図１１にＥＳＤパルスの印加モデルを示す。これは、キャパシタＣ１に帯電した高圧静電気が、人体や気中などの抵抗体Ｒｓを経由して半導体装置１００に流れ込むモデルである。半導体装置１００には、信号端子１と接地端子２に接続される内部回路２０の入力側に、過電圧保護回路３０が設けられる。このモデルでは、図１２に示すように、半導体装置１００には、印加したＥＳＤパルスによってＥＳＤ電流Ｉesdが流れ込む。このＥＳＤパルスの印加では、ＥＳＤ電流Ｉesdのピーク値が数Ａオーダー、持続時間が数μsecであり、半導体装置１００にＥＳＤ電流Ｉesdが強制的に流入するため、過電圧保護回路３０は、低抵抗でそのＥＳＤ電流Ｉesdをバイパスさせて、内部回路２０に過電圧が印加しないようにする必要がある。

図１３に過電圧保護回路３０の従来のひとつの例を示す。過電圧保護回路３０は、信号端子１に接続されたエンハンスメント型ＮＭＯＳトランジスタＭ１１と、保護抵抗Ｒ１１を経由して並列接続されたエンハンスメント型ＮＭＯＳトランジスタＭ１２とで構成される。Ｄ１１，Ｄ１２はトランジスタＭ１１，Ｍ１２の寄生ダイオードである。なお、トランジスタＭ１１の構造は、例えば図１４に示すようにＰ基板上に構成され、寄生バイポーラｎｐｎトランジスタＱ１１が生成される。この構造は、トランジスタＭ１２についても同様である。

ＥＳＤパルスが信号端子１と接地端子２の間に印加されると、ＥＳＤ電流ＩesdはトランジスタＭ１１を経由して流れる。このとき、信号端子１に正極性のＥＳＤパルスが印加されると、寄生バイポーラトランジスタＱ１１がオンすることによって、そのＥＳＤ電流Ｉesdを逃がし、負極性のＥＳＤパルスが印加されると、寄生ダイオードＤ１１がオンしてそのＥＳＤ電流Ｉesdを逃がす。このように、ＥＳＤパルスが印加したときは、過電圧保護回路３０うちの保護素子をできるだけ迅速にオンさせて低インピーダンス経路を作ることで、内部回路２０に過電圧が印加されるのを防いでいる。トランジスタＭ１２は、内部回路２０に過電圧が印加することを防止するために、挿入したものである。

次に、図１５にＥＯＳ電圧の印加モデルを示す。ＥＳＤパルスがμsecのオーダーの短いパルスであったのに対し、ＥＯＳ電圧は、半導体装置の出荷テストにおいて、半導体装置の接地とテスタの接地とが異なる等に起因して、ｍsec〜secのオーダーの長時間持続し、当該半導体装置１００の動作電圧ＶＤＤ（例えば、３．３Ｖ）よりも遥かに大きな電圧Ｖeos（例えば、１０Ｖ〜２０Ｖ）を印加し続ける。このとき、過電圧保護回路３０がオンしてしまうと、アンペアオーダーの電流が長時間流れ続けてしまうので、その過電圧保護回路３０が破壊されてしまう。したがって、ＥＯＳ電圧に対しては、過電圧保護回路３０がオンしないようにしなければならない。

前記した過電圧保護回路３０における電圧-電流特性を図１６に示す。接地端子２を０Ｖとした場合の信号端子１の電圧と、その信号端子１から半導体装置１００の内部に流れる電流の関係を示している。信号端子１に正極性のＥＯＳ電圧を与えた場合、トリガ電圧Ｖtrig以下では電流が流れず、いったんトリガ電圧Ｖtrigを越えると寄生バイポーラトランジスタＱ１１がオンし、電流を流し始める。一方、信号端子１に負極性の電位を与えた場合は、寄生ダイオードＤ１１が電流を流すため、その電圧がダイオードＤ１１の順方向閾値電圧Ｖt_dio以下になると、低インピーダンスで電流が流れ、過電圧保護回路３０が破壊されてしまうおそれがある。

ここで、正極性の電位を与えた場合のトリガ電圧Ｖtrigと負極性の電位を与えた場合の順方向閾値電圧Ｖt_dioを比較すると、
｜Ｖtrig｜＞＞｜Ｖt_dio｜
であり、正極性の電位に対する場合と比較して負極性の電位に対する場合は、ＥＯＳ耐圧が非常に弱くなっている。したがって、負極性のＥＯＳ電圧が入力された場合には、半導体装置１００は極めて弱くなる。

以上説明したＥＳＤパルスとＥＯＳ電圧の印加の問題を両方とも解決する従来技術が、特許文献１に記載されている。図１７はこの従来技術の過電圧保護回路４０を示す図である。この過電圧保護回路４０は、信号端子１と内部回路２０の間にディプリーション型ＮＭＯＳトランジスタＭ２１，Ｍ２２、保護抵抗Ｒ２１が順次直列接続され、トランジスタＭ２１，Ｍ２２間と接地との間にダイオードＤ２３が、また保護抵抗Ｒ２１と内部回路２０の共通接続点と接地の間にダイオードＤ２４が接続された構成である。トランジスタＭ２１，Ｍ２２はゲートとソースが共通接続されている。Ｄ２１，Ｄ２２はトランジスタＭ２１，Ｍ２２の寄生ダイオードである。

ダイオードＤ２３，Ｄ２４の逆バイアスブレークダウン電圧ＢＶ_D23，ＢＶ_D24は、
ＢＶ_D23＞ＢＶ_D24
の関係にある。Ｄ２１，Ｄ２２の逆バイアスブレークダウン電圧は、ＢＶ_D21，ＢＶ_D22である。

この過電圧保護回路４０は、通常の動作時は、トランジスタＭ２１，Ｍ２２がいずれもディプリーション型であるため、オンとなっており、信号端子１に入力された信号は、トランジスタＭ２１，Ｍ２２、保護抵抗Ｒ２１を経由して、そのまま内部回路２０に伝達される。このとき、ダイオードＤ２３，Ｄ２４はオフとなっている。

信号端子１に正極性のＥＳＤパルスが印加したときは、ダイオードＤ２３がブレークダウンしてダイオードＤ２３を介して端子２に電流を流す。このとき、ダイオードＤ２４にも電流が流れるため、内部回路には、トランジスタＭ２２、抵抗Ｒ２１で降下した電位しかかからない。そのため、過電圧から守ることができる。

ＥＯＳ電圧が印加したときのメカニズムは以下の通りとなる。図１８Ａに示すように、信号端子１に印加する正極性の電圧が０Ｖから上昇すると、逆バイアスブレークダウン電圧ＢＶ_D24の低いダイオードＤ２４がオンし始める。このとき、トランジスタＭ２１，Ｍ２２、保護抵抗Ｒ２１にも電流が流れるが、トランジスタＭ２１，Ｍ２２が飽和動作するため、信号端子１の電圧が上っても、電流は増えない（図１９）。信号端子１の電圧がさらに高くなり、ダイオードＤ２３にかかる電圧が逆バイアスブレークダウン電圧ＢＶ_D23を越えると、電流が増え始める。さらに、寄生ダイオードＤ２２がブレークダウンして大電流が流れるようになる。逆バイアスブレークダウン電圧ＢＶ_D23を越えた時点で大電流が流れるため、正極性方向のＥＯＳ耐圧は、ＢＶ_D23となる。

一方、図１８Ｂに示すように、信号端子１に負極性の電圧が印加する場合、図１９に示すように、ダイオードＤ２３の順方向閾値電圧Ｖt_dio以下になると、ダイオードＤ２３が順方向バイアスとなり、接地端子２からダイオードＤ２３、トランジスタＭ２１を経由し、信号端子１に電流が流れる。このとき、トランジスタＭ２１は飽和動作となるため、電流が一定となる。信号端子１に印加する負極性の電圧がさらに低下し、寄生ダイオードＤ２１に逆バイアスブレークダウン電圧ＢＶ_D21を越える電圧が印加されると、その寄生ダイオードＤ２１がブレークダウンして、大電流が流れるようになり、破壊される。したがって、負極性方向のＥＯＳ耐圧は、−ＢＶ_D21となる。

図１３に示した一般的な過電圧保護回路３０のＥＯＳ耐圧は、図１６に示したように、負極性側が非常に低いが、図１７に示す過電圧保護回路４０では、正極性方向と負極性方向のＥＯＳ耐圧が、寄生ダイオードＤ２１により、同等の値になっている。

特許第３００９６１４号公報

ところが、図１７に示した過電圧保護回路では、信号端子１から接地端子２までの経路は、トランジスタＭ２１とダイオードＤ２３の２段構成が必要となっている。トランジスタＭ２１とダイオードＤ２３のそれぞれは、ＥＳＤパルスの印加時に数アンペアの電流を流す必要があるため、それ自身が壊れないようにするために、そのサイズを大きくする必要がある。このように大きなサイズの素子が２つ必要となるため、回路面積を増大させる。仮に、面積の増大の抑制を優先して、素子のサイズを小さくすると、ＥＳＤパルスを流す経路の抵抗が増大し、耐圧の劣化を招く。

また、ＥＳＤの保護素子として、ディプリーション型トランジスタが必要であり、エンハンスメント型トランジスタの製造プロセスの場合、ディプリーション型に対応していない限り、回路を実現できない。また、たとえ対応している場合であっても、ディプリーション型用に特殊な対応をする必要があるため、マスクコストの増大、製造時間の増大等の要因となってしまう。

本発明の目的は、ＥＳＤ保護素子によるＥＳＤパルスの流れる経路の抵抗の増大を抑制してＥＳＤ耐圧を高くし、且つ、製造コストの増大を抑制した過電圧保護回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の過電圧保護回路は、信号端子と第
１の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路にお
いて、前記信号端子と前記第１の電源端子の間に短時間の第１の過電圧が印加したとき該
第１の過電圧の放電経路を形成するトランジスタを有する保護部と、前記信号端子と前記
第１の電源端子の間に、長時間持続の第２の過電圧が印加したとき、前記第２の過電圧が
前記信号端子が正極性となるように印加したときにも、負電極となるように印加したとき
にも、前記保護部の前記トランジスタのゲートおよびバックゲートの電圧を制御して前記
トランジスタをオフさせる制御部と、を備え、前記保護部の前記トランジスタは、前記信号端子にドレインとソースの一方が接続され、前記第１の電源端子にドレインとソースの他方が接続され、且つゲートとバックゲートが共通接続されたエンハンスメント型ＭＯＳの第１の導電型の第１のトランジスタからなり、前記制御部は、前記信号端子が正極性となるよう前記第２の過電圧が印加したとき、前記第１のトランジスタのゲートとバックゲートを前記第１の電源端子に接続し、前記信号端子が負極性となるよう前記第２の過電圧が印加したとき、前記第１のトランジスタのゲートとバックゲートを前記信号端子に接続し、前記制御部は、前記第１の電源端子と前記第１のトランジスタのバックゲートとの間に接続されたエンハンスメント型ＭＯＳの第１の導電型の第２のトランジスタと、前記信号端子と前記第１のトランジスタのバックゲートとの間に接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第３のトランジスタと、前記信号端子と前記第２のトランジスタのゲートとの間に接続されゲートを第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第４のトランジスタと、前記第１のトランジスタのバックゲートと前記第１の電源端子との間に接続された第１の抵抗と、前記第２のトランジスタのゲートと通常動作時には前記第２のトランジスタをオンに制御する第２の電源端子との間に接続された第２の抵抗とを備えることを特徴とする。
請求項２にかかる発明は、信号端子と第１の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路において、前記信号端子と前記第１の電源端子の間に短時間の第１の過電圧が印加したとき該第１の過電圧の放電経路を形成するトランジスタを有する保護部と、前記信号端子と前記第１の電源端子の間に、長時間持続の第２の過電圧が印加したとき、前記第２の過電圧が前記信号端子が正極性となるように印加したときにも、負電極となるように印加したときにも、前記保護部の前記トランジスタのゲートおよびバックゲートの電圧を制御して前記トランジスタをオフさせる制御部と、を備え、前記保護部のトランジスタは、前記信号端子側にドレインとソースの一方が接続されたエンハンスメント型ＭＯＳの第１の導電型の第５のトランジスタと、前記第１の電源端子側にドレインとソースの一方が接続されたエンハンスメント型ＭＯＳの第１の導電型の第６のトランジスタのカスコード接続からなり、前記制御部は、前記信号端子と前記第１の電源端子の間に前記第２の過電圧が印加したときに、前記第５および第６のトランジスタのバックゲートの電位を、前記信号端子と前記第１の電源端子のうちの低い電位側の端子に切り替える第１の制御部と、前記第５および第６のトランジスタのうちの低い電位側となった前記信号端子又は前記第１の電源端子の側のトランジスタのゲートを低い第１の電位に接続し、前記第５および第６のトランジスタのうちの高い電位となった前記信号端子又は前記第１の電源端子の側のトランジスタのゲートを前記第１の電位より高く且つ前記信号端子又は第１の電源端子の内の高い電位側の電位より低い第２の電位に接続する第２の制御部とを備えることを特徴とする。
請求項３にかかる発明は、請求項２に記載の過電圧保護回路において、前記第１の制御部は、前記第１の電源端子と前記第５および第６のトランジスタのバックゲートとの間に接続されたエンハンスメント型ＭＯＳの第１の導電型の第２のトランジスタと、前記信号端子と前記第５および第６のトランジスタのバックゲートとの間に接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第３のトランジスタと、前記信号端子と前記第２のトランジスタのゲートとの間に接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第４のトランジスタと、前記第５および第６のトランジスタのバックゲートと前記第１の電源端子との間に接続された第１の抵抗と、前記第２のトランジスタのゲートと通常動作時には前記第２のトランジスタをオンに制御する第２の電源端子との間に接続された第２の抵抗とを備え、前記第２の制御部は、前記第６のトランジスタのゲートと前記第１の電源端子との間に接続された第３の抵抗と、前記信号端子にドレイン又はソースの一方が接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第７のトランジスタと、該第７のトランジスタのドレイン又はソースの他方と前記第３の抵抗との間に接続された第４の抵抗と、前記信号端子と前記第１の電源端子との間に前記信号端子側がカソードとなるように該カソード側の第５の抵抗を介して接続されたツェナーダイオードと、前記第５のトランジスタのゲートに該ゲート側がカソードとなるように接続されたダイオード接続のエンハンスメント型ＭＯＳの第１の導電型の第８のトランジスタと、該第８のトランジスタと前記信号端子との間に接続されゲートを前記ツェナーダイオードのカソード側のノードに接続されたエンハンスメント型ＭＯＳの第２の導電型の第９のトランジスタとを備え、且つ前記第５のトランジスタのゲートが前記第２のトランジスタのゲートに接続される、ことを特徴とする。

請求項１乃至３にかかる発明によれば、正極性、負極性のいずれの極性の第２の過電圧（ＥＯＳ電圧）印加に対しても、高い耐圧を得ることができる。また、エンハンスメント型のみのトランジスタで実現することができ、製造コストを低減できる。また、保護素子の段数を１段にすることができ、大電流を流す役割をもつ素子が１つですみ、第１の過電圧（ＥＳＤパルス）を流す経路の抵抗の増大が抑えられる。また、ＭＯＳトランジスタをカスコード接続して保護部を構成する請求項２および３にかかる発明によれば、正極性方向、負極性方向ともに、耐圧をさらに高くすることが可能となる。

本発明の過電圧保護回路の原理回路図である。（ａ）、（ｂ）は図１の過電圧保護回路の動作説明図である。図１の過電圧保護回路の電圧-電流特性図である。本発明の第１の実施例の過電圧保護回路の回路図である。図４の過電圧保護回路のトランジスタ構造の説明図である。図４の過電圧保護回路の通常動作時の動作説明図である。図４の過電圧保護回路の正極性のＥＯＳ電圧印加時の動作説明図である。図４の過電圧保護回路の負極性のＥＯＳ電圧印加時の動作説明図である。第２の実施例の過電圧保護回路の回路図である。図７の過電圧保護回路の保護部のトランジスタ構造の説明図である。図７の過電圧保護回路の保護部の動作特性図である。図７の過電圧保護回路の通常動作時の動作説明図である。図７の過電圧保護回路の正極性のＥＯＳ電圧印加時の動作説明図である。図７の過電圧保護回路の負極性のＥＯＳ電圧印加時の動作説明図である従来の過電圧保護回路のＥＳＤパルスの印加モデルの説明図である。従来の過電圧保護回路のＥＳＤパルス印加時の動作説明図である。従来の別の過電圧保護回路の回路図である。図１３の過電圧保護回路のトランジスタ構造の説明図である。図１３の過電圧保護回路のＥＯＳ電圧の印加モデルの説明図である。図１３の過電圧保護回路の電圧-電流特性図である。特許文献１に記載の従来の過電圧保護回路の回路図である。図１７の過電圧保護回路の正極性のＥＯＳ電圧印加時の動作説明図である。図１７の過電圧保護回路の負極性のＥＯＳ電圧印加時の動作説明図である。図１７の過電圧保護回路の電圧-電流特性図である。

＜本発明の原理＞
図１に本発明の過電圧保護回路１０の原理構成を示す。本発明では、保護部１１の保護素子としてエンハンスメント型ＮＭＯＳトランジスタＭ１を使用し、バックゲート制御部１２Ａとゲート制御部１２Ｂにより、そのトランジスタＭ１を制御する。すなわち、信号端子１に印加するＥＯＳ電圧の極性が正極性のときは、図２（ａ）に示すように、そのトランジスタＭ１のゲートとバックゲート（ｓｕｂ）を、制御部１２Ａ，１２Ｂによって接地端子２に接続してそのトランジスタＭ１を強制オフさせ、負極性のときは、図２（ｂ）に示すように、制御部１２Ａ，１２Ｂによって信号端子１に接続して同様にそのトランジスタＭ１を強制オフさせる。これにより、図３に示すように、０Ｖを中心として正極性方向と負極性方向の両方に、高い耐圧を得ることができる。

これにより、本発明では、信号端子１から接地端子２までの経路の保護部１１の保護素子を１段構成で実現できる。また、その過電圧保護回路１０をエンハンスメント型ＮＭＯＳトランジスタのみで構成できる。さらに、信号端子１に正極性、負極性いずれのＥＯＳ電圧が印加した場合でも、高い耐圧が得られる。なお、ＥＳＤパルスが印加したときは、図１３、図１４での説明と同様の動作により、内部回路２０の保護が行われる。また、保護部１１のトランジスタをＰＭＯＳで構成するときは、そのバックゲートとゲートの前記信号端子１、接地端子２に対する接続は、上記と逆に切り替えることで、信号端子１に印加するＥＯＳ電圧の極性に応じて、そのＰＭＯＳトランジスタを強制オフできる。なお、本発明のＥＳＤ用保護回路は、ＥＯＳ用保護回路とセットで使用することが一般的であり、図１ではＥＯＳ用保護回路は省略しているが、実際にはＥＳＤ保護用回路とともに配置する。

＜第１の実施例＞
図４に本発明の第１の実施例の過電圧保護回路１０の具体的な構成を示す。ここでは、保護部１１の保護素子としてのトランジスタＭ１のゲートとバックゲートの電位を、共通の制御部１２で制御する。この制御部１２は、信号端子１と接地端子２の間に、順に直列接続されたエンハンスメント型ＮＭＯＳトランジスタＭ２，Ｍ３と、ドレインが信号端子１に、ソースがトランジスタＭ２のゲートに、ゲートが接地端子２に、それぞれ接続されたエンハンスメント型ＮＭＯＳトランジスタＭ４と、トランジスタＭ２，Ｍ３の共通接続点と接地端子２との間に接続された抵抗Ｒ１と、電源端子３とトランジスタＭ２のゲートの間に接続された抵抗Ｒ２とを備える。トランジスタＭ１のゲートとバックゲートは、トランジスタＭ２，Ｍ３の共通接続点に接続されている。また、トランジスタＭ１は信号端子１と接地端子２の間に接続されている。

図５に過電圧保護回路２０のデバイス構造を示す。本実施例では、内部回路２０が構成されるＰ型基板１０１に、そのＰ型基板１０１から電気的に分離したＰ型の島領域（サブストレート）１０２を形成し、この島領域１０２内にエンハンスメント型ＮＭＯＳトランジスタＭ１〜Ｍ４を形成する。なお、ｓｕｂは、抵抗Ｒ１を介してＧＮＤに接続されている。抵抗Ｒ１は、本実施例では、ポリシリコン配線で実現しているため、図５には図示しない。

さて、通常動作時では、例えば、電源端子３に３．３Ｖが印加し、信号端子１に０又は３．３Ｖの電圧が印加すると、図６Ａに示すように、トランジスタＭ３，Ｍ４がオフし、トランジスタＭ２がオンし、トランジスタＭ１のゲートとバックゲートが、このトランジスタＭ２を経由して接地端子２に低インピーダンスで接続される。このため、トランジスタＭ１のバックゲート電位は接地電位で安定しており、基板電位が揺れることでトランジスタＭ１が誤動作（オン）することが避けられている。

次に、信号端子１に正極性のＥＯＳ電圧が印加したときは、電源端子３の電圧が３．３Ｖである場合には、図６Ａと同様な状態となる。電源端子３の電圧が０Ｖの場合は、図６Ｂに示すように、トランジスタＭ１のゲートとバックゲートが抵抗Ｒ１を介して接地端子２に接続される。このとき、図５に示す島領域１０２と接地端子２（Ｐ型基板１０１）の間のインピーダンスが高いとしても、回路が高速で動作していないので、島領域１０２の電位は安定しており、問題が発生することはない。

一方、信号端子１に負極性のＥＯＳ電圧が印加したときは、図６Ｃに示すように、信号端子１の電位が接地端子２の電位より低くなるので、トランジスタＭ３，Ｍ４がオンし、トランジスタＭ２がオフする。トランジスタＭ３がオンすることにより、トランジスタＭ１のゲートとバックゲートの電位を、トランジスタＭ３のオン抵抗と抵抗Ｒ１の抵抗分割に応じた電位にするが、トランジスタＭ３のサイズを大きくすることで、信号端子１に正極性のＥＯＳ電圧が印加したときと反対に、そのゲートとバックゲートの電位を、信号端子１の電位（負電位）との差がトランジスタＭ１の閾値未満となるように保つことができる。

以上のように、通常動作を含めて信号端子１に正極性のＥＯＳ電圧が印加した場合は、トランジスタＭ１のゲートとバックゲートが接地端子２の電位になり、負極性のＥＯＳ電圧が印加した場合は、トランジスタＭ１のゲートとバックゲートが信号端子１の電位になり、いずれの場合もそのトランジスタＭ１が強制オフされる。

なお、信号端子１に正極性のＥＳＤパルスが印加したときは、トランジスタＭ１の寄生バイポーラトランジスタを経由して、信号端子１から接地端子２にＥＳＤ電流Ｉesdが流れ、信号端子１に負極性のＥＳＤパルスが印加したときも、トランジスタＭ１の寄生バイポーラを経由して接地端子２から信号端子１にＥＳＤ電流Ｉesdが流れる。

＜第２の実施例＞
図７に本発明の第２の実施例の過電圧保護回路１０’の構成を示す。本実施例では、保護部１１の保護素子として、エンハンスメント型ＮＭＯＳトランジスタＭ５，Ｍ６を信号端子１と接地端子２の間に順にカスコード接続する。そして、そのトランジスタＭ５，Ｍ６のバックゲート（ｓｕｂ）を、図４で説明した制御部１２と同じ構成のバックゲート制御部１２Ａで制御し、ゲートをゲート制御部１２Ｂで制御する。ゲート制御部１２Ｂは、抵抗Ｒ３，Ｒ４，Ｒ５と、エンハンスメント型ＮＭＯＳトランジスタＭ７，Ｍ８と、エンハンスメント型ＰＭＯＳトランジスタＭ９と、ツェナーダイオードＺＤ１とを備える。トランジスタＭ７と抵抗Ｒ４，Ｒ３は信号端子１と接地端子２との間に順に直列接続されている。トランジスタＭ８，Ｍ９は、信号端子１と、共通に接続されたトランジスタＭ５のゲートおよびトランジスタＭ２のゲートとの間に、順に直列接続されている。トランジスタＭ８はトランジスタＭ５のゲート側がカソードとなるようにダイオード接続され、トランジスタＭ９はそのゲートがツェナーダイオードＺＤ１のカソード側に接続されている。抵抗Ｒ５は信号端子１と内部回路２０との間に直列接続されている。抵抗Ｒ３，Ｒ４の共通接続点はトランジスタＭ６のゲートに接続されている。ツェナーダイオードＺＤ１のカソードは、内部回路２０と抵抗Ｒ５との間のノードに、アノードは接地端子２に接続されている。このツェナーダイオードＺＤ１の逆バイアスブレークダウン電圧ＢＶzd1は、動作電圧（例えば、３．３Ｖ）より高く、トランジスタＭ５，Ｍ６の耐圧より低く設定（例えば、８Ｖ）される。

図８に保護部１１のトランジスタＭ５，Ｍ６の構造を示す。ここでは、半導体基板の島領域１０２内に設けられるトランジスタＭ５のソースとトランジスタＭ６のドレインを共通とすることで、図９に示すように、寄生バイポーラｎｐｎトランジスタＱ１のコレクタがトランジスタＭ５のドレインに、エミッタがトランジスタＭ６のソースに形成される。なお、ｓｕｂは、抵抗Ｒ１を介してＧＮＤに接続している。抵抗Ｒ１は本実施例では、ポリシリコン配線で実現しているため、図８には図示しない。

本実施例は、正極性方向と負極性方向のＥＯＳ耐圧を第１の実施例と同様に等価に保ちつつ、そのＥＯＳ耐圧を第１の実施例よりも上げたものである。そして、保護部１１のトランジスタＭ５，Ｍ６のバックゲートとゲートを、独立して制御している。また、保護部１１はトランジスタＭ５，Ｍ６のカスコード構成として、図８に示すように、トランジスタＭ５のソースとトランジスタＭ６のドレインを共通にすることで、寄生バイポーラトランジスタＱ１を有効にする。ＥＳＤパルスの印加時は、トランジスタＱ１が動作するため、信号端子１と接地端子２の間の保護部１１は１段とみなされる。

保護部１１のトランジスタＭ５，Ｍ６の電圧-電流特性を図９に示す。図４で説明した第１の実施例の１段の保護部１１のトランジスタＭ１のトリガ電圧Ｖtrig１（single）と比較して、第２の実施例では、トランジスタＭ５のゲート電圧Ｖgate５分だけ高いトリガ電圧Ｖtrig２（cascode)となっている。ゲート電圧Ｖgate５が高くなると、トランジスタＭ５のドレイン・ゲート間の電位差が小さくなり、ドレイン側の電界が弱まるため、寄生トランジスタＱ１がオンし難くなる。したがって、そのトランジスタＱ１をオンさせるためには、トランジスタＭ５のドレイン電圧を高くする必要がある。ＥＯＳ対策の観点からは、トランジスタＭ５のドレイン電圧を高くしないとトランジスタＱ１がオンしないため、ＥＯＳ耐圧が高くなる。このようにして、本実施例では、正極性のＥＯＳ電圧印加において、トランジスタＭ５のゲート電圧Ｖgate５を高く保ち、負極性のＥＯＳ電圧印加において、トランジスタＭ６のゲート電圧Ｖgate６を高く保つことで、ＥＯＳ耐圧を向上させている。

さて、通常動作時では、例えば、電源端子３に３．３Ｖが印加し、信号端子１に０又は３．３Ｖの電圧が印加するので、図１０Ａに示すように、トランジスタＭ２のゲートがオンし、トランジスタＭ５，Ｍ６のバックゲートが接地端子２に低インピーダンスで接続される。このため、トランジスタＭ５，Ｍ６のバックゲート電位は接地電位で安定しており、基板電位が揺れることでトランジスタＭ５，Ｍ６が誤動作（オン）することはない。また、トランジスタＭ７がオフするので、トランジスタＭ６がオフ状態となる。したがって、トランジスタＭ５のゲート電位が高くなってオンしても、信号端子１と接地端子２の間にリーク経路は形成されない。

次に、信号端子１に正極性のＥＯＳ電圧が印加したときは、図１０Ｂに示すように、ツェナーダイオードＺＤ１がオンすることで、トランジスタＭ９がオンし、そのトランジスタＭ９とトランジスタＭ８を経由して抵抗Ｒ２に電流が流れ、トランジスタＭ５のゲート電圧Ｖgate５が０Ｖよりも高く、想定されるＥＯＳ電圧以上の耐圧が得られるように設定される。これにより、そのトランジスタＭ５のドレイン・ゲート間の電位差が減少し、寄生バイポーラトランジスタＱ１の耐圧が向上する。また、トランジスタＭ６はそのゲートが抵抗Ｒ３を経由して接地され、オフする。このようにして、保護部１１に電流は流れず、その耐圧が向上する。

一方、信号端子１に負極性のＥＯＳ電圧が印加したときは、図１０Ｃに示すように、トランジスタＭ３，Ｍ４がオンして、トランジスタＭ２がオフし、トランジスタＭ５，Ｍ６のバックゲートの電位を、トランジスタＭ３のオン抵抗と抵抗Ｒ１の抵抗分割に応じた電位にすることは、第１の実施例と同じである。また、トランジスタＭ５は、そのゲートがトランジスタＭ４を経由して信号端子１の負極性電圧となり、オフする。一方、トランジスタＭ７がオンすることで、抵抗Ｒ３，Ｒ４、トランジスタＭ７の経路を電流が流れて、トランジスタＭ６のゲート電位Ｖgate６は、その抵抗分割による電圧となる。このゲート電位Ｖgate６は信号端子１の電圧より高いので、前記した正極性のＥＯＳ電圧が印加したときの状態においてトランジスタＭ５とＭ６を反転させた状態に等しくなる。したがって、正極性のＥＯＳ電圧が印加した場合と同様に耐圧を高くすることができる。なお、この負極性のＥＯＳ電圧が印加したときは、ツェナーダイオードＺＤ１経由で電流が流れるが、抵抗Ｒ５でその電流値が制限されるので、動作上の問題はない。

１：信号端子、２：接地端子、３：電源端子
１０，１０’：過電圧保護回路、１１：保護部、１２：制御部、１２Ａ：バックゲート制御部、１２Ｂ：ゲート制御部
２０：内部回路
３０：過電圧保護回路
４０：過電圧保護回路

Claims

信号端子と第１の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路において、
前記信号端子と前記第１の電源端子の間に短時間の第１の過電圧が印加したとき該第１の過電圧の放電経路を形成するトランジスタを有する保護部と、
前記信号端子と前記第１の電源端子の間に、長時間持続の第２の過電圧が印加したとき、前記第２の過電圧が前記信号端子が正極性となるように印加したときにも、負電極となるように印加したときにも、前記保護部の前記トランジスタのゲートおよびバックゲートの電圧を制御して前記トランジスタをオフさせる制御部と、
を備え、
前記保護部の前記トランジスタは、前記信号端子にドレインとソースの一方が接続され、前記第１の電源端子にドレインとソースの他方が接続され、且つゲートとバックゲートが共通接続されたエンハンスメント型ＭＯＳの第１の導電型の第１のトランジスタからなり、
前記制御部は、前記信号端子が正極性となるよう前記第２の過電圧が印加したとき、前記第１のトランジスタのゲートとバックゲートを前記第１の電源端子に接続し、前記信号端子が負極性となるよう前記第２の過電圧が印加したとき、前記第１のトランジスタのゲートとバックゲートを前記信号端子に接続し、
前記制御部は、
前記第１の電源端子と前記第１のトランジスタのバックゲートとの間に接続されたエンハンスメント型ＭＯＳの第１の導電型の第２のトランジスタと、前記信号端子と前記第１のトランジスタのバックゲートとの間に接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第３のトランジスタと、前記信号端子と前記第２のトランジスタのゲートとの間に接続されゲートを第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第４のトランジスタと、前記第１のトランジスタのバックゲートと前記第１の電源端子との間に接続された第１の抵抗と、前記第２のトランジスタのゲートと通常動作時には前記第２のトランジスタをオンに制御する第２の電源端子との間に接続された第２の抵抗とを備えることを特徴とする過電圧保護回路。
信号端子と第１の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路において、
前記信号端子と前記第１の電源端子の間に短時間の第１の過電圧が印加したとき該第１の過電圧の放電経路を形成するトランジスタを有する保護部と、
前記信号端子と前記第１の電源端子の間に、長時間持続の第２の過電圧が印加したとき、前記第２の過電圧が前記信号端子が正極性となるように印加したときにも、負電極となるように印加したときにも、前記保護部の前記トランジスタのゲートおよびバックゲートの電圧を制御して前記トランジスタをオフさせる制御部と、
を備え、
前記保護部のトランジスタは、前記信号端子側にドレインとソースの一方が接続されたエンハンスメント型ＭＯＳの第１の導電型の第５のトランジスタと、前記第１の電源端子側にドレインとソースの一方が接続されたエンハンスメント型ＭＯＳの第１の導電型の第６のトランジスタのカスコード接続からなり、
前記制御部は、前記信号端子と前記第１の電源端子の間に前記第２の過電圧が印加したときに、前記第５および第６のトランジスタのバックゲートの電位を、前記信号端子と前記第１の電源端子のうちの低い電位側の端子に切り替える第１の制御部と、前記第５および第６のトランジスタのうちの低い電位側となった前記信号端子又は前記第１の電源端子の側のトランジスタのゲートを低い第１の電位に接続し、前記第５および第６のトランジスタのうちの高い電位となった前記信号端子又は前記第１の電源端子の側のトランジスタのゲートを前記第１の電位より高く且つ前記信号端子又は第１の電源端子の内の高い電位側の電位より低い第２の電位に接続する第２の制御部とを備えることを特徴とする過電圧保護回路。
請求項２に記載の過電圧保護回路において、
前記第１の制御部は、前記第１の電源端子と前記第５および第６のトランジスタのバックゲートとの間に接続されたエンハンスメント型ＭＯＳの第１の導電型の第２のトランジスタと、前記信号端子と前記第５および第６のトランジスタのバックゲートとの間に接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第３のトランジスタと、前記信号端子と前記第２のトランジスタのゲートとの間に接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第４のトランジスタと、前記第５および第６のトランジスタのバックゲートと前記第１の電源端子との間に接続された第１の抵抗と、前記第２のトランジスタのゲートと通常動作時には前記第２のトランジスタをオンに制御する第２の電源端子との間に接続された第２の抵抗とを備え、
前記第２の制御部は、前記第６のトランジスタのゲートと前記第１の電源端子との間に接続された第３の抵抗と、前記信号端子にドレイン又はソースの一方が接続されゲートを前記第１の電源端子に接続したエンハンスメント型ＭＯＳの第１の導電型の第７のトランジスタと、該第７のトランジスタのドレイン又はソースの他方と前記第３の抵抗との間に接続された第４の抵抗と、前記信号端子と前記第１の電源端子との間に前記信号端子側がカソードとなるように該カソード側の第５の抵抗を介して接続されたツェナーダイオードと、前記第５のトランジスタのゲートに該ゲート側がカソードとなるように接続されたダイオード接続のエンハンスメント型ＭＯＳの第１の導電型の第８のトランジスタと、該第８のトランジスタと前記信号端子との間に接続されゲートを前記ツェナーダイオードのカソード側のノードに接続されたエンハンスメント型ＭＯＳの第２の導電型の第９のトランジスタとを備え、且つ前記第５のトランジスタのゲートが前記第２のトランジスタのゲートに接続される、ことを特徴とする過電圧保護回路。