JP2016162884A - 静電気保護回路 - Google Patents

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Abstract

【課題】ＥＳＤサージを十分に放電出来ると共に、放電用のシャント素子を焼損による破壊から保護することが出来る静電気保護回路を提供すること。
【解決手段】一つの実施形態によれば、静電気保護回路は、第１の電源ラインと第２の電源ラインを有する。前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記第１の電源ラインと前記第２の電源ラインの間の電圧変動に応答してトリガ信号を出力するトリガ回路を有する。前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ回路のトリガ信号によりオン／オフが制御されるシャント素子を有する。前記シャント素子の主電流路の電流値が予め定めた閾値を超えた時に制御信号を前記シャント素子に供給して、前記シャント素子をオフにする制御回路を有する。
【選択図】図１

Description

本実施形態は、静電気保護回路に関する。
従来、ＥＳＤ (Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対する保護回路の提案が、種々行われている。ＥＳＤは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
静電気保護回路の代表例に、ＲＣＴ（ＲＣ Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のシャントトランジスタを駆動する構成となっている。放電用のシャントトランジスタのオン時間はトリガ回路の時定数により定まる為、トリガ回路の時定数はＥＳＤサージを十分放電できる時定数とする必要がある。しかしながら、長時間に亘って大きな電流が放電用のシャントトランジスタに流れ続けると放電用のシャントトランジスタ自体が焼損し破壊に至ると言った事態が生じる恐れがある。
特開２０１４−８６５８０号公報 特開２００８−２３５８８６号公報 特開平８−３２１７５６号公報 特表２００９−５３４８４５号公報
本発明の一つの実施形態は、ＥＳＤサージを十分に放電出来ると共に、放電用のシャント素子を焼損による破壊から保護することが出来る静電気保護回路を提供することを目的とする。
本発明の一つの実施形態によれば、静電気保護回路は、第１の電源ラインと第２の電源ラインを有する。前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記第１の電源ラインと前記第２の電源ラインの間の電圧変動に応答してトリガ信号を出力するトリガ回路を有する。前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ回路のトリガ信号によりオン／オフが制御されるシャント素子を有する。前記シャント素子の主電流路の電流値が予め定めた閾値を超えた時に制御信号を前記シャント素子に供給して、前記シャント素子をオフにする制御回路を有する。
図１は第１の実施形態の静電気保護回路を示す図である。 図２は第２の実施形態の静電気保護回路を示す図である。 図３は第３の実施形態の静電気保護回路を示す図である。 図４は第４の実施形態の静電気保護回路を示す図である。 図５は第５の実施形態の静電気保護回路を示す図である。
以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、第１の電源端子１０に接続される第１の電源ライン１４を有する。第１の電源端子１０には、定常動作時に、例えば、高電位側の電源電圧ＶＣＣが印加される。本実施形態の静電気保護回路は、第２の電源端子１２に接続される第２の電源ライン１６を有する。第２の電源端子１２には、定常動作時に、例えば、低電位側の接地電位ＶＳＳが印加される。第１の電源ライン１４と第２の電源ライン１６の間の電圧によってバイアスされる内部回路が接続されるが省略している。
本実施形態の静電気保護回路は、第１の電源ライン１４と第２の電源ライン１６の間に接続されるトリガ回路２０を有する。トリガ回路２０は、第１の電源ライン１４と第２の電源ライン１６の間の電圧に応答してトリガ信号を出力する。
本実施形態の静電気保護回路は、第１の電源ライン１４と第２の電源ライン１６の間に接続されるシャント回路５０を有する。シャント回路５０は、例えば、主電流路であるソース・ドレイン路が第１の電源ライン１４と第２の電源ライン１６の間に接続されるＭＯＳトランジスタで構成されるシャント素子（図示せず）を有する。シャント回路５０には、トリガ回路２０から信号ライン２４を介してトリガ信号が供給される。
本実施形態の静電気保護回路は、第１の電源ライン１４と第２の電源ライン１６の間に、シャント回路５０に直列に接続される過電流検出回路４０を有する。過電流検出回路４０は、シャント回路５０に流れる電流を検出し、シャント回路５０を流れる電流が予め設定した閾値電流を超えると制御信号を出力する。
本実施形態の静電気保護回路は、スイッチ回路３０を有する。スイッチ回路３０は過電流検出回路４０からの制御信号に応答してシャント回路５０をオフにする。
本実施形態の静電気保護回路においては、シャント回路５０に流れる電流が予め定めた電流を超えると、過電流検出回路４０が応答してスイッチ回路３０を動作させ、シャント回路５０をオフにする制御を行う。これにより、シャント回路５０を構成するシャント素子を過電流による破壊から保護することが出来る。過電流検出回路４０が応答する電流の値は、シャント素子に許容される電流の値を考慮して、任意に設定することが出来る。例えば、ＥＳＤ規格で定めるピーク電流を閾値とすることが出来る。すなわち、シャント回路５０を流れる電流がＥＳＤ規格で定めるピーク電流を超えたことを過電流検出回路４０が検出した時にシャント回路５０をオフにする制御を行う構成とすることが出来る。例えば、ＥＳＤ試験規格の人体帯電モデル（ＨＢＭ法：Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）においては、ピーク電流は１．３３Ａ（アンペア）と定めている。
（第２の実施形態）
図２は、第２の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路は、第１の電源ライン１４と第２の電源ライン１６の間に接続されるトリガ回路２０を有する。トリガ回路２０は、コンデンサ２１と抵抗２２の直列回路を有する。コンデンサ２１と抵抗２２の共通接続ノード２３が、トリガ回路２０の出力端を構成する。
例えば、トリガ回路２０を構成するコンデンサ２１と抵抗２２で構成されるＣＲ回路の時定数は、ＥＳＤ試験規格を満たす値に設定される。ＥＳＤ人体帯電モデルでは、１００ｐＦ（ピコファラッド）に充電した電荷を、１．５ｋΩ（キロオーム）の抵抗を介して放電させる試験を行う。この為、トリガ回路２０の時定数は、このＥＳＤ試験規格である１００ｐＦのコンデンサと１．５ｋΩの抵抗による時定数１５０ｎＳ（ナノ秒）を考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳ（マイクロ秒）に設定される。ＥＳＤサージを十分に放電する為である。例えば、コンデンサ２１の値を１ｐＦとし、抵抗２２の値を１ＭΩとすることにより、時定数を１μＳに設定する。
トリガ回路２０の共通接続ノード２３は、信号ライン２４を介してシャント回路５０を構成するＮＭＯＳトランジスタ５１のゲートに接続される。ＮＭＯＳトランジスタ５１のソースは、第２の電源ライン１６に接続される。ＮＭＯＳトランジスタ５１のドレインは、抵抗４６を介して第１の電源ライン１４に接続される。これにより、ＮＭＯＳトランジスタ５１の主電流路であるソース・ドレイン路は、第１の電源ライン１４と第２の電源ライン１６の間に接続される。
抵抗４６とＮＭＯＳトランジスタ５１のドレインの接続端４５がＰＭＯＳトランジスタ４１のゲートに接続される。ＰＭＯＳトランジスタ４１のソースは第１の電源ライン１４に接続され、ドレインは抵抗４３を介して第２の電源ライン１６に接続される。
ＰＭＯＳトランジスタ４１のドレインと抵抗４３の接続端４４がＮＭＯＳトランジスタ３１のゲートに接続される。ＮＭＯＳトランジスタ３１のソースは第２の電源ライン１６に接続され、ドレインはＮＭＯＳトランジスタ５１のゲートに接続される。
第１の電源端子１０に、第２の電源端子１２に対して正のＥＳＤサージが印加されると、トリガ回路２０に過渡的な電流が流れる。この過渡的な電流によって抵抗２２に生じる電圧降下がシャント素子を構成するＮＭＯＳトランジスタ５１の閾値電圧を超えるとＮＭＯＳトランジスタ５１がオンする。ＮＭＯＳトランジスタ５１がオンすることにより第１の電源ライン１４と第２の電源ライン１６の間にＥＳＤサージの放電路が形成される。
ＮＭＯＳトランジスタ５１がオンしてＮＭＯＳトランジスタ５１のソース・ドレイン路を流れる電流、すなわちＮＭＯＳトランジスタ５１のドレイン電流によって抵抗４６に生じる電圧降下がＰＭＯＳトランジスタ４１の閾値を超えるとＰＭＯＳトランジスタ４１がオンする。
ＰＭＯＳトランジスタ４１がオンしてＰＭＯＳトランジスタ４１のソース・ドレイン路を流れる電流、すなわちＰＭＯＳトランジスタ４１のドレイン電流によって抵抗４３に生じる電圧降下がスイッチ回路３０を構成するＮＭＯＳトランジスタ３１の閾値電圧を超えるとＮＭＯＳトランジスタ３１がオンする。ＮＭＯＳトランジスタ３１がオンすると、ＮＭＯＳトランジスタ５１のゲートの電位が引き下げられるため、ＮＭＯＳトランジスタ５１がオフする。
本実施形態によれば、シャント回路５０を構成するＮＭＯＳトランジスタ５１のドレイン電流が予め定めた閾値電流を超えた時にＮＭＯＳトランジスタ５１をオフさせる制御を行うことが出来る。すなわち、シャント回路５０を構成するＮＭＯＳトランジスタ５１のドレイン電流に応じた電圧降下を生じさせる抵抗４６と、抵抗４６に生じた電圧によりゲート・ソース間がバイアスされ、抵抗４６に生じた電圧によってオン／オフが制御されるＰＭＯＳトランジスタ４１により、ＮＭＯＳトランジスタ５１のドレイン電流が予め定めた電流値を超えたことを検出することが出来る。
ＰＭＯＳトランジスタ４１がオンした時にスイッチ回路３０を構成するＮＭＯＳトランジスタ３１をオンさせることにより、シャント回路５０を構成するＮＭＯＳトランジスタ５１に過電流が流れ続ける事態を回避することが出来る為、ＮＭＯＳトランジスタ５１を破壊から保護することが出来る。従って、トリガ回路２０の時定数を、ＥＳＤサージを十分に放電する為に長く設定した場合であっても、シャント回路５０を構成するＮＭＯＳトランジスタ５１を過電流による破壊から保護することが出来る。
シャント回路５０を構成するＮＭＯＳトランジスタ５１をオフさせる電流の閾値は、シャント回路５０を構成するＮＭＯＳトランジスタ５１に許容される電流の値を考慮して、任意に設定することが出来る。例えば、ＥＳＤ規格で定めるピーク電流を閾値として設定することが出来る。すなわち、ＥＳＤ規格で定めるピーク電流を超える電流がＮＭＯＳトランジスタ５１のドレイン電流として流れ、その時に抵抗４６に生じる電圧降下によってＰＭＯＳトランジスタ４１がオンするように抵抗４６の抵抗値を設定することが出来る。
（第３の実施形態）
図３は、第３の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路は、トリガ回路２０のコンデンサ２１と抵抗２２の共通接続ノード２３とＮＭＯＳトランジスタ５１のゲート間に、バッファ回路６０が接続される。バッファ回路６０は、直列接続された２段のインバータ（６１、６２）を有する。インバータ（６１、６２）は、例えば、ＣＭＯＳインバータで構成することが出来る。トリガ回路２０のトリガ信号がバッファ回路６０により、波形整形され増幅されてＮＭＯＳトランジスタ５１のゲートに供給される。
本実施形態においては、トリガ回路２０のトリガ信号はバッファ回路６０を介してシャント回路５０を構成するＮＭＯＳトランジスタ５１のゲートに供給される。トリガ回路２０のトリガ信号をバッファ回路６０により増幅して駆動能力を高めてＮＭＯＳトランジスタ５１に供給することにより、ＮＭＯＳトランジスタ５１の電流容量を大きくすることができる。これにより、ＥＳＤサージに対する放電能力を高めることができる。
（第４の実施形態）
図４は、第４の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路は、シャント回路５０を構成するＰＭＯＳトランジスタ５２を有する。ＰＭＯＳトランジスタ５２のソースは、第１の電源ライン１４に接続される。ＰＭＯＳトランジスタ５２のドレインは、抵抗４６を介して第２の電源ライン１６に接続される。これにより、ＰＭＯＳトランジスタ５２の主電流路であるソース・ドレイン路は、第１の電源ライン１４と第２の電源ライン１６の間に接続される。
抵抗４６とＰＭＯＳトランジスタ５２のドレインの接続端４５がＮＭＯＳトランジスタ４２のゲートに接続される。ＮＭＯＳトランジスタ４２のソースは第２の電源ライン１６に接続され、ドレインは抵抗４３を介して第１の電源ライン１４に接続される。
ＮＭＯＳトランジスタ４２のドレインと抵抗４３の接続端４４がＰＭＯＳトランジスタ３２のゲートに接続される。ＰＭＯＳトランジスタ３２のソースは第１の電源ライン１４に接続され、ドレインはＰＭＯＳトランジスタ５２のゲートに接続される。
第１の電源端子１０に、第２の電源端子１２に対して正のＥＳＤサージが印加されると、トリガ回路２０に過渡的に電流が流れる。この過渡的な電流によって抵抗２２に生じる電圧降下がシャント素子を構成するＰＭＯＳトランジスタ５２の閾値電圧を超えるとＰＭＯＳトランジスタ５２がオンする。ＰＭＯＳトランジスタ５２がオンすることにより第１の電源ライン１４と第２の電源ライン１６の間にＥＳＤサージの放電路が形成される。
ＰＭＯＳトランジスタ５２がオンしてＰＭＯＳトランジスタ５２のソース・ドレイン路を流れる電流、すなわちＰＭＯＳトランジスタ５２のドレイン電流によって抵抗４６に生じる電圧降下がＮＭＯＳトランジスタ４２の閾値を超えるとＮＭＯＳトランジスタ４２がオンする。
ＮＭＯＳトランジスタ４２がオンしてＮＭＯＳトランジスタ４２のソース・ドレイン路を流れる電流、すなわちＮＭＯＳトランジスタ４２のドレイン電流によって抵抗４３に生じる電圧降下がスイッチ回路３０を構成するＰＭＯＳトランジスタ３２の閾値電圧を超えるとＰＭＯＳトランジスタ３２がオンする。ＰＭＯＳトランジスタ３２がオンすると、ＰＭＯＳトランジスタ５２のゲートの電位が引き上げられるため、ＰＭＯＳトランジスタ５２がオフする。
本実施形態によれば、シャント回路５０を構成するＰＭＯＳトランジスタ５２のドレイン電流が予め定めた閾値電流を超えた時にＰＭＯＳトランジスタ５２をオフさせる制御を行うことが出来る。すなわち、シャント回路５０を構成するＰＭＯＳトランジスタ５２のドレイン電流に応じた電圧降下を生じさせる抵抗４６と、抵抗４６に生じた電圧によりゲート・ソース間がバイアスされ、抵抗４６に生じた電圧によってオン／オフが制御されるＮＭＯＳトランジスタ４２により、ＰＭＯＳトランジスタ５２のドレイン電流が予め定めた電流値を超えたことを検出することが出来る。
ＮＭＯＳトランジスタ４２がオンした時にスイッチ回路３０を構成するＰＭＯＳトランジスタ３２をオンさせることにより、シャント回路５０を構成するＰＭＯＳトランジスタ５２に過電流が流れ続ける事態を回避することが出来る為、ＰＭＯＳトランジスタ５２を破壊から保護することが出来る。
シャント回路５０を構成するＰＭＯＳトランジスタ５２をオフさせる電流の閾値は、シャント回路５０を構成するＰＭＯＳトランジスタ５２に許容される電流の値を考慮して、任意に設定することが出来る。例えば、ＥＳＤ規格で定めるピーク電流を閾値として設定することが出来る。すなわち、ＥＳＤ規格で定めるピーク電流を超える電流がＰＭＯＳトランジスタ５２のドレイン電流として流れ、その時に生じる抵抗４６における電圧によってＮＭＯＳトランジスタ４２がオンするように抵抗４６の抵抗値を設定することが出来る。
（第５の実施形態）
図５は、第５の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、トリガ回路２０のトリガ信号はバッファ回路６０を介してシャント回路５０を構成するＰＭＯＳトランジスタ５２のゲートに供給される。トリガ回路２０のトリガ信号をバッファ回路６０により増幅して駆動能力を高めてＰＭＯＳトランジスタ５２に供給することにより、ＰＭＯＳトランジスタ５２の電流容量を大きくすることができる。これにより、ＥＳＤサージに対する放電能力を高めることができる。
シャントトランジスタとしては、耐圧の高い、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタを用いても良い。更に、バイポーラトランジスタをシャントトランジスタとして用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１の電源端子、１２ 第２の電源端子、１４ 第１の電源ライン、１６ 第２の電源ライン、２０ トリガ回路、３０ スイッチ回路、４０ 過電流検出回路、５０ シャント回路。

Claims (5)

  1. 第１の電源ラインと、
    第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインの間に接続され、前記第１の電源ラインと前記第２の電源ラインの間の電圧変動に応答してトリガ信号を出力するトリガ回路と、
    前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ回路のトリガ信号によりオン／オフが制御されるシャント素子と、
    前記シャント素子の主電流路の電流値が予め定めた閾値を超えた時に制御信号を前記シャント素子に供給して、前記シャント素子をオフにする制御回路と、
    を備えることを特徴とする静電気保護回路。
  2. 前記制御回路は、前記シャント素子の主電流路に直列に接続される抵抗と、前記抵抗に生じる電圧降下によってソース・ドレイン間がバイアスされるＭＯＳトランジスタを備えることを特徴とする請求項１に記載の静電気保護回路。
  3. 前記トリガ信号はバッファ回路を介して前記シャント素子に供給されることを特徴とする請求項１または２に記載の静電気保護回路。
  4. 第１の電源ラインと、
    第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインの間にコンデンサと第１の抵抗が直列接続され、トリガ信号を出力するトリガ回路と、
    前記第１の電源ラインと前記第２の電源ラインの間にソース・ドレイン路が接続され、前記トリガ信号によりオン／オフが制御される第１のＭＯＳトランジスタと、
    前記第１の電源ラインと前記第２の電源ライン間において、前記第１のＭＯＳトランジスタのソース・ドレイン路に直列に接続される第２の抵抗と、
    前記第１の電源ラインと前記第２の電源ライン間にソース・ドレイン路が接続され、前記第２の抵抗と前記第１のＭＯＳトランジスタの接続点にゲートが接続される第２のＭＯＳトランジスタと、
    前記第１の電源ラインと前記第２の電源ライン間において、前記第２のＭＯＳトランジスタのソース・ドレイン路に直列に接続される第３の抵抗と、
    前記第３の抵抗と前記第２のＭＯＳトランジスタの接続点にゲートが接続され、ソース・ドレイン路が前記第１のＭＯＳトランジスタのゲートと前記第１の電源ラインの間、または、前記第１のＭＯＳトランジスタのゲートと前記第２の電源ラインの間に接続される第３のＭＯＳトランジスタと、
    を備えることを特徴とする静電気保護回路。
  5. 前記トリガ信号は、バッファ回路を介して前記第１のＭＯＳトランジスタに供給されることを特徴とする請求項４に記載の静電気保護回路。
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