JP2009534845A - 電力状態の検出によるｅｓｄクランプ制御 - Google Patents

Abstract

本発明によれば、デバイスの望ましくないトリガリングを防止するためのトリガ回路を制御することにより、ＥＳＤ保護回路に対する改善が提供される。回路はＥＳＤクランプを備えており、該クランプにトリガ回路が結合されている。クランプおよびトリガ回路は、いずれも第１の基準電位に結合されている。回路は、さらに、トリガ回路に結合された制御ラインを備えている。制御ラインは第２の基準電位に結合されており、この第２の基準電位に電力が供給されるとトリガ回路を不能にし、また、第２の基準電位に電力が供給されない場合、トリガ回路を使用可能状態にするようにトリガ回路の挙動をさらに制御している。

Description

本出願は、いずれも参照によりその全体が本明細書に組み込まれている、２００６年４月２１日に出願した米国仮出願第６０／７９４，０７８号および２００６年４月２１日に出願した米国仮出願第６０／７９４，２９７号の利益を主張するものである。

本発明は一般に静電放電（ＥＳＤ）保護回路の分野に関し、より詳細には集積回路（ＩＣ）の保護回路におけるトリガ回路の制御の改善に関している。

ＩＣの敏感な接続点をＥＳＤ応力から保護するためには、回路内の特定のポイントにＥＳＤクランプを配置しなければならない。ＥＳＤクランプの重要な部品はトリガ・デバイスである。トリガ・デバイスは、ＥＳＤ事象を検出してＥＳＤクランプをターン・オンすることができる。トリガ・デバイスは、ＭＯＳ、ＳＣＲまたは他のＥＤＳクランプなどの任意のＥＳＤクランプと組み合わせて使用することができる。

トリガ・デバイスを構築するための多くの異なるトポロジーが存在している。図１に示されている、ＲＣ時定数トリガリングに基づく電力保護クランプの回路１００の従来技術による実施態様は、このような実施例の１つを示したものである。回路１００は、電流を導くためにアクティブ・モードで使用される、ＭＯＳトランジスタであるＥＳＤクランプＭＰ１０２を備えている。この大型ＭＯＳデバイスＭＰ１０２は、Ｖｄｄ電源ラインであることが好ましい第１の電圧１０４と、Ｖｓｓ電源ラインであることが好ましい第２の電圧１０６の間に接続されている（ドレイン−ソース）。この大型ＭＯＳデバイス１０２または上で参照した組合せは、主ＥＳＤクランプまたは保護エレメントと呼ばれている。抵抗器（Ｒ１）１０８は、ＥＳＤ ＭＯＳデバイス１０２のゲートと第１の電圧１０４の間に接続されている。また、回路１００は、もう１つのＭＯＳデバイス（ＭＮ）１１０からなっており、このＭＯＳデバイス（ＭＮ）１１０のソースは、ＥＳＤ ＭＯＳデバイス１０２のゲート端子に接続されている。トリガ回路は、ＥＳＤ ＭＯＳクランプ１０２のゲート端子に提供されたコンデンサＣ１１２および抵抗器Ｒ２ １１４とＭＯＳデバイス１１０とからなっている。したがって、ＭＯＳゲート信号は、通常、（ＭＯＳ）キャパシタンス１１２および（ＭＯＳ）抵抗器１１４からなるＲＣタイマー回路から直接または間接的に引き出されている。

このＲＣフィルタ・スキームの時定数は、Ｒ１１０およびＣ１０８エレメントの実際の値で決まる。従来技術による実施態様は、通常、５０ｎｓ〜５μｓ程度の時定数を有している。この方法の主な着想は、ＥＳＤ応力の間、ＥＳＤ保護クランプ１０２が、ＶＤＤライン上の電圧１０４が極めて速やかに上昇する（５０ｎｓ〜５μｓの範囲より速く上昇する）導通モードにあることである。それにより、チップを処理している間およびチップを輸送している間、良好なＥＳＤ保護が保証される。

チップすなわちＥＳＤ保護クランプ１０２、ＭＯＳデバイス１１２および抵抗Ｒ（２０）１１４がＰＣＢ基板上で配線され、かつ、システム内でパワー・アップされる場合、ＲＣフィルタからのキャパシタンスＣ１１２が充電され、ＭＯＳクランプ１１０がターン・オフし、ＯＦＦ信号が主ＥＳＤクランプ１０２に送信される。チップがオン状態にある間に高速電圧／電流パルスが電源ラインに印加されると、場合によってはキャパシタンスＣ１１２上の電圧が変化し、そのためにＭＯＳクランプ・デバイス１１０にＯＮ信号がもたらされ、それにより主ＭＯＳ ＥＳＤクランプ１０２が導通状態になり、延いては短時間の間、電源電圧が降下することになる。したがって、図２および３を参照して以下で説明するように、これらの高速パルスによって正規の動作中に電力クランプ１０２が不必要に導通状態にトリガされることがある。

図２を参照すると、チップ２０６の出力パッド２０４（内部または外部）に配置された回路によって画定された出力ドライバ２０２から見た負荷変化２０１を含んだ図１の回路１００の従来技術による実施態様が示されている。負荷変化２０１がある値から他の値へ変化すると、出力ドライバ２０２を通って電流が流れ、したがって電源Ｖｄｄ１０４はもはや一定ではなく、つまり安定ではなく、若干のスパイクが電源に導入されることになる。電源Ｖｄｄ１０４がもはや安定でなくなると、それは、回路１００のＥＳＤクランプ１０２のトリガ・エレメント（Ｃ１１２およびＲ１１４）からは高速事象として観察され、したがってＥＳＤ事象として定義される。トリガ・エレメントは、オン状態では主ＥＳＤクランプ１０２をターンさせ、ＥＳＤクランプ１０２を通って流れる電流をもたらすことになる。この電流は意図しない電流であり、正規の動作にとっては望ましくない電流である。図２Ａは、図２の負荷変化に基づく電圧パルスおよび電流パルスをグラフで示したものである。

図３を参照すると、同じく出力ドライバ２０２を通って電流が流れ、したがってＶＤＤ電力ライン１０４が不安定になるが、この場合、出力ドライバ２０２をスイッチングすることによってこの電流がもたらされる、図１の回路１００の従来技術による実施態様が示されている。図２の場合と同様、正規の状態の間、ドライバの状態変化によって、漏れ電流がＥＳＤ ＭＯＳクランプ１０２に流入する。図３Ａは、図３の内部スイッチ３０２による負荷変化に基づく電圧パルスおよび電流パルスをグラフで示したものである。図２および３に関連して上で説明した効果は、完全にチップ内に存在しているドライバにも同様に生じることがあるが、これらのドライバはその電流能力がはるかに低いため、これらの効果が生じる可能性は小さい。
米国仮出願第６０／７９４，０７８号 米国仮出願第６０／７９４，２９７号

異なる回路技法によって時定数を小さくする試行が過去においてなされているが、正規の電源ライン電力供給動作中にデバイスを不必要にトリガする危険が依然として存在している。

本発明によれば、ＥＳＤクランプと、該クランプに結合されたトリガ回路とを備えたＥＳＤ保護回路が提供される。クランプおよびトリガ回路は、第１の基準電位に結合されている。ＥＳＤ保護回路は、さらに、トリガ回路に結合された制御ラインを備えている。制御ラインは、第２の基準電位に結合されている。したがって、第２の基準電位に電力が供給されると、制御ラインはトリガ回路を不能にし、また、第２の基準電位に電力が供給されない場合、制御ラインはトリガ回路を使用可能状態にする。

図４を参照すると、本発明の一実施形態による、制御ラインによって制御されたＥＳＤクランプ／トリガ・エレメント全体のブロック図４００が開示されている。ＥＳＤクランプ４０２は、第１の基準電位すなわち正の電圧源である電力ラインＶｄｄ４０６と、第２の基準電位すなわち接地であることが好ましい電力ラインＶｓｓ４０８との間にまとめて結合されたトリガ回路／エレメント４０４に結合されている。また、トリガ回路／トリガ・エレメント４０４には、トリガ回路を制御するための制御ライン４１０が追加されている。この制御ラインは、第２の電力ライン／電源（図示せず）に結合されていることが好ましい。この特定の事例の場合、これは、トリガ回路４０４が第２の電源と主ＥＳＤクランプ４０２の間の低抵抗性経路であるため、ＥＳＤクランプ４０２をトリガするだけで十分であることに留意されたい。しかしながら、図４に関連して説明した一般的な事例の場合、第２の電力ラインに電力が供給されると、つまり、正規の動作中（「オン状態」）に、制御ライン４１０を介して電圧が印加されると、制御ライン４１０はトリガ回路４０４に信号を送ってターン・オフさせ、延いてはＥＳＤクランプ４０２を不能にする。ＥＳＤクランプ４０２が不能になると、電流の流れ、つまり正規動作でＥＳＤ電流が「オン」状態になるのが防止される。別の電力ライン（雑音が少ない）にトリガが配置されているため、第１の電力ラインＶｄｄ４０６に過渡雑音を誘導する雑音が入力に存在している場合であってもＥＳＤクランプ４０２がトリガすることはない。しかしながら、電力が印加されていない場合（「オフ」状態）、トリガ回路４０４がターン・オンし、延いてはＥＳＤクランプ４０２がアクティブ・モードになる。つまり、ＥＳＤクランプ４０２は、ＥＳＤ事象の間、トリガすることができる。この手法によれば、特定の電圧領域におけるＥＳＤ保護クランプのＥＳＤの設計窓を極めて小さくすることができ、さらには負の設計窓にすることができる。設計窓が極めて小さく、さらには負の設計窓の場合、窓の設計が小さすぎるため、特定の電圧（トリガ電圧）に到達するとターン・オンするＥＳＤエレメントの使用が極めて困難である。第２の電力ラインがターン・オフすると、トリガ回路は、極めて低い電圧でトリガする。

本発明の一実施形態では、図４のトリガ回路４０４は、少なくとも１つのＭＯＳデバイスを備えていることが好ましいことに留意されたい。制御ライン４１０の電圧がたとえばＭＯＳの閾値電圧より低い場合、トリガ回路４０４はＥＳＤクランプ４０２を使用可能状態にする。制御ライン４１０の電圧がＭＯＳの閾値電圧より高い場合、トリガ回路４０４はＥＳＤクランプ４０２を不能にする。

多重電圧領域のＩＣの場合、正規の動作中に、異なる電圧領域に電力を供給すべき順序を割り当てることができることが好ましい。最初に電力を供給すべき電圧領域の状態を使用して、ＩＣの他の電圧領域のＥＳＤ保護クランプをターン・オンまたはターン・オフさせることができることが好ましい。同様に、次にパワー・アップされる電圧領域を使用して、第１等々の電圧領域を除くＩＣの他の電圧領域のＥＳＤ保護クランプをターン・オンまたはターン・オフさせることができる。多重電圧領域を備えた一般的な形態は、ＩＣ上の微小回路であって、１つまたは複数の他の電圧領域の現在の状態に基づいて、１つまたは複数の特定の電圧領域のＥＳＤ保護クランプを使用可能状態または不能にする微小回路からなっている。図５は、このような一般的なブロック回路５００の一実施例を示したもので、２つの異なる電圧領域、すなわちＶｄｄ１ ５０２ａおよびＶｓｓ１ ５０２ｂからなるＶｄｄ１〜Ｖｓｓ１（Ｖｄｄ１電圧領域）５０２と、Ｖｄｄ２ ５０４ａおよびＶｓｓ２ ５０４ｂからなるＶｄｄ２〜Ｖｓｓ２（Ｖｄｄ２電圧領域）５０４とを有している。この実施例では、Ｖｄｄ１電圧領域５０２は、正規の動作中に最初に電力が供給されるように特化されており、また、Ｖｄｄ２ ５０４電圧領域は、その次に電力が供給される。したがって、Ｖｄｄ１電圧領域５０２の電圧レベルを使用して、Ｖｄｄ２電圧領域５０４のＥＳＤクランプの状態が定義される。この一般的なブロック回路５００は、主として３つの部分からなっており、電力検出５０６は、Ｖｄｄ１電圧領域５０２がパワー・アップされたかどうかを検出している。電力検出５０６は、その最も単純な形態では、Ｖｄｄ１ ５０２ａとトリガ回路４０４の入力の間の短絡である。トリガ回路ブロック４０４は電力検出５０６に結合されており、この電力検出ブロック５０６からの信号を使用してＥＳＤクランプ４０２をターン・オンまたはターン・オフさせている。ＥＳＤのエネルギーを実際に散逸させているのはこのＥＳＤクランプ４０２である。要するに、Ｖｄｄ１電圧領域５０２に特定の供給電圧を印加するかどうかの条件が、トリガ回路４０４がＶｄｄ２電圧領域５０４のＥＳＤクランプ４０２をトリガするのを防止しており、言い換えると、ＥＳＤクランプ４０２をターン・オフさせている。

正規の動作中ではないある状態では、電力がオフ、つまり第１の電圧領域Ｖｄｄ１ ５０２（Ｖｄｄ１ ５０２ａとＶｓｓ１ ５０２ｂの間）が０ボルトであり、また、第２の電圧領域Ｖｄｄ２ ５０４（Ｖｄｄ２ ５０４ａとＶｓｓ２ ５０４ｂの間）にＥＳＤ事象が存在している。この状態では、電力検出回路５０６は、同じく、トリガ回路４０４への入力である０ボルトを出力することになる。このトリガ回路４０４は、制御ライン４１０の入力が０ボルトの場合に、第２の電圧領域Ｖｄｄ５０４のＥＳＤ事象をピック・アップするように設計されている。そのため、トリガ回路４０４が「オン」状態になり、したがって、ＥＳＤクランプ４０２をトリガするためのトリガ信号である出力に高電圧が提供される。

他の状態では、電力がオンで、第１の電圧領域Ｖｄｄ１ ５０２がたとえば１．２ボルトであり、また、たとえば約１．８ボルトである第２の電圧領域Ｖｄｄ２ ５０４にＥＳＤ事象が存在している。この場合、トリガ回路４０４への入力である電力検出回路５０６の出力は、高電圧すなわち１．２ボルトを有しており、この高電圧によって延いてはトリガ回路４０４が低電圧を出力し、ＥＳＤクランプ４０２をターン・オフさせることになる。これは、トリガ回路４０４に高い出力を提供するための１つの実施例であり、主ＥＳＤクランプ４０２をターン・オフさせるためにトリガ回路４０４に高い出力を付与することができる他の実施態様を創作することも可能であることに留意されたい。また、低い出力を提供し、かつ、高い入力を受け取るトリガ回路４０４は、少なくとも１つのインバータ（図示せず）を備えることができることが好ましい。上で説明したトリガ回路４０４は、場合によっては、第２の電圧領域５０４のＥＳＤ事象を検出することができない短絡（図示せず）であることが好ましく、あるいは第２の電圧領域のＥＳＤ事象を検出することができるＲＣベースのトリガ回路（図示せず）であることが好ましい。また、トリガ回路は、さらに、インバータ等々の組合せを備えることができることが好ましい。したがって、以下、トリガ回路の多くの異なる実施形態について、より詳細に説明する。

図６は、電力検出回路５０６の一実施形態を示したものである。図６では、電力検出５０６は、Ｖｄｄ１ ５０２ａからトリガ回路４０４までの接続として実施されており、また、ＥＳＤクランプ４０２はＳＣＲ６０２として実施されている。図６に示されているトリガ回路４０４は、ＥＳＤ電流をＥＳＤクランプ６０２に供給することができるＰＭＯＳ６０４と、トリガＰＭＯＳ６０４のゲートを調整するブラック・ボックス６０６の２つの部分を備えている。Ｖｄｄ１ ５０２ａおよびＶｄｄ２ ５０４ａに電力が供給されないＥＳＤの間、ＰＭＯＳ６０４はＯＮ状態であり、電力検出回路５０６は、ブラック・ボックス６０６への入力である０ボルト出力を出力する。電力検出回路５０６が０ボルト出力を出力すると、ブラック・ボックス６０６は、ＥＳＤの間、ＰＭＯＳ６０４へのゲート電圧を低いレベルに維持する。ＰＭＯＳ６０４のゲートのレベルを低くすることにより、ＥＳＤの間、クランプ６０２をトリガすることができる。電力がオンで、Ｖｄｄライン５０２ａが正規動作であり、また、Ｖｄｄ２ ５０４ａにＥＳＤ事象が存在している場合、電力検出回路５０６は、ブラック・ボックス６０６への入力である高電圧出力を出力する。それによりブラック・ボックス６０６は、ＰＭＯＳ６０４のゲートを高電圧に維持してＰＭＯＳ６０４をＯＦＦ状態にし、延いてはＥＳＤクランプ６０２を不能にする。したがって、ブラック・ボックス６０６は、場合によっては、その入力電圧をＰＭＯＳ６０４を制御するための適切な電圧に変換する少なくとも何らかのインバータ回路であることが好ましい。

図７は、本発明の好ましい実施形態による図５のトリガ回路４０４の回路図の実例を示したものである。この回路図では、電力検出５０６は、同じく、Ｖｄｄ１ ５０２ａからトリガ回路４０４まで接続している制御ライン４１０として実施されている。トリガ回路４０４は、基本的には、コンデンサ７１０と、その複数の入力のうちの１つへ帰還される出力を備えた論理ＯＲゲート７０２と、インバータ７０４の組合せである。図７に示されているように、論理ＯＲゲート７０２は、トランジスタＭ１、Ｍ２、Ｍ３およびＭ４を備えており、また、インバータ７０４は、トランジスタＭ５およびＭ６を備えている。接続点１ ７０６は、図には、インバータ７０４に信号を提供しているトランジスタＭ１のドレインの出力として示されている。接続点２ ７０８は、ＥＳＤクランプ４０２にトリガ信号を提供しているインバータ７０４の出力である。

正規の動作の下でＶｄｄ１領域５０２に電圧が印加されると、Ｖｄｄ１ ５０２ａが「ＯＮ」状態になる。つまり、最初にＶｄｄ１ ５０２ａに電圧が印加され、それによりトランジスタＭ１がターン・オンし、また、トランジスタＭ２がターン・オフする。そのため、Ｍ１のドレイン電圧によって接続点１ ７０６が０ボルトであるＶｓｓ２に引っ張られる。したがって接続点１ ７０６は、Ｖｄｄ１ ５０２ａの電圧によって制御される。接続点１ ７０６の電圧信号はインバータ７０４への入力であり、また、接続点２ ７０８はインバータ７０４の出力であるため、延いては接続点２ ７０８がＶｄｄ２ ５０４ａ電圧すなわち高電圧に引っ張られる。接続点２ ７０８の高電圧は、ＥＳＤクランプ４０２をターン・オフする信号を送り、したがってクランプ４０２はトリガしない。Ｖｄｄ１〜Ｖｓｓ１が低電圧領域であり、また、Ｖｄｄ２〜Ｖｓｓ２が高電圧領域である場合、Ｍ１およびＭ２の両方の入力トランジスタに、高電圧タイプのトランジスタだけでなく、低電圧タイプのトランジスタを使用することも可能であることに留意されたい。また、Ｖｄｄ１〜Ｖｓｓ１が高電圧領域であり、Ｖｄｄ２〜Ｖｓｓ２が低電圧領域である場合、Ｍ１およびＭ２の両方の入力トランジスタに、低電圧タイプのトランジスタだけでなく、高電圧タイプのトランジスタを使用することも可能である。

ＥＳＤの間、第１の電圧領域すなわちＶｄｄ１ ５０２ａではすべての電力がターン・オフされ、したがって第２の電圧領域Ｖｄｄ２ ５０４ａにＥＳＤ応力が印加される。つまり、Ｖｄｄ２ ５０４ａが「ＯＮ」状態になり、トランジスタＭ１がターン・オフされるため、接続点１ ７０６はもはやＶｄｄ１ ５０２ａによっては制御されなくなる。しかしながら、Ｖｄｄ２ ５０４ａの電圧は高くなり、また、上昇し続けることになる。キャパシタンス７１０のため、最初に接続点２がＶｓｓ２ ５０４ｂに引っ張られ、Ｍ３がターン・オフしてＭ４がターン・オンすることになる。キャパシタンスの充電は、ＶＤＤ２ ５０４ｂラインの電圧の上昇よりはるかに遅い。そのため、接続点２の電圧は、Ｍ３およびＭ４によって形成されているもう１つのインバータのスイッチング電圧より低くなる。接続点２の電圧がもう１つのインバータのスイッチング電圧より低くなると、接続点１の電圧が高くなる。接続点２は、接続点１を入力として備えたインバータ７０４の出力であるため、この出力は低電圧になる。この低電圧によって、ＥＳＤの間、ＥＳＤクランプ４０２をターン・オンさせることができる。帰還接続のため、接続点２は低電圧を維持することができることに留意されたい。

図８は、シミュレーションが実施された図７の電力保護クランプの回路図の実例を示したものである。この回路図は図７に類似しており、ＥＳＤクランプ４０２は、本発明の好ましい実施形態では第２のインバータとして示されている。しかしながら、通常は図７に示されているようにＶｄｄ１ ５０２ａに接続される制御ライン４１０は、この第１の電圧領域は、図８に示されているように電力が供給されない領域と見なされるため、ここではＶｓｓ２ ５０４ｂすなわち接地に接続されている。また、Ｖｄｄ１バス５０２ａ（図示せず）は制御ライン４１０に結合され、また、Ｖｓｓ１ ５０２ｂ（図示せず）はＶｓｓ２ ５０４ｂに結合されており、したがってＶｄｄ１バス５０２ａ（図示せず）は、短絡によって模擬されているコンデンサＣ１ ７１０によって接地に結合されている。

図８Ａおよび図８Ｂは、シミュレーションの結果を示したものである。図８Ａは、図８の２００ｆＦのコンデンサＣ１ ７１０のシミュレーション結果をプロットしたグラフを示したものである。図８Ｂは、図８の２５０ｆＦのコンデンサＣ１ ７１０のシミュレーション結果をプロットしたグラフを示したものである。いずれのシミュレーションも、Ｖｓｓに対するＶｄｄ２へのＥＳＤ放電を模擬するために、立上り時間が速いランプ・アップ信号をＶｄｄ２に使用して実施されている。

図８Ａのグラフは、最初に接続点１が立ち上がるが、しばらくしてローに引っ張られ、それにより接続点２がハイになることを示している。これは、ＥＳＤクランプ４０２がトリガしない状態であるため、この状況は望ましくない。したがって、上で説明したように、インバータ（Ｍ５およびＭ６）７０４は、ＥＳＤ保護を駆動するために使用することができる接続点２の信号を増幅し、かつ、モニタするために接続点２の後段に配置されている。このインバータの出力は、「アウト」信号として示されている。このシミュレーションから、２００ｆＦの値を有するコンデンサＣ１ ７１０は、Ｖｄｄ２に対するＥＳＤ事象の間、模擬された立上り時間で適切にトリガさせるためには小さすぎる、と推論される。

図８Ｂのグラフは、Ｃ１のキャパシタンス値が十分に大きい状況、つまり値が２５０ｆＦである状況を示している。Ｖｄｄ２信号がランプ・アップしている間、接続点２が立ち上がるが、トランジスタＭ３およびＭ４の入力のパルスをスロー・ダウンさせる。特定のポイントでインバータ７０４（Ｍ５およびＭ６）がスイッチし、その出力接続点２ ７０８がローになる。それにより接続点１ ７０６がハイに引っ張られる。ＥＳＤクランプ４０２である第２のインバータの出力は、出力接続点２ ７０８から入力信号を受け取り、したがって同じくハイになる（グラフには「アウト」で示されている）。この状態は、ＥＳＤ保護がトリガされ、Ｖｄｄ２ ５０４ａ上の電圧を安全な値にクランプする状態である。

図８Ｃは、図８の様々なサイズのコンデンサＣ１のシミュレーション結果をプロットしたグラフを示したものである。図８Ｃのプロットは、３つの異なるキャパシタンス値、すなわち２００ｆＦ、２５０ｆＦ、５００ｆＦのＣ１を比較したものである。キャパシタンスが大きいほど、アウト信号がより速くＶｄｄ２にクランプし、ＥＳＤ保護をターン・オンすることが分かる。しかしながら、２５０ｆＦより大きくしても性能には大きな差はない。適切な動作のためにはキャパシタンスが小さくなりすぎる臨界値は、これらのシミュレーションによれば、２００ｆＦと２５０ｆＦの間に存在している。他の技術の場合、この値は、場合によっては異なることがある。したがって、コンデンサＣ１の好ましい値は２５０ｆＦである。しかしながら、この値は、使用される技術またはトランジスタのサイズによって異なることがあることに留意されたい。

図９は、本発明の他の実施形態による、ＩＣの低電圧領域に対する電力ライン保護として使用される図５の電力保護クランプのブロック図の回路図の実例を示したものである。この実施形態では、第１の電圧領域すなわちＶｄｄ１ ５０２は高電圧（ＨＶ）領域であり、一方、第２の電圧領域Ｖｄｄ２ ５０４は低電圧（ＬＶ）領域である。この実施形態の図９におけるＥＳＤクランプは、ＰＮＰトランジスタ４０２ａおよびＮＰＮ４０２ｂトランジスタを備えたＳＣＲであることが好ましい。電力検出ブロック５０６は、Ｖｄｄ１とトリガ回路４０４の入力との間の短絡または抵抗接続からなっている。トリガ回路４０４自体は、その入力とＳＣＲ４０２のＧ２との間の短絡である。したがって、ＥＳＤクランプ４０２は、この実施形態ではトリガ回路４０４は単純な短絡であるため、物理的なトリガ回路を必要とすることなく電力検出５０６に接続されている。したがって、Ｇ２トリガ・タップは、この実施形態では高電圧領域である第１の電圧領域Ｖｄｄ１ ５０２のＶｄｄ１ライン５０２ａに接続されている。高電圧領域５０２は、正規の動作の下で最初に電力が供給されるように特化されている。したがって、正規の動作中、つまりＥＳＤ事象が存在していない場合、最初にＶｄｄ１ ５０２ａ（高電圧領域）に電力が印加されることになる。Ｖｄｄ２ ５０２ｂの電圧はＶｄｄ１ ５０２ａの電圧よりはるかに低く、したがってＶｄｄ２ ５０２ｂとＶｄｄ１ ５０２ａの間の電圧の差は負の値である。したがって、ＳＣＲ４０２がトリガするためにはＧ２のゲート電圧を少なくとも０．７ボルトにしなければならないため、ＳＣＲ４０２がトリガすることはない。アノード、つまりＳＣＲ４０２のＶｄｄ２−Ｇ２接合上の電圧が０．７Ｖより高い場合、ＰＮＰ４０２ａがターン・オンし、ＮＰＮ４０２ｂに流入する電流によって、デバイスのＥＳＤ動作を開始させることになる帰還が生成される。この電圧がより低い場合、ＰＮＰ４０２ａはターン・オンせず、したがってデバイスのＳＣＲ４０２の動作がターン・オンすることはない。チップ・キャパシタンスは、Ｖｄｄ１ ５０２ａをＶｓｓ１ ５０２ｂ電圧の近くに維持し、また、Ｖｄｄ２ ５０４ａの電圧が０．７ボルトより高い値に上昇するため（ＥＳＤ事象）、４０２ａの電圧とＧ２の電圧の差も０．７ボルトより高くなり、デバイスをトリガしてＳＣＲモードで動作させることになる。したがってＶｄｄ２ ５０４ａとＶｓｓ２ ５０４ｂの間に十分なクランピングが提供される。ＥＳＤ状態の下で、両方のＶｓｓラインすなわちＶｓｓ１ ５０２ｂラインとＶｓｓ２ ５０４ｂラインの間の接続を確立するために、逆並列ダイオード５０８が配置されている。これは、正規動作中の電圧差が極めて小さいため、Ｖｓｓライン間にＥＳＤ保護が必要であり、ダイオードがＥＳＤ経路を提供するのに十分であることによるものである。したがって、図９に示されているように背中合わせ構成で構成された２つのダイオード５０８は、２方向ＥＳＤ保護を提供することができる。

ＥＳＤ放電がＶｄｄ２ ５０４ａからＶｓｓ１ ５０４ｂに向かって生じる場合、Ｖｄｄ２ ５０４ａの電圧が高く、また、Ｖｄｄ１ ５０２ａの電圧は０ボルトである。Ｇ２はＶｄｄ１ ５０２ａに結合されており、したがって図９に示されているようにチップ・キャパシタンス５１０によってＶｓｓ１ ５０２ｂに結合されている。

図１０を参照すると、図５の電力保護クランプ１０００のブロック図の回路図の実例が示されている。図１０の回路図は、本発明の他の実施形態による電源雑音免疫能動クランプ回路１０００を示したものである。ＥＳＤクランプ４０２は、ＭＯＳデバイス１００２として実施されていることが好ましく、また、トリガ回路４０４は、図１０に示されているようにＲＣ過渡検出器１００６として実施されていることが好ましい。ＭＯＳデバイス１００２は、図にはＰＭＯＳとして示されているが、この技法をＮＭＯＳと共に使用することも可能である。ＲＣ過渡検出器は、抵抗器（Ｒ）１００７、コンデンサ（Ｃ）１００８およびＶｄｄからＣ１００８への電源ラインの接続を制御するためにＣ１００８に接続されたスイッチ１００９を備えている。制御ラインは、図に示されているようにスイッチ１００９に接続されていることが好ましい。この実施形態の場合、チップに電力が供給されている状態の間、スイッチ１００９によってコンデンサＣ１００８を電源ラインから分離することにより、電源雑音の問題を防止することができる。

ＥＳＤは、Ｖｄｄライン４０６とＶｓｓライン４０８の間で生じ、あるいはＩＯ保護のためにＩＯ（図示せず）とＶｓｓ４０８の間またはＶｄｄ４０６とＩＯ（図示せず）の間で生じることがある。ＥＳＤの間、スイッチ１００９は閉じており、つまり、導通状態であり、したがってコンデンサ１００８はＲＣフィルタ１００６として接続され、従来技術の場合と同様、電力をクランプするためのＲＣ時定数を生成する。しかしながら、ＥＳＤ事象が存在しない正規動作の間、キャパシタンス１００８は、スイッチ・デバイス１００９を使用してＲＣフィルタ１００６から断路される。コンデンサの電荷／電圧は、電源ラインすなわちＶｄｄライン４０６に高速過渡現象が現われても、もはや変化することはできない。コンデンサＣ１００８をＶｄｄライン４０６から断路することにより、電源電位の高速変化によるトリガ回路すなわちＲＣ検出器１００６のトリガリングが防止される。したがってスイッチ１００９は、一般に、「断路スイッチ」とも呼ばれている。このネーミングは説明のためのものであり、制限的な意味合いは一切含まれていない。このスイッチ・デバイス１００９は、それらに限定されないが、自動車アプリケーション、電力調整、大型ディスプレイ・ドライバなどの多くの雑音アプリケーションに極めて有利である。ほとんどの場合、このスイッチは、チップ上の他の回路によって制御される能動デバイスである。

ＥＳＤクランプ４０２がＭＯＳトランジスタ１００２として示されている図１０の場合であっても、ＥＳＤクランプは、さらに、バイポーラ・トランジスタ、ＳＣＲ、ダイオードまたは他の任意のデバイスを備えることができることが好ましいことに留意されたい。以下、本発明によるこの実施形態の動作原理をさらに説明するために、より多くの実施例について説明するが、これらの実施例は説明を目的としたものにすぎず、本発明の範囲を制限するものではない。

図１１は、本発明の他の実施形態による電源雑音免疫能動クランプ回路の回路図１１００の実例を示したものである。この図１１は図１０に類似しており、ＳＣＲ１１０２として実施されたスイッチ１００９を備えている。ＳＣＲ１１０２のトリガリングは様々な方法で実施することができる。ＳＣＲ１１０２がトリガしない正規の動作中、ＳＣＲ１１０２はコンデンサ１００８を断路する。ＥＳＤの間、ＳＣＲ１１０２がターン・オンし、コンデンサ１００８をＰＭＯＳ１００２のゲート（一般的にはＥＳＤクランプ４０２）に接続する。ＳＣＲ１１０２のカソードはコンデンサＣ１００８に結合されているため、ＳＣＲ１１０２がラッチ・アップの危険をもたらすことは全くないことに留意されたい。この実施例では、ＳＣＲ１１０２はＧ２トリガリングである。二重トリガリングまたはＧ１トリガリングなどの他のトリガリング・スキームを使用することも可能である。他の興味深い事実は、デバイスをＥＳＤ保護デバイスとして動作させる場合、ＳＣＲ１１０２をトリガリングする必要はないことである。しかしながら、ＥＳＤの間、ＳＣＲ１１０２がトリガされない場合、その寄生キャパシタンスを十分に大きくしなければならないため、デバイスの幅を十分に広くしなければならない。ＥＳＤの間、ＳＣＲ１１０２がトリガする場合、その場合はＳＣＲ１１０２をダイオード（微小信号等価の場合は抵抗器）としてモデル化することができるため、ＳＣＲのサイズをより小さくすることができる。

図１２は、本発明の他の実施形態による電源雑音免疫能動クランプ回路の回路図１２００の実例を示したものである。この図１２は図１１に類似しており、第１のＰＭＯＳデバイス１２０２として実施された断路スイッチ１００９を備えている。したがってこの実施形態の場合、トリガ回路は、Ｒ１００７、Ｃ１００８および第１のＰＭＯＳデバイス１２０２を備えた第１のタイミング回路１２０４である。断路スイッチすなわち第１のＰＭＯＳデバイス１２０２のゲートを制御するための多くの可能性が存在している。過渡制御すなわち第２のタイミング回路１２０６がＥＳＤスイッチ１２０２の制御ラインと同じ制御ラインに追加され、かつ、接続されている。第２のタイミング回路１２０６は、図５の電力検出回路５０６の好ましい一実施形態である。この回路を使用することによって多くの利点が得られる。第１に、第１のタイミング回路１２０４の時定数とは異なる時定数になるように第２のタイミング回路１２０６を調整することができる。第２に、Ｖｄｄライン４０６上の異なる場所で第２のタイミング回路１２０６を接続することができる。つまり、図に示されているように、両方のタイミング回路の間に大きなバス抵抗Ｒｂｕｓ１２０８を存在させることができる。それにより、局部雑音事象によるＰＭＯＳ１００２のＥＳＤクランプのトリガリングが回避される。ＥＳＤ事象が存在しない正規の動作中に電力がオンされると、第２のタイミング回路は、Ｖｄｄライン４０６の高電圧を検出し、電力がオンであることを記憶しておくことができる。この第２のタイミング回路１２０６は、次に、第１のタイミング回路１２０４の第１のＰＭＯＳデバイス１２０２をターン・オフすなわち不能にし、したがって第１のタイミング回路１２０４がＥＳＤクランプすなわちＰＭＯＳ１００２にトリガ信号を提供することはない。ＥＳＤ事象の間、電力がオフされると（Ｖｄｄライン４０６の電圧が０ボルトである）、第２のタイミング回路１２０６は、Ｖｄｄライン４０６のこの０ボルトを検出することができなくなる。したがって、第１のタイミング回路１２０４がこのＥＳＤ事象を検出し、第１のＰＭＯＳデバイス１２０２をターン・オンし、ＥＳＤクランプすなわちＰＭＯＳ１００２にトリガ信号を提供することになる。第２のタイミング回路に断路スイッチを追加することも可能であることが好ましく、第１のタイミング回路の断路スイッチと同様の制御をこの断路スイッチにも適用することが可能であることに留意されたい。

本発明の機能を証明するために、上で説明した図１２の回路に対するいくつかのシミュレーションが実施された。図１２Ａは、パワー・アップ中またはオン状態における図１２の回路の電圧挙動をプロットしたグラフを示したものである。したがって、正規の動作中に電力がオンされると、つまりＩＣにＶｄｄ電圧が印加されると、ＥＳＤドライバすなわち第１のＰＭＯＳ１２０２はＯＦＦ状態を維持する。これは、この第１のＰＭＯＳ１２０２のゲートの電位を可能な限り電力ラインの電位に近い電位にしなければならないことを意味している。したがって、パワー・アップの間、ゲート電位をＶｄｄライン４０６に追従させなければならない。これらの２つの電圧の差が大きくなりすぎると、第１のＰＭＯＳ１２０２は、若干の電流を流し始める。グラフの点線は、Ｖｄｄライン４０６の電位を表している。ダッシュ線の曲線は、本発明の模擬挙動を表している。実線は、従来技術による電力クランプの従来の模擬挙動を表している。実線およびダッシュ線は、パワー・アップ中にＥＳＤクランプ（この場合、ＰＭＯＳ１００２）に引き渡される電圧を示している。本発明の場合、点線（Ｖｄｄライン）である電源の挙動をゲートすなわちダッシュ線が追従していることは明らかである。ＰＭＯＳ１００２のソースおよびゲートの電圧は極めて低く、したがってＰＭＯＳ１００２はオフ状態を維持する。実線である従来の手法と比較すると、この電圧は、もはや低くはない。したがって正規の動作中（このシミュレーションではパワー・アップ中）、ＰＭＯＳがターン・オンする。

図１２Ｂは、パワー・アップ中の図１２の回路の電流挙動をプロットしたグラフを示したものである。このグラフから分かるように、ダッシュ線で示されている、本発明による電力クランプ（すなわちＰＭＯＳ１００２、第１のタイミング回路１２０４および第２のタイミング回路１２０６を含む図１２の回路全体）を通って流れる電流は、パワー・アップの間、実線であるより古い技法の場合よりはるかに小さい。

図１３は、断路スイッチの最小電圧制御を備えた電源雑音免疫能動クランプ回路の回路図１３００の実例を示したものである。図１３は、第２のタイミング回路を除き、図１２に類似している。図１２の第２のタイミング回路が時間領域のＶｄｄ４０６の状態（オン／オフ）を検出しているのに対して、図１３は、電圧領域のＶｄｄ４０６の状態（オン／オフ）を検出するＶ−検出器（電圧検出器）１３０２を備えている。Ｖ−検出器１３０２は、Ｖｄｄライン４０６の電圧の値を検出し、検出した値が特定の値より大きい場合、コンデンサ１００８が接続され、第１のＰＭＯＳデバイス１２０２がターン・オンすることになる。Ｖｄｄライン４０６の電圧が特定の値より小さい場合、コンデンサ１００８は断路され、第１のＰＭＯＳ１２０２はオフを維持することになる。Ｖｄｄライン４０６が特定の値より小さい場合にコンデンサ１００８を接続し、また、Ｖｄｄライン４０６が特定の値より大きい場合にコンデンサ１００８を断路することも可能であることに留意されたい。この値は、たとえば、正規の動作中における擬似トリガリングが回避されるよう、正規の動作供給電圧より大きい値にすることができる。

図１４は、図５の電力保護クランプのブロック図の回路図１４００の実例を示したものである。詳細には、図１４は、断路スイッチの最大電圧制御を備えた電源雑音免疫能動クランプ回路の回路図の実例を示したものである。ＨＶ領域４０６ａ’のＶｄｄの電圧が特定の電圧より高い場合、断路スイッチすなわち第１のＰＭＯＳ１２０２がスイッチ・オフされる。この値は、正規の動作供給電圧より小さい。したがってこの場合も、正規の動作中におけるトリガリングが阻止される。この場合、ＥＳＤクランプすなわちＰＭＯＳ１００２は、選択された断路スイッチ・ターン・オフ電圧より低い電圧でトリガしなければならないことに留意されたい。高い電圧でトリガしないようにＥＳＤクランプ１００２を創作することは矛盾するように思われるかもしれないが、これは、ラッチ・アップの問題を回避し、かつ、依然としてＥＳＤ保護を創作することができる有効な手法である。コンデンサＣ１００８を断路するためには、第１のＰＭＯＳ１２０２のゲートをそのソース（すなわちＶｄｄ４０６ａ”とＶｓｓ４０６ｂ”の間の第１のＰＭＯＳ１２０２のソース）より高くしなければならないため、ゲート・ドライバ回路は、より高い電圧が供給される低電圧領域のデバイスからなっていなければならない。したがって、図１４に示されているように、同じチップに２つの電圧領域が存在している場合に単純な解決法が得られる。低電圧領域におけるＶｄｄ４０６ａ”とＶｓｓ４０６ｂ”の間のＰＭＯＳデバイス１００２のクランピング電圧は、ＨＶ領域における第１のインバータ１４０２のスイッチング電圧より低くしなければならない。クランピング電圧の方がスイッチング電圧より高い場合、Ｖｄｄ４０６ａ”とＶｓｓ４０６ｂ”の間のコア回路（図示せず）に、それが最も抵抗が小さい経路であるため、ほとんどの電流が流れることになる。クランピング電圧の方がスイッチング電圧より低い場合、ＥＳＤクランプすなわちＰＭＯＳ１００２にほとんどの電流が流れ、コア回路（図示せず）の破壊が防止される。また、第２のインバータ１４０４は、図１４に示されているように、ＬＶのＶｄｄ４０６ａ”を制御ライン４１０に結合している。したがって、Ｖｄｄ４０６ａ”が低電圧すなわち０ボルトである場合、第１のインバータ１４０２は、その低電圧を高電圧に変換し、その高電圧が第２のインバータ１４０４に入力されることになる。第２のインバータ１４０４は、この高電圧を変換して低電圧に戻し、延いては第１のＰＭＯＳ１２０２がＥＳＤクランプすなわちＰＭＯＳ１００２をトリガすることになる。しかしながら、Ｖｄｄ４０６ｂ”が高電圧である場合、第１のインバータ１４０２は、その高電圧を低電圧に変換し、その低電圧が第２のインバータ１４０４に入力されることになる。第２のインバータ１４０４は、この低電圧を変換して高電圧に戻し、延いては第１のＰＭＯＳ１２０２がＥＳＤクランプすなわちＰＭＯＳ１００２を不能にすることになる。

ＥＳＤは大電流からなっているため、ターン・オンさせるために大電流を必要とするように断路スイッチを創作することができる。ターン・オンさせるために大電流を必要とするこの断路スイッチ（図示せず）は、電圧制御断路スイッチと組み合わせて図１４に追加することができることが好ましい。

また、たとえば図１４に示されている実施態様は、第１のインバータのスイッチングを遅延させるためのＲＣ時間回路（図示せず）をＨＶ領域に追加することができることが好ましい。

図１５は、他の電圧領域の状態を使用して断路スイッチを制御する電源雑音免疫能動クランプ回路１５００を示したものである。単純化されたこの図では、低電圧領域からの電源は、オフ状態のＨＶ ＰＭＯＳを駆動することができることが仮定されている。電力クランプ１５００がＬＶ領域で実施される場合、両方の電源がＯＮである場合に、ＨＶ領域からの電位Ｖｄｄ４０６’を使用してコンデンサ１００８を断路することができる。第１のＨＶ ＰＭＯＳデバイス１２０２は、この第１のＰＭＯＳデバイス１２０２のゲート電圧が高すぎることによって生じるゲート問題を防止するために使用されることが好ましい。電力クランプ１５００がＨＶ領域で実施される場合、両方の電源がＯＮである場合に、ＬＶ領域からの電位Ｖｄｄ４０６”を使用してコンデンサ１００８を断路することができる。第１のＨＶ ＰＭＯＳデバイス１２０２は、この第１のＰＭＯＳデバイス１２０２のドレインおよびゲートの電圧が高すぎることによって生じるゲート問題を防止するために使用されることが好ましい。

以上、本明細書において、本発明の教示を組み込んだ様々な実施形態について図に示し、かつ、詳細に説明したが、当業者には、本発明の精神および範囲を逸脱することなく、これらの教示をさらに組み込んだ他の多くの様々な実施形態を容易に工夫することが可能である。

ＲＣ時定数トリガリングに基づく電力保護クランプの従来技術による実施態様の回路図の実例を示す図である。 負荷変化の従来技術による実施態様の回路図の実例を示す図である。 図２の負荷変化に基づく電圧パルスおよび電流パルスの実例を示すグラフである。 負荷変化の従来技術による実施態様の回路図の実例を示す図である。 図３の負荷変化に基づく電圧パルスおよび電流パルスの実例を示すグラフである。 本発明の一実施形態による、１つの電圧領域におけるＥＳＤクランプ／トリガ・エレメントの制御のブロック図の実例を示す図である。 本発明の他の実施形態による、２つの電圧領域に対する電力保護クランプのブロック図の実例を示す図である。 図５のトリガ回路のブロック図の実例を示す図である。 図５のトリガ回路の回路図の実例を示す図である。 シミュレーションに使用される、図７の電力保護クランプの回路図の実例を示す図である。 図８の２００ｆＦのコンデンサのシミュレーション結果をプロットしたグラフである。 図８の２５０ｆＦのコンデンサのシミュレーション結果をプロットしたグラフである。 図８の様々なサイズのコンデンサのシミュレーション結果をプロットしたグラフである。 本発明の他の実施形態による、低電圧領域に対する図５の電力保護クランプのブロック図の回路図の実例を示す図である。 本発明の一実施形態による電源雑音免疫能動クランプ回路の回路図である。 本発明の他の実施形態による電源雑音免疫能動クランプ回路の回路図の実例を示す図である。 本発明の他の実施形態による、断路スイッチの過渡制御を備えた電源雑音免疫能動クランプ回路の回路図の実例を示す図である。 パワー・アップ中における図１２の回路の電圧挙動をプロットしたグラフである。 パワー・アップ中における図１２の回路の電流挙動をプロットしたグラフである。 本発明の代替実施形態による、断路スイッチの最小電圧制御を備えた電源雑音免疫能動クランプ回路の回路図の実例を示す図である。 本発明の他の代替実施形態による、断路スイッチの最大電圧制御を備えた電源雑音免疫能動クランプ回路の回路図の実例を示す図である。 本発明のさらに他の実施形態による、他の電圧領域の状態を使用して断路スイッチを制御する電源雑音免疫能動クランプ回路の回路図の実例を示す図である。

Claims (21)

1. ＥＳＤクランプと、
   前記クランプに結合されたトリガ回路であって、前記クランプおよび前記トリガ回路が第１の基準電位に結合されたトリガ回路と、
   前記トリガ回路に結合された制御ラインであって、第２の基準電位に結合された制御ラインと
   を備えたＥＳＤ保護回路であって、
   前記第２の基準電位に電力が供給されると、前記制御ラインが前記トリガ回路を不能にし、また、前記第２の基準電位に電力が供給されない場合、前記制御ラインが前記トリガ回路を使用可能状態にするＥＳＤ保護回路。
2. 前記第１の基準電位が前記第２の基準電位に結合された、請求項１に記載のＥＳＤ保護回路。
3. 前記制御ラインが電力検出回路を介して前記第２の基準電位に結合された、請求項１に記載のＥＳＤ保護回路。
4. 前記ＥＳＤクランプが、ＳＣＲ、ＭＯＳトランジスタ、バイポーラ・トランジスタおよびダイオードのうちの少なくとも１つを備えた、請求項１に記載のＥＳＤ保護回路。
5. 前記トリガ回路が論理ＯＲゲートおよびインバータを備え、前記論理ＯＲゲートが入力および出力を有し、前記出力が前記入力および前記インバータの入力に帰還される、請求項１に記載のＥＳＤ保護回路。
6. 前記インバータの出力が、ＥＳＤの間、また、前記第１の基準電位に電力が供給されていない場合に、前記クランプにトリガ信号を提供するために前記ＥＳＤクランプに結合された、請求項５に記載のＥＳＤ保護回路。
7. 前記インバータの前記入力に結合されたコンデンサをさらに備えた、請求項５に記載のＥＳＤ保護回路。
8. 前記電力検出回路が少なくとも１つのインピーダンスを備えた、請求項３に記載のＥＳＤ保護回路。
9. 前記インピーダンスが抵抗器を備えた、請求項８に記載のＥＳＤ保護回路。
10. 前記トリガ回路がインピーダンス回路を備えた、請求項１に記載のＥＳＤ保護回路。
11. 前記インピーダンス回路が抵抗器を備えた、請求項１０に記載のＥＳＤ保護回路。
12. 前記インピーダンス回路が直列接続の抵抗器、コンデンサおよびスイッチを備えた、請求項１０に記載のＥＳＤ保護回路。
13. 前記スイッチが前記制御ラインに結合された、請求項１２に記載のＥＳＤ保護回路。
14. 前記スイッチがＭＯＳデバイスである、請求項１２に記載のＥＳＤ保護回路。
15. 前記ＭＯＳデバイスのソースおよびドレインが第１のタイミング回路を形成するべく前記抵抗器および前記コンデンサに直列に結合され、前記ＭＯＳデバイスのゲートが前記制御ラインに結合され、また、前記抵抗器、前記コンデンサおよび前記スイッチの接続が前記ＥＳＤクランプに結合された、請求項１４に記載のＥＳＤ保護回路。
16. 前記スイッチがＳＣＲを備えた、請求項１５に記載のＥＳＤ保護回路。
17. 前記制御ラインに結合され、かつ、前記第２の基準電位に結合された第２のタイミング回路をさらに備えた、請求項１に記載のＥＳＤ保護回路。
18. 前記第２のタイミング回路が直列に接続された抵抗器およびコンデンサを備えた、請求項１７に記載のＥＳＤ保護回路。
19. 前記第２のタイミング回路が直列に接続された抵抗器および電圧検出器を備えた、請求項１７に記載のＥＳＤ保護回路。
20. 前記トリガ回路が少なくとも１つのＭＯＳデバイスを備え、前記制御ラインが、前記制御ラインの電圧が前記ＭＯＳデバイスの閾値電圧より低い場合に前記トリガ回路を不能にし、また、前記電圧が前記閾値電圧より高い場合に前記トリガ回路を使用可能状態にする、請求項１に記載のＥＳＤ保護回路。
21. 前記電力検出回路が少なくとも１つのインバータを備え、前記インバータの入力が前記第１の基準電位に接続された、請求項３に記載のＥＳＤ保護回路。

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