KR102460195B1 - 스냅백 정전 방전(esd) 회로, 시스템 및 그 형성 방법 - Google Patents

스냅백 정전 방전(esd) 회로, 시스템 및 그 형성 방법 Download PDF

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Abstract

스냅백 정전 방전(ESD) 보호 회로는 기판의 제1 웰, 트랜지스터의 드레인 영역, 상기 트랜지스터의 소스 영역, 상기 트랜지스터의 게이트 영역 및 상기 제1 웰에 매립된 제2 웰을 포함한다. 상기 제1 웰은 제1 도펀트 유형을 가진다. 상기 드레인 영역은 상기 제1 웰에 있고, 상기 제1 도펀트 유형과 다른 제2 도펀트 유형을 가진다. 상기 소스 영역은 상기 제1 웰에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격된다. 상기 게이트 영역은 상기 제1 웰과 상기 기판 위에 있다. 상기 제2 웰은 상기 제1 웰에 매립되어 있으며 상기 드레인 영역의 일부에 인접한다. 상기 제2 웰은 상기 제2 도펀트 유형을 가진다.

Description

스냅백 정전 방전(ESD) 회로, 시스템 및 그 형성 방법{SNAPBACK ELECTROSTATIC DISCHARGE (ESD) CIRCUIT, SYSTEM AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2020년 3월 27일자 출원되고 그 전체가 여기에 참조로 포함된 미국 가출원 제63/000,611호의 이익을 주장한다.
배경
집적 회로(IC)를 소형화하는 최근 경향은 더 적은 전력을 소비하면서도 이전보다 더 빠른 속도로 더 많은 기능을 제공하는 더 작은 소자를 가져왔다. 소형화 공정은 또한 더 얇은 유전체 두께 및 관련된 낮은 절연 파괴 전압과 같은 다양한 요인으로 인해 정전 방전(ESD) 이벤트에 대한 소자의 민감성도 증가시켰다. ESD는 전자 회로 손상의 원인 중 하나이며, 반도체 첨단 기술의 고려 사항 중 하나이기도 하다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 일부 실시예에 따른 집적 회로의 개략적인 블록도이다.
도 1b는 일부 실시예에 따른 집적 회로의 일부의 등가 회로의 회로도이다.
도 2a는 일부 실시예에 따른 집적 회로의 단면도이다.
도 2b는 일부 실시예에 따른 집적 회로의 등가 회로의 단면도이다.
도 2c는 다른 접근법과 비교한 일부 실시예의 파형도이다.
도 3a는 일부 실시예에 따른 복수의 스냅백 장치 셀을 갖는 스냅백 장치 어레이의 블록도이다.
도 3b는 일부 실시예에 따른 레이아웃 설계의 다이어그램이다.
도 4a는 일부 실시예에 따른 집적 회로의 개략적인 블록도이다.
도 4b는 일부 실시예에 따른 레이아웃 설계의 다이어그램이다.
도 5a는 일부 실시예에 따른 집적 회로의 단면도이다.
도 5b는 일부 실시예에 따른 집적 회로의 등가 회로의 단면도이다.
도 5c는 일부 실시예에 따른 레이아웃 설계의 다이어그램이다.
도 6a는 일부 실시예에 따른 집적 회로의 단면도이다.
도 6b는 일부 실시예에 따른 집적 회로의 등가 회로의 단면도이다.
도 6c는 일부 실시예에 따른 레이아웃 설계의 다이어그램이다.
도 7a-7c는 일부 실시예에 따른 대응하는 레이아웃 설계의 대응하는 다이어그램이다.
도 8a-8c는 일부 실시예에 따른 대응하는 레이아웃 설계의 대응하는 다이어그램이다.
도 9는 일부 실시예에 따른 ESD 회로를 형성 또는 제조하는 방법의 흐름도이다.
도 10a는 일부 실시예에 따른 집적 회로 설계 및 제조 흐름의 적어도 일부의 기능 흐름도이다.
도 10b는 일부 실시예에 따른 집적 회로 소자를 제조하는 방법의 기능 흐름도이다.
도 11은 일부 실시예에 따른 회로를 동작시키는 방법의 흐름도이다.
도 12는 일부 실시예에 따라 IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템의 개략도이다.
도 13은 본 개시 내용의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소, 재료, 수치, 단계, 배열 등의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 다른 구성 요소, 재료, 수치, 단계, 배열 등이 고려된다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
ESD 보호 장치에서 고려해야 할 파라미터는 보호 대상 회로에서 멀리 떨어지게 ESD 이벤트의 높고 유해한 전압 및/또는 전류를 방전하기 위해 ESD 보호 장치가 턴온되어, 즉, 전도성이 되는 ESD 임계 전압 또는 트리거 전압이다. 높은 ESD 트리거 전압은 보호 대상 회로에 잠재적으로 유해하고 및/또는 ESD 보호 장치 자체의 불균일한 턴온 및/또는 조기 고장을 유발할 수 있다. 일부 실시예에서, ESD 임계 전압 또는 트리거 전압을 감소시키기 위해, ESD 보호 장치의 P-웰에 추가의 N-웰이 추가되어 ESD 보호 장치의 기생 바이폴라 접합 트랜지스터(BJT)의 베이스 저항을 증가시킨다.
일부 실시예에서, ESD 이벤트 중에, 기생 BJT의 베이스 저항의 증가는 기생 BJT의 ESD 임계 전압을 감소시킴으로써 기생 BJT가 낮아진 ESD 트리거 전압에서 더 조기에 턴온되고 ESD 전압이 다른 접근법에 비해 더 빨리 방전될 수 있다. 즉, ESD 트리거 전압이 감소되어 ESD 성능이 향상된다. 다른 접근법과 비교하여, 적어도 하나 이상의 실시예는 유리하게는 추가의 제조 공정 없이 개선된 ESD 성능을 갖도록 스냅백 장치의 ESD 트리거 전압을 감소시키기 위한 레이아웃 설계 또는 배치 솔루션을 제공한다.
도 1a는 일부 실시예에 따른 집적 회로(100A)의 개략적인 블록도이다.
집적 회로(100A)는 내부 회로(102), 전압 공급 단자(104), 기준 전압 공급 단자(106), 입력/출력(IO) 패드(108), ESD 클램프(120) 및 스냅백 장치(120)를 포함한다. 일부 실시예에서, 적어도 집적 회로(100A, 100B(도 1b) 또는 400A(도 4a))는 단일 집적 회로(IC) 또는 단일 반도체 기판에 통합된다. 일부 실시예에서, 적어도 집적 회로(100A, 100B 또는 400A)는 하나 이상의 단일 반도체 기판에 통합된 하나 이상의 IC를 포함한다.
내부 회로(102)는 전압 공급 단자(104)(예, VDD), 기준 전압 공급 단자(106)(예, VSS) 및 IO 패드108)에 결합된다. 내부 회로(102)는 전압 공급 단자(104)(예, VDD)로부터 공급 전압(VDD), 기준 전압 공급 단자(106)(예, VSS)로부터 기준 전압(VSS) 및 IO 패드(108)로부터 IO 신호를 수신하도록 구성된다.
내부 회로(102)는 IO 패드(108)에 의해 수신되거나 IO 패드로 출력되는 IO 신호를 생성 또는 처리하도록 구성된 회로를 포함한다. 일부 실시예에서, 내부 회로(102)는 전압 공급 단자(104)의 공급 전압(VDD)보다 낮은 전압에서 동작하도록 구성된 코어 회로를 포함한다. 일부 실시예에서, 내부 회로(102)는 적어도 하나의 n-형 또는 p-형 트랜지스터 소자를 포함한다. 일부 실시예에서, 내부 회로(102)는 적어도 논리 게이트 셀을 포함한다. 일부 실시예에서, 논리 게이트 셀은 AND, OR, NAND, NOR, XOR, INV, AND-OR-Invert(AOI), OR-AND-Invert(OAI), MUX, 플립-플롭, BUFF, 래치, 지연 또는 클럭 셀을 포함한다. 일부 실시예에서, 내부 회로(102)는 적어도 메모리 셀을 포함한다. 일부 실시예에서, 메모리 셀은 정적 랜덤 액세스 메모리(SRAM), 동적 RAM(DRAM), 저항성 RAM(RRAM), 자기 저항 RAM(MRAM) 또는 읽기 전용 메모리(ROM)를 포함한다. 일부 실시예에서, 내부 회로(102)는 하나 이상의 능동 또는 수동 소자를 포함한다. 능동 소자의 예는 한정되는 것은 아니지만 트랜지스터 및 다이오드를 포함한다. 트랜지스터의 예는 한정되는 것은 아니지만 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), 상보적 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계효과 트랜지스터(PFET/NFET 등), FinFET 및 소스/드레인이 상승된 평면 MOS 트랜지스터를 포함한다. 수동 소자의 예는 한정되는 것은 아니지만, 커패시터, 인덕터, 퓨즈 및 저항을 포함한다.
전압 공급 단자(104)는 내부 회로(102)의 정상 동작을 위해 공급 전압(VDD)을 수신하도록 구성된다. 유사하게, 기준 전압 공급 단자(106)는 내부 회로(102)의 정상 동작을 위해 기준 공급 전압(VSS)을 수신하도록 구성된다. 일부 실시예에서, 적어도 전압 공급 단자(104)는 전압 공급 패드이다. 일부 실시예에서, 적어도 기준 전압 공급 단자(106)는 기준 전압 공급 패드이다. 일부 실시예에서, 패드는 적어도 전도성 표면, 핀, 노드 또는 버스이다. 전압 공급 단자(104) 또는 기준 전압 공급 단자(106)는 또한 전력 공급 전압 버스 또는 레일로도 지칭된다. 도 1a-1b 및 도 4a의 예시적인 구성에서, 공급 전압(VDD)은 양의 공급 전압이고, 전압 공급 단자(104)는 양의 전원 공급 전압이고, 기준 공급 전압(VSS)은 접지 공급 전압이고, 기준 전압 공급 단자(106)는 접지 전압 단자이다. 다른 전력 공급 장치도 본 개시 내용의 범위 내에 있다.
IO 패드(108)는 내부 회로(102)에 결합된다. IO 패드(108)는 내부 회로(102)로부터 IO 신호를 수신하도록 구성되거나 또는 내부 회로(102)에 IO 신호를 출력하도록 구성된다. IO 패드(108)는 적어도, 내부 회로(102)에 결합되는 핀이다. 일부 실시예에서, IO 패드(108)는 내부 회로(102)에 결합되는 노드, 버스 또는 전도성 표면이다.
ESD 클램프(110)는 전압 공급 단자(104)(예, 공급 전압(VDD))와 기준 전압 공급 단자(106)(예, VSS) 사이에 결합된다. ESD 이벤트가 발생하면, ESD 클램프(110)는 전압 공급 단자(104)(예, 공급 전압(VDD))와 기준 전압 공급 단자(106)(예, VSS) 사이에 전류 션트 경로를 제공하도록 구성된다. ESD 이벤트가 발생하지 않으면, ESD 클램프(110)는 턴오프되어야 한다. 예를 들어, ESD 이벤트가 발생하지 않으면, ESD 클램프(110)가 턴오프되어 내부 회로(102)의 정상 동작 중에는 비전도성 장치 또는 회로가 된다. ESD 이벤트가 발생하면, ESD 클램프(110)를 턴온하여 ESD 전류를 방전시켜야 한다. 예를 들어, ESD 이벤트가 발생하면, ESD 클램프(110) 양단의 전압 차이가 ESD 클램프(110)의 임계 전압 이상이고 ESD 클램프(110)가 턴온되어 전압 공급 단자(104)(예, VDD)와 기준 전압 공급 단자(106)(예, VSS) 사이에 전류가 전도된다.
일부 실시예에서, ESD 클램프(110)는 ESD 클램프(110)의 애벌랜시 브레이크다운(avalanche breakdown) 영역으로 들어가지 않고 ESD 전류를 전달하도록 구성된 대형 NMOS 트랜지스터를 포함한다. 일부 실시예에서, ESD 클램프(110)는 ESD 클램프(110) 내부에 애벌랜시 접합을 갖지 않도록 구현되며, "비-스냅백(non-snapback) 보호 구성"으로도 알려져 있다.
스냅백 장치(120)는 IO 패드(108)와 기준 전압 공급 단자(106) 사이에 결합된다. 스냅백 장치(120)는 내부 회로(102) 또는 집적 회로(100A-100B 또는 400A)의 정상 동작(예, ESD 조건 없음)에 최소한의 영향을 미치도록 구성된다. 다시 말하면, 스냅백 장치(120)는 ESD 이벤트가 없을 때 턴오프되거나 비전도성이다. ESD 이벤트는 내부 회로(102)의 정상 동작 중에 예상되는 전압 또는 전류의 레벨보다 높은 ESD 전압 또는 전류가 IO 패드(108)에 적용될 때 발생한다. 스냅백 장치(120)가 없으면, 이러한 ESD 이벤트는 내부 회로(102) 및/또는 드라이버 회로(440)(도 4a)에 과도하고 잠재적으로 손상을 입히는 전압 또는 전류를 유발한다. ESD 조건 하에서, 스냅백 장치(120)는 턴온되도록 구성되고 스냅백을 나타낸다. 다시 말해서, ESD 조건 하에서, 스냅백 장치 (120)는 턴온되도록 구성되고, 스냅백 장치(120)의 애벌랜시 브레이크다운 영역에서 동작함으로써 내부 회로(102) 대신에 스냅백 장치(120)를 통해 방전될 대용량 전류 ESD 전류를 전달한다.
일부 실시예에서, 스냅백 장치(120)는 ESD 스트레스 또는 이벤트의 포지티브-VSS(PS) 모드가 발생할 때 턴온되거나 동작하도록 구성된다. 예를 들어, PS 모드에서, 포지티브 ESD 스트레스 또는 ESD 전압(적어도 기준 공급 전압(VSS)보다 더 큰)이 IO 패드(108)에 인가되는 반면, 전압 공급 단자(104)(예, VDD)는 플로팅되고 기준 전압 공급 단자(106)는 접지된다. 적어도 이 예에서, ESD 전압이 스냅백 장치(120)의 ESD 트리거 전압(Vth) 또는 임계 전압보다 클 때, 스냅백 장치(120)는 턴온되고 IO 패드(108)의 ESD 전압을 도 1a에서 화살표 "PS 모드"에 의해 지시된 바와 같이 턴온된 스냅백 장치(120)를 통해 기준 전압 공급 단자(106)(예, VSS)로 방전시킨다.
일부 실시예에서, 스냅백 장치(120)는 ESD 스트레스 또는 이벤트의 네거티브-VSS(NS) 모드가 발생할 때 비활성화거나 턴오프되어 동작하지 않도록 구성된다. 일부 실시예에서, 스냅백 장치(120)는 ESD 스트레스 또는 이벤트의 NS 모드가 발생할 때 턴오프되거나 작동하지 않는다. NS 모드에서, 네거티브 ESD 스트레스는 IO 패드(108)에 의해 수신되는 반면, 전압 공급 단자(104)(예, VDD)는 프로팅되고 기준 전압 공급 단자(106)(예, VSS)는 접지된다.
일부 실시예에서, 스냅백 장치(120)는 한정되는 것은 아니지만, 기생 NPN BJT를 가지는 스냅백 장치, 스냅백 MOS 장치, 필드 산화물 장치(FOD), 실리콘 제어 정류기(SCR) 등을 포함한다.
일부 실시예에서, 집적 회로(100A)는 스냅백 장치(120)와 유사하지만 IO 패드(108)와 전압 공급 단자(104) 사이에 결합된 추가의 스냅백 장치(미도시)를 더 포함한다. 일부 실시예에서, 추가의 스냅백 장치(미도시)의 단면도는 집적 회로(200A-200B)(도 2a-2b)와 유사하다.
일부 실시예에서, 추가의 스냅백 장치는 ESD 스트레스 또는 이벤트의 포지티브-VDD(PD) 모드가 발생할 때 턴온되거나 동작하도록 구성된다. 예를 들어, PD 모드에서, 포지티브 ESD 스트레스 또는 ESD 전압(적어도 공급 전압(VDD)보다 큼)이 IO 패드(108)에 인가되는 반면, 전압 공급 단자(104)(예, VDD)는 접지되고 기준 전압 공급 단자(106)(예, VSS)는 플로팅된다. 적어도 이 예에서, ESD 전압이 추가의 스냅백 장치의 ESD 트리거 전압(Vth) 또는 임계 전압보다 클 때, 추가의 스냅백 장치는 턴온되고 해당 턴온된 추가의 스냅백 장치를 통해 IO 패드(108)의 ESD 전압을 전압 공급 단자(104)(예, VDD)로 방전시킨다.
일부 실시예에서, 추가의 스냅백 장치는 ESD 스트레스 또는 이벤트의 네거티브-VDD(ND) 모드가 발생할 때 비활성화되거나 또는 턴오프되거나 동작하지 않도록 구성된다. 일부 실시예에서, 추가의 스냅백 장치는 ESD 스트레스 또는 이벤트의 ND 모드가 발생할 때 턴오프되거나 동작하지 않는다. ND 모드에서, 네거티브 ESD 스트레스는 IO 패드(108)에 의해 수신되는 반면, 전압 공급 단자(104)(예, VDD)는 접지되고 기준 전압 공급 단자(106)(예, VSS)는 플로팅된다.
일부 실시예에서, 추가의 스냅백 장치는 한정되는 것은 아니지만, 기생 NPN BJT를 갖는 스냅백 장치, 스냅백 MOS 장치, 필드 산화물 장치(FOD), 실리콘 제어 정류기(SCR) 등을 포함한다.
도 1b는 일부 실시예에 따른 집적 회로(100A)의 일부의 등가 회로(100B)의 회로도이다.
등가 회로(100B)는 집적 회로(100A)의 변형이며 스냅백 장치(120)의 기생 트랜지스터(140)를 나타내므로 유사한 상세한 설명은 생략된다. 예를 들어, 등가 회로(100B)는 일부 실시예에 따르면 기생 요소(예, 기생 트랜지스터(140))를 갖는 도 1a의 스냅백 장치(120)에 대응한다.
도 1a-1b, 2b-2c, 3, 4a-4b, 5a-5c, 6a-6c, 7a-7c, 8a-8c, 9-13 중 하나 이상의 도면 중의 구성 요소와 동일하거나 유사한 구성 요소(아래에 표시됨)에는 동일한 참조 번호가 주어지므로 그 상세한 설명은 생략된다.
등가 회로(100B)는 IO 패드(108), 기준 전압 공급 단자(106), 스냅백 장치(120) 및 기생 트랜지스터(140)를 포함한다.
기생 트랜지스터(140)는 바이폴라 접합 트랜지스터(BJT)이다. 일부 실시예에서, 기생 트랜지스터(140)는 NPN 기생 트랜지스터이다. 기생 트랜지스터(140)는 스냅백 장치(120)의 드레인 영역에 대응하는 BJT의 콜렉터, 스냅백 장치(120)의 소스 영역에 대응하는 BJT의 이미터, 스냅백 장치(120)의 P-웰 및 P-기판에 대응하는 BJT의 베이스 및 스냅백 장치(120)의 P-웰 및 P-기판의 저항에 대응하는 베이스 저항(Rb)을 포함한다.
기생 트랜지스터(140)의 콜렉터는 IO 패드(108)에 결합된다. 베이스 저항(Rb)은 기생 트랜지스터(140)의 베이스와 기생 트랜지스터(140)의 이미터 사이에 결합된다. 기생 트랜지스터(140)의 이미터는 기준 전압 공급 단자(106)에 추가로 결합된다.
일부 실시예에서, 포지티브 ESD 스트레스(예, PS 모드) 중에, ESD 전압이 기생 트랜지스터(140)의 ESD 트리거 전압(Vth) 또는 임계 전압보다 클 때, 기생 트랜지스터(140)가 턴온되어 ESD 전압을 기준 전압 공급 단자(106)(예, VSS)로 방전시킨다.
기생 트랜지스터(140)의 트리거 전압(Vth)은 베이스 전류(Ib)와 베이스 저항(Rb) 각각에 반비례한다. 예를 들어, 적어도 베이스 전류(Ib) 또는 베이스 저항(Rb)의 감소는 기생 트랜지스터(140)의 트리거 전압(Vth)의 증가를 가져온다. 예를 들어, 적어도 베이스 전류(Ib) 또는 베이스 저항(Rb)의 증가는 기생 트랜지스터(140)의 트리거 전압(Vth)의 감소를 가져온다. 일부 실시예에서, ESD 트리거 전압(Vth)을 감소시키기 위해, 스냅백 장치(120) 내부의 P-웰(도 2a-2b)의 유효 면적을 감소시키는 N-웰(도 2a-2b)이 스냅백 장치(120)에 형성된다. 일부 실시예에서, 스냅백 장치(120) 내의 P-웰(도 2a-2b)의 유효 면적의 감소는 추가의 N-웰(도 2a-2b)이 형성되지 않은 경우에 비해 베이스 저항(Rb)의 증가 및 트리거 전압(Vth)의 감소를 가져온다.
다른 접근법에 비해, 적어도 하나의 실시예는 유리하게는 조절 공정을 포함하는 추가적인 제조 공정 없이 ESD 트리거 전압(Vth)을 낮추기 위한 설계 기술 공동 최적화 솔루션을 제공한다.
적어도 하나의 실시예에서, 더 낮은 ESD 트리거 전압(Vth)은 유리하게는 다른 접근법에서 더 높은 ESD 트리거 전압(Vth)과 관련된 하나 이상의 문제를 피할 수 있으며, 이러한 문제는 한정되는 것은 아니지만, 보호 대상 회로에 대한 잠재적인 손상, 불균일한 턴온 또는 ESD 보호 장치 자체의 조기 고장을 포함한다.
도 2a는 일부 실시예에 따른 집적 회로(200A)의 단면도이다. 도 2b는 일부 실시예에 따른 집적 회로(200A)의 등가 회로(200B)의 단면도이다. 예를 들어, 등가 회로(200B)는 기생 BJT(240)를 갖는 집적 회로(200A)에 대응한다. 예를 들어, 도 2b와 비교하여, 도 2a의 집적 회로(200A)는 용이한 설명을 위해 도 2b의 기생 BJT(240)를 예시하지 않는다. 도 2c는 다른 접근법과 비교한 일부 실시예의 파형도(200C)이다.
집적 회로(200A)는 스냅백 장치(120)의 실시예이다.
집적 회로(200A)는 기판(202)을 포함한다. 기판(202)은 p-형 기판이다. 일부 실시예에서, 기판(202)은 n-형 기판이다. 일부 실시예에서, 기판(202)은 결정, 다결정 또는 비정질 구조의 실리콘 또는 게르마늄을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적절한 재료; 또는 이들의 조합을 포함한다. 일부 실시예에서, 합금 반도체 기판은 구배 SiGe 특징부를 가지며, 여기서 Si 및 Ge 조성은 구배 SiGe 특징부의 한 위치에서 하나의 비율에서 다른 위치에서 다른 비율로 변경된다. 일부 실시예에서, 합금 SiGe는 실리콘 기판 위에 형성된다. 일부 실시예에서, 제1 기판(202)은 변형된 SiGe 기판이다. 일부 실시예에서, 반도체 기판은 SOI 구조와 같은 반도체-온-절연체 구조를 가진다. 일부 실시예에서, 반도체 기판은 도핑된 에피층 또는 매립층을 포함한다. 일부 실시예에서, 화합물 반도체 기판은 다층 구조를 가지거나, 기판은 다층 화합물 반도체 구조를 포함한다.
집적 회로(200A)는 기판(202)에 P-웰(204) 및 N-웰(206)을 더 포함한다. N-웰(206)은 P-웰(204)에 인접한다. P-웰(204)은 제1 방향(X)으로 폭(W0)을 가지며, N-웰(206)은 제1 방향(X)으로 폭(W1')을 가진다. 일부 실시예에서, 폭(W0)은 폭(W1')보다 크다. P-웰(204)은 N-웰(206)의 도펀트 불순물 유형과 반대되는 도펀트 불순물 유형을 가진다. N-웰(206)은 n-형 도펀트 불순물을 포함하고, P-웰은 p-형 도펀트 불순물을 포함한다.
N-웰(206)은 트랜지스터(260)의 드레인 측에 위치된다. 일부 실시예에서, 집적 회로(200A)에 N-웰(206)을 형성하면, 집적 회로(200A)에서 P-웰(204)의 유효 면적이 감소되어 ESD 이벤트 중에 기판(202) 및 P-웰(204)의 베이스 저항(Rb)이 증가된다. 베이스 저항(Rb)을 증가시키면, N-웰(206)이 형성되지 않은 경우에 비해 ESD 이벤트 중에 집적 회로(200A)의 트리거 전압(Vth1)이 감소된다.
집적 회로(200A)는 P-웰(204) 위에 있는 게이트 구조체(230)를 더 포함한다. 게이트 구조체(230)는 게이트 유전체(222) 및 게이트 전극(230a)을 포함한다. 집적 회로(200A)는 게이트 구조체(230)의 양측에 측벽을 더 포함한다.
집적 회로(200A)는 드레인 영역(212) 및 소스 영역(214)을 더 포함한다. 소스 영역(214)은 P-웰(204)에 주입된 N-형 도펀트를 갖는 N-형 활성 영역이다. 드레인 영역(212)은 적어도 P-웰(204) 또는 N-웰(206)에 주입된 N-형 도펀트를 갖는 N-형 활성 영역이다. 일부 실시예에서, 적어도 소스 영역(214) 또는 드레인 영역(212)은 기판(202) 위로 연장된다. 일부 실시예에서, N-웰(206)은 P-웰(204)에 매립된다. 일부 실시예에서, N-웰(206)은 드레인 영역(212)의 일부에 인접해 있다. 일부 실시예에서, 제1 요소가 제2 요소에 인접하다는 것은 제1 요소가 제2 요소 바로 옆에 있다는 것에 대응한다. 일부 실시예에서, 제1 요소가 제2 요소에 인접하다는 것은 제1 요소가 제2 요소 바로 옆에 있지 않다는 ㄱ것에 대응한다. 일부 실시예에서, N-웰(206)은 드레인 영역(212)의 일부와 직접 접촉한다.
일부 실시예에서, 도 2a-2b의 트랜지스터(260)의 드레인 영역(212) 및 소스 영역(214)은 집적 회로(200A-200B) 또는 도 4a(후술됨)의 NMOS 트랜지스터(N1)의 소스 또는 드레인 확산 영역을 정의하는 산화물 정의(OD) 영역으로 지칭된다.
일부 실시예에서, 집적 회로(200A)는 소스 영역(214) 및 드레인 영역(212)에 인접하고 측벽(220) 아래에 저농도-도핑된 드레인(LDD) 영역(218)을 더 포함한다. 일부 실시예에서, LDD 영역(360)은 트랜지스터(260)가 낮은 누설 전류를 유지하도록 돕는다.
집적 회로(200A)는 P-웰(204) 위의 P-웰 탭(tap)(216) 및 얕은 트렌치 분리(STI) 영역(208, 210)을 더 포함한다. STI 영역(208)은 집적 회로(200A)의 다른 부분으로부터 드레인 영역(212)을 분리하도록 구성된다(미도시). STI 영역(210)은 집적 회로(200A)의 다른 부분으로부터 소스 영역(214)을 분리하도록 구성된다. 일부 실시예에서, 영역(210)은 탭 영역(2161)으로부터 소스 영역(214)을 분리하도록 구성된다. 도 2a-2b 및 도 5a-5b는 STI 영역(208)이 N-웰(206) 내에 있음을 예시하고, 일부 실시예에서 STI 영역(208)은 N-웰(206) 내에 있지 않다. 일부 실시예에서, STI 영역(208)은 N-웰(206)에 인접하거나 바로 옆에 있다. 일부 실시예에서, N-웰(206)은 드레인 영역(212)과 STI 영역(208) 사이에 있다. 일부 실시예에서, STI 영역(208)은 N-웰(206)과 동일한 영역 또는 공간에 형성되지 않는다. 일부 실시예에서, STI 영역(208)은 N-웰(206)에 형성되지 않는다. 일부 실시예에서, 집적 회로(200A 또는 200B)는 STI 영역(208 또는 210)을 포함하지 않는다.
일부 실시예에서, 드레인 영역(212), 소스 영역(214), LDD 영역(218), 측벽(220) 및 게이트 구조체(230)는 함께 트랜지스터(260)를 형성한다. 일부 실시예에서, 트랜지스터(260)는 NMOS 트랜지스터이다. 일부 실시예에서, 트랜지스터(260)는 PMOS 트랜지스터이다. 일부 실시예에서, 트랜지스터(260)는 도 1a-1b의 스냅백 장치(120)에 대응한다. 일부 실시예에서, 트랜지스터(260)는 도 4a의 드라이버 장치(440)에 대응한다.
일부 실시예에서, 드레인 영역(212)은 IO 패드(108)에 결합되고, 소스 영역(214) 및 탭 영역(216)은 기준 공급 전압 단자(106)(예, 전압(VSS))에 결합된다. 일부 실시예에서, 게이트 구조체(230)는 또한 소스 영역(214), 탭 영역(216) 및 기준 공급 전압 단자(106)(예, 전압(VSS))에 결합되고, 따라서 접지된 게이트 NMOS(ggNMOS) 장치에 대응한다.
일부 실시예에서, 드레인 영역(212) 및 소스 영역(214)은 핀형 전계효과 트랜지스터(FinFET) 상보형 금속-산화물-반도체(CMOS) 기술에 따른 핀을 포함한다. 일부 실시예에서, 드레인 영역(212) 및 소스 영역(214)은 나노시트 트랜지스터의 나노시트를 포함한다. 일부 실시예에서, 드레인 영역(212) 및 소스 영역(214)은 나노와이어 트랜지스터의 나노와이어를 포함한다. 일부 실시예에서, 드레인 영역(212) 및 소스 영역(214)은 평면 CMOS 기술에 따른 핀이 없다. 다른 유형의 트랜지스터도 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 드레인 영역(212)은 확장된 드레인 영역이고, 소스 영역(214)보다 더 큰 크기를 가진다. 적어도 하나의 실시예에서, 실리사이드 층(미도시)이 드레인 영역의 전체가 아닌 일부를 덮는다. 드레인 영역(212)의 이러한 부분적으로 실리사이드화된 구성은 ESD 이벤트로부터 트랜지스터(260)의 자체 보호를 향상시킨다. 적어도 하나의 실시예에서, 드레인 영역(212)은 완전히 실리사이드화된다.
게이트 구조체(230)는 드레인 영역(212)과 소스 영역(214) 사이에 배열된다. 일부 실시예에서, 게이트 전극(230a)은 금속 또는 폴리실리콘(본 명세서에서 "POLY"라고도 함)과 같은 도전 재료를 포함한다. 일부 실시예에서, 게이트 구조체(230)는 공급 전압 단자(104)(예, 전압(VDD)) 또는 기준 공급 전압 단자(106)(예, 전압(VSS))에 결합된다. 일부 실시예에서, 게이트 구조체(230)는 도 4a에 대해 설명된 바와 같이 외부 제어 회로에 결합된다.
도 2b는 일부 실시예에 따른 집적 회로(200A)의 등가 회로(200B)의 단면도이다. 예를 들어, 도 2b와 비교하면, 도 2a의 집적 회로(200A)는 설명의 용이함을 위해 도 2b의 기생 BJT(240)를 예시하지 않는다.
집적 회로(200B)는 집적 회로(200A), 기생 BJT(240)(이하 "BJT(240)") 및 기생 베이스 저항(Rb)을 포함한다.
BJT(240)는 베이스(242), 콜렉터(244) 및 이미터(246)를 포함한다. BJT(240)는 기생 트랜지스터(140)의 실시예이므로, 유사한 상세한 설명은 생략된다. 도 1b의 집적 회로(100B)의 기생 트랜지스터(140)와 비교하면, 베이스(242)는 기생 트랜지스터(140)의 베이스를 대체하고, 콜렉터(244)는 기생 트랜지스터(140)의 콜렉터를 대체하고, 이미터(246)는 기생 트랜지스터(140)의 이미터를 대체하므로, 유사한 상세한 설명은 생략된다. 도 2b의 베이스 저항(Rb)은 도 1b의 베이스 저항(Rb)에 대응하므로, 유사한 상세한 설명은 생략된다.
BJT(240)는 P-웰(204) 및 기판(202)에서 적어도 N-형 드레인 영역(212) 및 N-형 소스 영역(214)에 의해 형성된 NPN 기생 BJT이다. P-웰(204) 및 기판(202)은 BJT(240)의 베이스(242)에 대응하고, 트랜지스터(260)의 드레인 영역(212)은 BJT(240)의 콜렉터(244)에 대응하고, 트랜지스터(260)의 소스 영역(214)은 BJT(240)의 이미터(246)에 대응한다.
IO 패드(108)는 도전 영역(270)에 의해 드레인 영역(212)에 결합되므로 IO 패드(108)를 BJT(240)의 컬렉터(244)에 결합한다. 기준 전압 공급부(106)(예, VSS)는 도전 영역(272)에 의해 소스 영역(214) 및 P-웰에 결합되므로, BJT(240)의 이미터(246)를 기준 전압 공급부(106)(예, VSS)에 결합한다. 즉, 컬렉터(244)와 이미터(246)는 IO 패드(108)와 기준 전압 공급부(106)(예, VSS) 사이에 결합된다.
베이스 저항(Rb)은 적어도 P-웰(204)의 저항 또는 기판(202)의 기판 저항에 대응한다. 베이스 저항(Rb)은 베이스(242)와 P-웰 탭(216) 사이에 결합된다. 기준 전압 공급부(106)(예, VSS)는 소스 영역(214) 및 P-웰 탭(216)에 결합되고, 베이스 저항(Rb) 양단의 전압 강하는 BJT(240)의 베이스(242)와 이미터(246) 사이의 베이스-이미터 전압(Vbe)에 대응한다.
ESD 이벤트가 없는 경우, BJT(240)의 Vbe는 BJT(240)의 임계 전압 또는 트리거 전압보다 낮으므로 BJT(240)는 턴오프된다. 예를 들어, 일부 실시예에서, Vbe는 0이고 BJT(240)는 턴오프된다. 일부 실시예에서, 트랜지스터(260)의 게이트 구조체(230)가 도 1a-1b와 관련하여 설명된 바와 같이 기준 전압 공급 단자(106)(예, VSS)에 결합될 때, 트랜지스터(260)도 역시 내부 회로(140)의 정상 동작에 영향을 주지 않고 턴오프된다. 트랜지스터(260)의 게이트 구조체(230)가 드라이버 제어 회로(미도시)로부터 드라이버 제어 신호(DRV)(도 4a와 관련하여 설명됨)를 수신하도록 구성될 때, 트랜지스터(260)는 내부 회로(140)의 정상 동작 중에 IO 패드(108)의 전압을 기준 전압 공급 단자(106)의 기준 전압(VSS)으로 제어 가능하게 풀링하도록 드라이버 제어 신호(DRV)에 응답하여 턴온 또는 턴오프된다.
ESD 이벤트에서, ESD 전압이 IO 패드(108)에 인가된다. IO 패드(108) 상의 ESD 전압은 게이트 구조체(230)의 전압보다 훨씬 높고, 강한 전기장을 생성한다. 강한 전기장은 이동 전하 캐리어가 경계가 있는 전하 캐리어에 강력하게 충돌되게 하여 경계를 벗어나게 할 수 있다. 이 과정은 새로운 전하 캐리어의 생성으로 이어지고, 애벌랜시 전류가 생성되는 애벌랜시 브레이크다운이 발생할 때까지 반복된다. ESD 전압이 IO 패드(108)에 인가될 때, N-형 드레인 영역(212)과 P-웰(204) 사이의 PN 접합은 애벌랜시 브레이크다운이 발생할 때까지 역 바이어스된다. 이 시점에서, 드레인 전류가 증가하고, 생성된 홀은 BJT(240)의 베이스(242) 측으로 드리프트한다. 애벌랜시 브레이크다운으로 인한 양전하 홀의 흐름은 BJT(240)의 베이스 저항(Rb) 양단에 전압 강하를 유발한다. 베이스(242)의 전압이 증가함에 따라, BJT(240)의 베이스-이미터 접합은 더 순방향으로 바이어스된다. BJT(240)의 베이스-이미터 접합이 더 순방향으로 바이어스됨에 따라, BJT(240)의 베이스-이미터 접합은 임계 전압에 도달하여 BJT(240)를 턴온시켜 컬렉터(244)로부터 이미터(246)로 ESD 전류(I1)을 방전시킨다. 따라서, ESD 이벤트로부터의 고전류는 트랜지스터(260)의 게이트 구조체(230)로부터 멀어지게 전송된다. 일부 실시예에서, 베이스 저항(Rb)은 애벌랜시 모드를 트리거하는 BJT(240)에 대한 콜렉터-이미터 트리거 전압을 감소시킴으로써 BJT(240)의 애벌랜시 모드 트리거 속도를 제어한다. 예를 들어, 베이스 저항(Rb)을 증가시키면, BJT(240)에 대한 애벌랜시 모드 트리거 속도가 증가되어 BJT(240)가 더 낮은 임계 전압에서 턴온되어 ESD 전류(I1)를 다른 접근 방식보다 더 빠르게 방전시킨다.
일부 실시예에서, BJT(240)의 베이스 저항(Rb) 양단의 전압 강하는 Vbe에 대응한다. IO 패드(108)의 ESD 전압이 높을수록 Vbe가 높아진다. Vbe가 BJT(240)의 임계 전압에 도달하면, BJT(240)가 턴온되어 ESD 전류(I1)가 드레인 영역(212)에서 소스 영역(214)으로 흐르게 된다. 그 결과, IO 패드(108)의 ESD 전압은 턴온된 BJT(240)를 통해 기준 전압 공급 단자(106)(예, VSS)로 방전된다. Vbe가 BJT(240)의 임계 전압에 도달하는 전압은 도 1a-1b의 트랜지스터(260) 또는 스냅백 장치(120)의 ESD 트리거 전압이다.
결국, 동일한 ESD 전압에서, 다른 접근법에서의 Vbe는 N-웰(206)이 형성된 실시예에서보다 낮다. 다시 말해, N-웰(206)을 포함하는 실시예는 Vbe가 더 낮은 ESD 전압에서 BJT(240)의 임계 전압에 도달하도록 허용하고, 따라서 다른 접근법보다 더 낮은 ESD 트리거 전압을 가진다. 적어도 하나의 실시예에서, 더 낮은 ESD 트리거 전압은 유리하게는 다른 접근법에서 더 높은 ESD 트리거 전압과 관련된 하나 이상의 문제를 피할 수 있으며, 이러한 문제는 한정되는 것은 아니지만, 보호 대상 회로에 대한 잠재적인 손상, 불균일한 턴온 또는 ESD 보호 장치 자체의 조기 고장을 포함한다.
도 2c는 다른 접근법과 비교한 일부 실시예의 파형도(200C)이다.
일부 실시예에 따르면, 파형도(200C)는 집적 회로(200A)의 전류 전압(I-V) 특성 곡선을 포함한다. 파형도(200C)는 다른 접근법의 I-V 특성 곡선(282)을 더 포함한다.
도 2c에 예시된 바와 같이, x-축은 드레인 전압에 대응하고, y-축은 드레인 전류에 대응한다.
도 2c에 예시된 바와 같이, BJT(240)는 드레인 전압이 280 곡선에서 전압값(Vt1)을 가질 때 턴온되고, 다른 접근법의 기생 BJT는 다른 접근법의 트랜지스터의 드레인 전압이 282 곡선에서 전압값(Vt2)을 가질 때 턴온된다. 280 곡선의 전압값(Vt1) 및 282 곡선의 전압값(Vt2)은 트랜지스터(260)의 파괴 전압(Vb1)보다 작다.
도 2c에 예시된 바와 같이, 일단 BJT(240)가 턴온되면, 애벌랜시 프로세스를 유발시킨 높은 전기장은 드레인 전류를 유지하기 위해 존재하지 않으며 이는 스냅백으로 알려져 있다. 예를 들어, 드레인 전류는 전압(Vt1)보다 낮은 드레인 전압에서 증가된다. 따라서, 드레인 전압은 유지 전압(Vh)으로 감소되고 스냅백 동작이 관찰된다. BJT(240)가 턴온된 후, 드레인 전압의 증가는 전압(Vt2)에서 트랜지스터(260)에 대한 열 손상이 발생할 때까지 드레인 전류를 더욱 증가시킨다. 일부 실시예에서, 유지 전압(Vh)은 공급 전압(VDD)보다 더 커서 트랜지스터(260)가 턴온되는 것을 방지하고 래치-업을 방지한다.
일부 실시예에서, 트랜지스터(260)에 N-웰(206)을 포함시키면, 트랜지스터(260)의 P-웰(204)의 유효 면적이 감소되어 기판(202) 및 P-웰(204)의 베이스 저항(Rb)이 증가된다. 베이스 저항(Rb)을 증가시키면, 동일한 ESD 트리거 전압에서 다른 접근법에 비해 ESD 이벤트 중에 트랜지스터(260)의 트리거 전압(Vth)이 감소된다. 다른 접근법에 비해, 적어도 하나의 실시예는 유리하게는 조절 공정을 포함하는 추가적인 제조 공정 없이 ESD 트리거 전압(Vth)을 낮추기 위한 설계 기술 공동 최적화 솔루션을 제공한다. 적어도 하나의 실시예에서, 더 낮은 ESD 트리거 전압(Vth)은 유리하게는 다른 접근법에서 더 높은 ESD 트리거 전압(Vth)과 관련된 하나 이상의 문제를 피할 수 있으며, 이러한 문제는 한정되는 것은 아니지만, 보호 대상 회로에 대한 잠재적인 손상, 불균일한 턴온 또는 ESD 보호 장치 자체의 조기 고장을 포함한다.
도 3a는 일부 실시예에 따른 복수의 스냅백 장치 셀(예, 집적 회로(200A-200B))을 갖는 스냅백 장치 어레이(300')의 블록도이다. 예를 들어, 도 1a-1b의 스냅백 장치(120) 및 기생 트랜지스터(130) 또는 도 2a-2b의 집적 회로(200A-200B)는 스냅백 장치 어레이(301')의 하나 이상의 스냅백 장치로 사용할 수 있다.
스냅백 장치 어레이(301')는 M' 행과 N' 열(여기서 N'는 스냅백 장치(301A')의 어레이에 있는 열의 수에 해당하는 양의 정수이고, M'는 스냅백 장치(301A')의 어레이에 있는 행의 수에 해당하는 양의 정수임)을 가지는 스냅백 장치[301[1,1]', 301[1,2]',…, 301[2,2]',…, 301[M',N']']의 어레이(총칭하여 "스냅백 장치(301A)의 어레이"로 지칭됨)를 포함한다. 스냅백 장치(301A')의 어레이 내의 셀의 행은 제1 방향(X)으로 배열된다. 스냅백 장치(301A')의 아레이 내의 셀의 열은 제2 방향(Y)으로 배열된다. 제2 방향(Y)은 제1 방향(X)과 상이하다. 일부 실시예에서, 제2 방향(Y)은 제1 방향(X)에 수직이다.
일부 실시예에서, 스냅백 장치(301A')의 어레이 내의 각각의 스냅백 장치[301[1,1]', 301[1,2]',…, 301[2,2]',…, 301[M', N']']는 대응하는 트랜지스터(260)를 포함한다.
일부 실시예에서, 어레이의 주변에 위치된 스냅백 장치(301A')의 어레이 내의 각각의 스냅백 장치[301[1,1]', 301[1,2]',…, 301[2,2]',…, 301[M', N']']는 집적 회로(200A-200B)와 유사한 회로를 포함하고, 어레이의 주변에 위치되지 않은 스냅백 장치(301A')의 어레이 내의 각각의 스냅백 장치[301[1,1]', 301[1,2]',…, 301[2,2]',…, 301[M, N]']는 P-웰 탭(216)이 없는 집적 회로(200A-200B)와 유사한 회로를 포함하므로, 유사한 상세한 설명은 생략된다.
스냅백 장치 어레이(301') 내의 상이한 유형의 스냅백 장치 셀은 본 개시 내용의 고려되는 범위 내에 있다.
도 3b는 일부 실시예에 따른 레이아웃 설계(300B)의 다이어그램이다.
레이아웃 설계(300B)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 레이아웃 설계(300B)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 레이아웃 설계(300B)의 일부는 도 1a-1b 스냅백 장치(120) 및 기생 트랜지스터(130) 또는 도 2a-2b의 집적 회로(200A-200B)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 도 3b는 도 3b에 예시되지 않은 추가의 요소를 포함한다.
적어도 집적 회로(100A-100B(도 1a-1b), 200A-200B(도 2a-2b), 400A(도 4a), 500A-500B(도 5a-5b) 또는 600A-600B(도 6a-6b)) 또는 스냅백 장치 어레이(300A)(도 3a)의 구성뿐만 아니라 정렬, 거리, 길이, 폭 및 피치를 포함하는 구조적 관계는 적어도 레이아웃 설계(300B(도 3b), 400B(도 4b), 500C(도 5c), 600C(도 6c), 700A-700C(도 7a-7c) 또는 800A-800C(도 8a-8c))의 대응하는 구조적 관계 및 구성과 유사하므로, 간결성을 위해 도 1a-1b, 2a-2c, 3a-3b, 4a-4b, 5a-5c, 6a-6c, 7a-7c, 8a-8c 및 9-13에서 유사한 설명은 기술되지 않는다.
레이아웃 설계(300B)는 스냅백 장치 레이아웃 어레이(301)를 포함한다. 스냅백 장치 레이아웃 어레이(301)는 M 행과 N 열(여기서 N은 스냅백 장치 레이아웃 설계(301A)의 어레이에 있는 열의 수에 해당하는 양의 정수이고, M은 스냅백 장치 레이아웃 설계(301A)의 어레이에 있는 행의 수에 해당하는 양의 정수임)을 가지는 스냅백 장치 레이아웃 설계[301[1,1], 301[1,2],…, 301[2,2],…, 301[M,N]]의 어레이(총칭하여 "스냅백 장치 레이아웃 설계(301A)의 어레이"로 지칭됨)를 포함한다. 스냅백 장치 레이아웃 설계(301A)의 어레이 내의 셀의 행은 제1 방향(X)으로 배열된다. 스냅백 장치 레이아웃 설계(301A)의 아레이 내의 셀의 열은 제2 방향(Y)으로 배열된다. 일부 실시예에서, 적어도 M 또는 N은 도 4a의 M'또는 N'과 동일하다.
일부 실시예에서, 스냅백 장치 레이아웃 설계(301A)의 어레이 내의 각각의 스냅백 장치 레이아웃 설계[301[1,1], 301[1,2],…, 301[2,2],…, 301[M,N]]는 스냅백 장치(301A')의 어레이 내의 대응하는 스냅백 장치[301[1,1]', 301[1,2]',…, 301[2,2]',…, 301[M',N']']를 제조하는 데 사용될 수 있다.
일부 실시예에서, 스냅백 장치 레이아웃 설계(301A)의 어레이 내의 각각의 스냅백 장치 레이아웃 설계[301[1,1], 301[1,2],…, 301[2,2],…, 301[M,N]]는 대응하는 트랜지스터(260)의 레이아웃 설계를 포함한다.
일부 실시예에서, 스냅백 장치 레이아웃 설계(301A)의 어레이 내의 각각의 스냅백 장치 레이아웃 설계[301[1,1], 301[1,2],…, 301[2,2],…, 301[M,N]]는 대응하는 집적 회로(200A-200B)의 대응하는 레이아웃 설계를 포함한다.
스냅백 장치 레이아웃 어레이(301)의 각 레이아웃 설계는 집적 회로(200A 또는 200B)의 레이아웃 설계에 대응한다. 일부 실시예에서, 집적 회로(200A) 또는 등가 회로(200B)의 단면도는 A-A' 평면에 의해 교차되는 레이아웃 설계(300B)에 대응한다.
도 3b는 스냅백 장치 레이아웃 설계[301[1,1], 301[1,2], 301[2,2] 및 301[2,2]]의 상세를 예시하며, 간결성을 위해 스냅백 레이아웃 장치 어레이(301) 내의 다른 스냅백 장치 레이아웃 설계의 상세는 생략된다. 그러나, 스냅백 레이아웃 장치 어레이(301)의 다른 스냅백 장치 레이아웃 설계의 상세는 스냅백 장치 레이아웃 설계[301[1,1], 301 [1,2], 301[2,2] 및 301[2,2]]의 상세와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 스냅백 장치 레이아웃 설계[301[1,1] 및 301[1,2]]는 활성 영역 레이아웃 패턴(312a)을 포함한다. 일부 실시예에서, 스냅백 장치 레이아웃 설계[(301[2,1] 및 301[2,2]]는 활성 영역 레이아웃 패턴(312b)을 포함한다.
일부 실시예에서, 스냅백 장치 레이아웃 설계[301[1,1] 및 301[2,1]]는 웰 레이아웃 패턴(316a)을 포함한다. 일부 실시예에서, 스냅백 장치 레이아웃 설계[301[1,1] 및 301[2,1]]는 게이트 레이아웃 패턴(330a 및 330b) 및 게이트 레이아웃 패턴(330c)의 적어도 일부를 포함한다.
일부 실시예에서, 스냅백 장치 레이아웃 설계[301[1,2] 및 301[2,2]]는 웰 레이아웃 패턴(316b)을 포함한다. 일부 실시예에서, 스냅백 장치 레이아웃 설계[301[1,2] 및 301[2,2]]는 게이트 레이아웃 패턴(330d) 및 게이트 레이아웃 패턴(330c 및 330e)의 적어도 일부를 포함한다.
스냅백 장치 레이아웃 설계(301)의 어레이 내의 상이한 유형의 스냅백 장치 레이아웃 설계는 본 개시 내용의 고려되는 범위 내에 있다.
레이아웃 설계(300B)는 제2 방향(Y)으로 연장되는 적어도 활성 영역 레이아웃 패턴(312a 또는 312b)( "활성 영역 레이아웃 패턴의 세트(312)"로 통칭됨)을 포함한다. 활성 영역 레이아웃 패턴 세트(312)의 활성 영역 레이아웃 패턴(312a, 312b)은 제2 방향(Y)으로 서로 분리된다.
일부 실시예에서, 활성 영역 레이아웃 패턴 세트(312)의 활성 영역 레이아웃 패턴 각각의 단부는 활성 영역 레이아웃 패턴 세트(312)의 인접한 활성 영역 레이아웃 패턴의 단부로부터 제2 방향(Y)으로 거리(D1)만큼 이격된다.
일부 실시예에서, 활성 영역 레이아웃 패턴(312a)은 도 2a-2b의 트랜지스터(260)의 활성 영역(예, 드레인 영역(212) 및 소스 영역(214))을 제조하는 데 사용될 수 있다. 일부 실시예에서, 활성 영역 레이아웃 패턴(312b)은 도 2a-2b의 트랜지스터(260)의 활성 영역(예, 드레인 영역(212) 및 소스 영역(214)) 또는 도 4a의 NMOS 트랜지스터(N1)의 드레인 영역 및 소스 영역의 제조에 사용될 수 있다.
일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(312a 또는 312b)은 P-웰(204)에 대응한다. 활성 영역 레이아웃 패턴(312a 또는 312b)은 스냅백 장치 레이아웃 어레이(301)의 대응하는 행(1 또는 2)의 일부이다.
일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(312a 또는 312b)은 제1 방향(X)으로 연장되는 연속 레이아웃 패턴이다. 일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(312a 또는 312b)은 제1 방향(X)으로 연장되는 적어도 N개의 불연속 레이아웃 패턴을 포함하며, 여기서 N은 스냅백 장치 레이아웃 어레이(301)의 열의 수에 대응한다.
일부 실시예에서, 활성 영역 레이아웃 패턴 세트(312)는 제1 레벨에 위치된다. 일부 실시예에서, 제1 레벨은 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c) 중 하나 이상 또는 집적 회로(200A-200B, 500A-500B, 600A-600B(도 2a-2b, 5a-5b 또는 6a-6b)의 활성 레벨 또는 OD 레벨에 대응한다.
적어도 활성 영역 레이아웃 패턴 세트(312) 내의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(300B)는 각각 제2 방향(Y)으로 연장되는 적어도 게이트 레이아웃 패턴(330a, 330b, 330c, 330d 또는 330e)(총칭하여 "게이트 레이아웃 패턴 세트(330)"로 지칭됨)을 더 포함한다. 게이트 레이아웃 게이트 레이아웃 패턴 세트(330)의 각각의 게이트 레이아웃 패턴은 제1 방향(X)으로 제1 피치만큼 게이트 레이아웃 패턴 세트(330)의 인접한 게이트 레이아웃 패턴으로부터 이격된다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(330)의 게이트 레이아웃 패턴 각각의 단부는 제1 방향(X)으로 피치(P1)만큼 게이트 레이아웃 패턴 세트(330)의 인접한 게이트 레이아웃 패턴의 단부로부터 이격된다.
일부 실시예에서, 적어도 게이트 레이아웃 패턴(330a, 330b, 330c, 330d 또는 330e)은 게이트 구조체(230)와 유사한 게이트의 제조에 사용될 수 있다. 일부 실시예에서, 적어도 게이트 레이아웃 패턴(330a, 330b, 330c, 330d 또는 330e)은 도 4a의 NMOS 트랜지스터(N1)의 게이트와 유사한 게이트의 제조에 사용될 수 있다. 일부 실시예에서, 적어도 게이트 레이아웃 패턴(330a, 330c 및 330e)은 도 2a-2b의 더미 게이트 구조체(미도시)의 제조에 사용될 수 있다.
게이트 레이아웃 패턴(330b 또는 330d)은 스냅백 장치 레이아웃 어레이(301)의 대응하는 열(1 또는 2)의 일부이다. 일부 실시예에서, 게이트 레이아웃 패턴(330a 또는 330c)의 적어도 일부는 스냅백 장치 레이아웃 어레이(301)의 열(1)의 일부이다. 일부 실시예에서, 게이트 레이아웃 패턴(330c 또는 330e)의 적어도 일부는 스냅백 장치 레이아웃 어레이(301)의 열(2)의 일부이다.
게이트 레이아웃 패턴 세트(330)는 제1 레벨과 다른 제2 레벨(POLY)에 위치된다. 게이트 레이아웃 패턴 세트(330)는 활성 영역 레이아웃 패턴 세트(312)와 중첩된다. 일부 실시예에서, 제2 레벨은 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c) 중 하나 이상 또는 집적 회로(200A-200B, 500A-500B, 600A-600B(도 2a-2b, 5a-5b 또는 6a-6b)의 POLY 레벨에 대응한다.
게이트 레이아웃 패턴 세트(330)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(300B)는 각각 제2 방향(Y)으로 연장되는 적어도 웰 레이아웃 패턴(316a 또는 316b)(통칭하여 "웰 레이아웃 패턴 세트(316)"로 지칭됨)을 더 포함한다. 웰 레이아웃 패턴 세트(316)의 각각의 웰 레이아웃 패턴은 제1 방향(X)으로 웰 레이아웃 패턴 세트(316)의 인접한 웰 레이아웃 패턴으로부터 이격된다. 웰 레이아웃 패턴 세트(316)의 각각의 웰 레이아웃 패턴은 제1 방향(X)으로 연장되는 폭(W1)을 가진다. 적어도 웰 레이아웃 패턴(316a 또는 316b)은 N-웰(206)을 제조하는 데 사용될 수 있다. 폭(W1)은 피치(P1)보다 작다. 일부 실시예에서, 폭(W1)은 피치(P1)와 동일하다.
일부 실시예에서, 웰 레이아웃 패턴 세트(316)는 활성 영역 레이아웃 패턴 세트(312)와 중첩된다. 웰 레이아웃 패턴(316a)은 게이트 레이아웃 패턴(330b 및 330c) 사이에 있다. 웰 레이아웃 패턴(316b)은 게이트 레이아웃 패턴(330d 및 330e) 사이에 있다. 웰 레이아웃 패턴(316a 또는 316b)은 스냅백 장치 레이아웃 어레이(301)의 대응하는 열(1 또는 2)의 일부이다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(316a 또는 316b)은 스냅백 장치 레이아웃 어레이(301)의 대응하는 활성 영역 레이아웃 패턴(312a 또는 312b)의 드레인 측에 위치된다. 적어도 웰 레이아웃 패턴(316a 또는 316b)은 직사각형 형상을 가진다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(316a 또는 316b)은 다각형 형상을 가진다.
일부 실시예에서, 적어도 웰 레이아웃 패턴(316a 또는 316b)은 제2 방향(Y)으로 연장되는 연속적인 웰 레이아웃 패턴이다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(316a 또는 316b)은 제2 방향(Y)으로 연장되는 적어도 M개의 불연속적인 웰 레이아웃 패턴을 포함하고, 여기서 M은 스냅백 장치 레이아웃 어레이(301)의 행 수에 대응한다.
일부 실시예에서, 적어도 웰 레이아웃 패턴(316a 또는 316b)은 활성 영역 레이아웃 패턴 세트(312)를 여러 열로 배열된 불연속 레이아웃 패턴으로 분리한다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(316a 또는 316b)은 활성 영역 레이아웃 패턴 세트(312)를 불연속 레이아웃 패턴으로 분리함으로써 P-웰(204)을 여러 열로 배열된 불연속 패턴으로 분리한다.
웰 레이아웃 패턴 세트(316)는 제3 레벨에 위치된다. 일부 실시예에서, 제3 레벨은 제1 레벨 및 제2 레벨과 상이하다. 일부 실시예에서, 제3 레벨은 제1 레벨과 동일하다. 일부 실시예에서, 제3 레벨은 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c) 중 하나 이상 또는 집적 회로(200A-200B, 500A-500B, 600A-600B)(도 2a-2b, 5a-5b 또는 6a-6b)의 활성 레벨 또는 OD 레벨에 대응한다.
웰 레이아웃 패턴 세트(316) 내의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(300B)는 제1 방향 및 제2 방향(Y)으로 연장되는 적어도 탭 셀 레이아웃 패턴(326)을 더 포함한다. 레이아웃 패턴(326)은 스냅백 장치 레이아웃 어레이(301)를 둘러싼다. 탭 셀 레이아웃 패턴(326)은 스냅백 장치 레이아웃 어레이로부터 제1 방향(X) 및 제2 방향(Y)으로 이격된다. 일부 실시예에서, 탭 셀 레이아웃 패턴(326)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 연속적인 레이아웃 패턴이다.
탭 셀 레이아웃 패턴(326)은 도 2a-2b의 P-웰 탭(216)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 탭 셀 레이아웃 패턴(326)은 도 4a의 NMOS 트랜지스터(N1)의 바디 단자를 제조하는 데 사용될 수 있다.
일부 실시예에서, 탭 셀 레이아웃 패턴(326)은 제1 레벨에 위치된다. 탭 셀 레이아웃 패턴(326) 내의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
도 4a는 일부 실시예에 따른 집적 회로(400A)의 개략적인 블록도이다.
집적 회로(400A)는 집적 회로(100A-100B)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 일부 실시예에 따르면, 집적 회로(400A)는 드라이버 회로(400A)와 결합된 도 1a의 집적 회로(100A)의 일부이다. 도 4a의 집적 회로(400A)는 집적 회로(100A)의 일부를 예시하지만, 집적 회로(400A)는 도 4a에 예시된 것과 유사한 드라이버 회로(440)와 결합된 집적 회로(100A)의 각각의 특징부를 포함하도록 변형될 수 있다는 것이 이해되며, 따라서, 간결성을 위해 유사한 상세한 설명은 생략된다.
집적 회로(400A)는 내부 회로(102), IO 패드(108), 기준 전압 공급 단자(106), 스냅백 장치(120) 및 드라이버 회로(440)를 포함한다.
드라이버 회로(440)는 N-형 금속 산화물 반도체(NMOS) 트랜지스터(N1)이다. 일부 실시예에서, 드라이버 회로(440)는 P-형 금속 산화물 반도체(PMOS) 트랜지스터이다.
드라이버 회로(440)는 IO 패드(108)와 기준 전압 공급 단자(106)(예, VSS) 사이에 결합된다. NMOS 트랜지스터(N1)의 게이트는 드라이버 신호(DRV)를 수신하도록 구성된다. NMOS 트랜지스터(N1)의 드레인은 I/O 패드(108)와 스냅백 장치(120)에 결합되고, NMOS 트랜지스터(N1)의 소스는 기준 전압 공급 단자(106)와 스냅백 장치(120)에 결합된다. NMOS 트랜지스터(N1)의 소스는 NMOS 트랜지스터(N1)의 바디에 추가로 결합된다.
일부 실시예에서, 드라이버 회로(440)는 내부 회로(102)에 결합되고, 내부 회로(102), 기준 전압 공급 단자(104)의 공급 전압(VDD) 및 기준 전압 공급 단자(106)의 기준 전압(VSS) 간의 신호 전송을 처리하도록 구성된다.
드라이버 회로(440)는 스냅백 장치(120)와 병렬로 결합된다. 일부 실시예에서, 드라이버 회로(440)는 스냅백 장치(120)의 일부로서 포함된다. 예를 들어, 일부 실시예에서, 드라이버 회로(440)의 NMOS 트랜지스터(N1)는 집적 회로(200A-200B)의 스냅백 장치 내의 NMOS 소자에 대응한다. ESD 이벤트가 없는 경우, NMOS 트랜지스터(N1)는 드라이버 신호(DRV)의 제어하에 내부 회로(102)의 정상 동작 중에 드라이버 회로로 동작하도록 구성된다. ESD 이벤트가 발생하면, NMOS 트랜지스터(N1)는 도 1a-1b 및 도 2a-2c와 관련하여 설명된 ESD 보호 장치(예, 스냅백 장치)로 동작하도록 구성된다. 이러한 실시예에서, 드라이버 회로(440)의 NMOS 트랜지스터(N1)는 P-웰(204)을 집적 회로(200A) 또는 스냅백 장치(120)와 공유하도록 구성된다.
드라이버 회로(440)는 NMOS 트랜지스터(N1)의 게이트와 NMOS 트랜지스터(N1)의 드레인 사이에 기생 커패시턴스(Cgd)를 가진다. 일부 실시예에서, 포지티브 ESD 스트레스(예, PS-모드) 중에, NMOS 트랜지스터(N1)의 게이트는 기생 커패시턴스(Cgd)를 통해 NMOS 트랜지스터(N1)의 드레인 및 IO 패드(108)에 용량 결합되어 포지티브 ESD 스트레스를 수신한다. ESD 이벤트 중에 포지티브 ESD 스트레스를 수신하면, NMOS 트랜지스터(N1)가 적어도 다소 턴온되어 NMOS 트랜지스터(N1)의 p-웰에 채널 전류(I2)가 생성된다. 일부 실시예에서, 드라이버 회로(440)의 NMOS 트랜지스터(N1)는 집적 회로(200A-200B) 또는 스냅백 장치(120)와 P-웰(204)을 공유하기 때문에, 드라이버 회로(440)의 NMOS 트랜지스터(N1)는 P-웰(204)도 공유하는 다른 장치(예, 집적 회로(200A-200B), 스냅백 장치(120) 또는 스냅백 어레이(301A')의 다른 스냅백 장치)에 대한 채널 전류에 기여함으로써 다른 접근법보다 집적 회로(200A-200B) 또는 스냅백 장치(120)에 대해 더 높은 베이스 전류(Ib)를 생성한다. 일부 실시예에서, 더 높은 베이스 전류(Ib)와 결합된 드라이버 회로(440)의 초기 턴온 동작은 스냅백 어레이(301A')에서 다른 스냅백 장치를 병렬 트리거하여 공동으로 턴온하도록 함으로써 집적 회로(200A-200B, 400A) 또는 스냅백 장치(120)의 트리거 전압(Vth)을 추가로 감소시킨다.
일부 실시예에서, 추가의 드라이버 회로(미도시)가 도 1a의 집적 회로(100A)의 전압 공급 단자(104)와 IO 패드(108) 사이에 결합된다. 일부 실시예에서, 추가 드라이버 회로(미도시)는 PMOS 트랜지스터이다. 일부 실시예에서, 추가 드라이버 회로(미도시)는 드라이버 회로(440)와 유사하므로 유사한 상세한 설명은 생략된다.
집적 회로(400A) 내의 회로의 다른 구성 또는 수량은 본 개시 내용의 범위 내에 있다.
도 4b는 일부 실시예에 따른 레이아웃 설계(400B)의 다이어그램이다.
레이아웃 설계(400B)는 집적 회로(400A)의 레이아웃 다이어그램이다. 레이아웃 설계(400B)는 집적 회로(400A)를 제조하는 데 사용될 수 있다. 도 4b는 도 4b에 예시되지 않은 추가의 요소를 포함한다.
레이아웃 설계(400B)는 레이아웃 설계(300B)(도 3b)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(400B)는 드라이버 회로 레이아웃 패턴(450)이 스냅백 장치 레이아웃 어레이(301)의 스냅백 장치 레이아웃 패턴[301[1,1],…, 301[M,1]]과 동일한 P-웰 열(예, 열(1))에 위치되는 예를 보여준다.
일부 실시예에서, 스냅백 장치 레이아웃 어레이(301)의 스냅백 장치 레이아웃 패턴[301[1,1],…, 301[M,1]]과 동일한 P-웰 열(예, 열(1))에 드라이버 회로 레이아웃 패턴(450)을 위치시킴으로써, 드라이버 회로 레이아웃 패턴(450)은 스냅백 장치 레이아웃 패턴[301[1,1],…, 301[M,1]]과 P-웰(204)을 공유하므로 도 4a에 대해 전술한 바와 유사한 장점을 가지며, 간결성을 위해 반복되지 않는다.
레이아웃 설계(400B)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 레이아웃 설계(400B)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
레이아웃 설계(400B)는 레이아웃 설계(300B) 및 드라이버 회로 레이아웃 패턴(450)을 포함한다.
드라이버 회로 레이아웃 패턴(450)은 도 4a의 드라이버 회로(440)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 드라이버 회로 레이아웃 패턴(450)은 도 4a의 드라이버 회로(440)의 위치에 대응한다. 일부 실시예에서, 드라이버 회로(440)는 트랜지스터(260)에 대응하고, 따라서 드라이버 회로 레이아웃 패턴(450)은 트랜지스터(260)의 레이아웃 설계에 대응한다.
일부 실시예에서, 스냅백 장치 레이아웃 어레이(301)의 열(1)에 있는 각각의 레이아웃 설계는 드라이버 회로 레이아웃 패턴(450)을 포함한다. 일부 실시예에서, 스냅백 장치 레이아웃 어레이(301)의 레이아웃 설계 중 적어도 하나는 드라이버 회로 레이아웃 패턴(450)을 포함한다.
일부 실시예에서, 스냅백 장치 레이아웃 어레이(301)의 적어도 다른 열은 드라이버 회로 레이아웃 패턴(450)과 유사한 레이아웃 패턴을 포함하고, 따라서 유사한 상세한 설명은 생략된다.
드라이버 회로 레이아웃 패턴(450)의 패턴의 다른 구성 또는 수량은 본 개시 내용의 범위 내에 있다.
도 5a는 일부 실시예에 따른 집적 회로(500A)의 단면도이다. 도 5b는 일부 실시예에 따른 집적 회로(500A)의 등가 회로(500B)의 단면도이다. 도 5c는 일부 실시예에 따른 레이아웃 설계(500C)의 다이어그램이다. 일부 실시예에서, 집적 회로(500A) 또는 등가 회로(500B)의 단면도는 B-B' 평면에 의해 교차되는 레이아웃 설계(500C)에 대응한다.
집적 회로(500A)는 스냅백 장치(120)의 실시예이다.
집적 회로(500A)는 집적 회로(200A)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 집적 회로(500A)는 추가의 N-웰(예, N-웰(506))이 스냅백 장치(120) 또는 집적 회로(200A)에 추가되는 예를 보여준다. 일부 실시예에서, 추가의 N-웰(예, N-웰(506))을 P-웰(예, P-웰(204)) 내에 배치함으로써 P-웰(예, P-웰(204))의 유효 면적이 추가로 감소된다.
도 2a의 집적 회로(200A)와 비교하면, 집적 회로(500A)는 N-웰(506)을 더 포함한다. N-웰(506)은 N-웰(206)과 유사하므로 유사한 상세한 설명은 생략된다.
P-웰(204) 및 N-웰(506)은 기판(202) 내에 있다. N-웰(506)은 P-웰(204) 내에 있다. N-웰(506)은 제1 방향(X)으로 폭(W2')을 가진다. 일부 실시예에서, 폭(W2')은 폭(W1')과 상이하다. 일부 실시예에서, 폭(W2')은 폭(W1')과 동일하다.
적어도 N-웰(506 또는 206)은 P-웰(204)의 도펀트 불순물 유형과 반대되는 도펀트 불순물 유형을 가진다. N-웰(506)은 n-형 도펀트 불순물을 포함하고, P-웰(204)은 p-형 도펀트 불순불을 포함한다. 도 5a-5b 및 도 6a-6b는 STI 영역(210)이 N-웰(506)에 있는 것을 예시하지만, 일부 실시예에서, STI 영역(210)은 N-웰(506) 내에 있지 않다. 일부 실시예에서, STI 영역(210)은 N-웰(506)에 인접하거나 바로 옆에 있다. 일부 실시예에서, N-웰(506)은 소스 영역(214)과 STI 영역(210) 사이에 있다. 일부 실시예에서, STI 영역(210)은 N-웰(506)과 동일한 영역 또는 공간에 형성되지 않는다. 일부 실시예에서, STI 영역(210)은 N-웰(506)에 형성되지 않는다. 일부 실시예에서, 집적 회로(500A 또는 500B)는 STI 영역(208 또는 210)을 포함하지 않는다. 일부 실시예에서, 집적 회로(600A 또는 600B)는 STI 영역(208 또는 210)을 포함하지 않는다.
N-웰(506)은 트랜지스터(260)의 소스 측에 위치된다. 일부 실시예에서, 집적 회로(500A)에 N-웰(506)을 포함시키면, 집적 회로(500A)의 P-웰(204)의 유효 면적이 감소되어 ESD 이벤트 중에 기판(202) 및 P-웰(204)의 베이스 저항(Rb)이 증가된다. 베이스 저항(Rb)이 증가되면, N-웰(206 및 506)이 포함되지 않은 경우보다 ESD 이벤트 중에 집적 회로(500A)의 트리거 전압(Vth)이 감소된다.
N-웰(506)의 다른 구성, 치수 또는 수량은 본 개시 내용의 범위 내에 있다.
도 5b는 일부 실시예에 따른 집적 회로(500A)의 등가 회로(500B)의 단면도이다. 예를 들어, 등가 회로(500B)는 기생 BJT(540)를 갖는 집적 회로(500A)에 대응한다. 예를 들어, 도 5b와 비교하여, 도 5a의 집적 회로(500A)는 설명의 용이함을 위해 도 5b의 기생 BJT(540)를 예시하지 않는다.
도 5c는 일부 실시예에 따른 레이아웃 설계(500C)의 다이어그램이다.
레이아웃 설계(500C)는 집적 회로(500A) 또는 등가 회로(500B)의 레이아웃 다이어그램이다. 레이아웃 설계(500C)는 집적 회로(500A) 또는 등가 회로(500B)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 도 5c는 도 5c에 예시되지 않은 추가의 요소를 포함한다.
일부 실시예에서, 집적 회로(500A) 또는 등가 회로(500B)의 단면도는 B-B' 평면에 의해 교차되는 레이아웃 설계(500C)에 대응한다.
레이아웃 설계(500C)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 레이아웃 설계(500C)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
레이아웃 설계(500C)는 레이아웃 설계(300B)(도 3b)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(500C)는 웰 레이아웃 패턴(516a)이 스냅백 장치 레이아웃 어레이(301)의 열(1)에 추가되고 웰 레이아웃 패턴(516b)이 스냅백 장치 레이아웃 어레이(301)의 열(2)에 추가되는 예를 보여준다. 일부 실시예에서, 스냅백 장치 레이아웃 어레이(301)의 열(1)에 웰 레이아웃 패턴(516a)을 위치시키고 스냅백 장치 레이아웃 어레이(301)의 열(2)에 웰 레이아웃 패턴(516b)을 위치시킴으로써, 레이아웃 설계(500C)의 스냅백 장치 레이아웃 어레이(301) 내의 각각의 스냅백 장치 레이아웃 패턴은 적어도, 2개의 N-웰(예, N-웰(206) 및 N-웰(506))을 가짐으로써 P-웰(204)의 면적을 더욱 감소시키는 집적 회로(500A-500B)와 유사한 집적 회로를 제조함으로써 도 5a에 대해 전술한 바와 유사한 장점을 가지며, 간결성을 위해 반복되지 않는다.
도 3b의 레이아웃 설계(300B)와 비교하면, 레이아웃 설계(500C)는 웰 레이아웃 패턴(516a) 및 웰 레이아웃 패턴(516b)을 더 포함한다. 웰 레이아웃 패턴(516a 또는 516b)은 대응하는 웰 레이아웃 패턴(316a 또는 316b)과 유사하므로 유사한 상세한 설명은 생략된다.
도 3b의 레이아웃 설계(300B)와 비교하여, 웰 레이아웃 패턴 세트(516)는 도 3b의 웰 레이아웃 패턴 세트(316)를 대체하므로, 유사한 상세한 설명은 생략된다. 웰 레이아웃 패턴 세트(516)는 적어도 웰 레이아웃 패턴(316a, 316b, 516a 또는 516b)을 포함한다.
웰 레이아웃 패턴(516a 또는 516b)은 각각 제2 방향(Y)으로 연장된다. 웰 레이아웃 패턴 세트(516)의 웰 레이아웃 패턴 각각은 제1 방향(X)으로 웰 레이아웃 패턴 세트(516)의 인접한 웰 레이아웃 패턴으로부터 이격된다. 적어도 웰 레이아웃 패턴(516a 또는 516b)은 제1 방향(X)으로 연장되는 폭(W2)을 가진다. 일부 실시예에서, 폭(W2)은 폭(W1)과 동일하다. 일부 실시예에서, 폭(W2)은 폭(W1)과 상이하다. 폭(W2)은 피치(P1)보다 작다. 일부 실시예에서, 폭(W2)은 피치(P1)와 동일하다.
적어도 웰 레이아웃 패턴(516a 또는 516b)은 N-웰(506)을 제조하는 데 사용될 수 있다.
웰 레이아웃 패턴(516a)은 게이트 레이아웃 패턴(330a 및 330b) 사이에 위치된다(예, 스냅백 장치 레이아웃 어레이(301)의 대응하는 활성 영역 레이아웃 패턴(312a 또는 312b)의 소스 측에 위치됨). 웰 레이아웃 패턴(516b)은 게이트 레이아웃 패턴(330c 및 330d) 사이에 위치된다(예, 스냅백 장치 레이아웃 어레이(301)의 대응하는 활성 영역 레이아웃 패턴(312a 또는 312b)의 소스 측에 위치됨).
웰 레이아웃 패턴(516a 또는 516b)은 스냅백 장치 레이아웃 어레이(301)의 대응하는 열(1 또는 2)의 일부이다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(516a 또는 516b)은 활성 영역 레이아웃 패턴 세트(312)를 여러 열로 배열된 추가의 불연속 레이아웃 패턴으로 더 분리한다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(516a 또는 516b)은 활성 영역 레이아웃 패턴 세트(312)를 추가의 불연속 레이아웃 패턴으로 추가로 분리함으로써 P-웰(204)을 여러 열로 배열된 불연속 패턴으로 추가로 분리한다.
웰 레이아웃 패턴 세트(516)는 제3 레벨에 위치된다. 웰 레이아웃 패턴 세트(516) 내의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
도 6a는 일부 실시예에 따른 집적 회로(600A)의 단면도이다. 도 6b는 일부 실시예에 따른 집적 회로(600A)의 등가 회로(600B)의 단면도이다. 도 6c는 일부 실시예에 따른 레이아웃 설계(600C)의 다이어그램이다. 일부 실시예에서, 집적 회로(600A) 또는 등가 회로(600B)의 단면도는 C-C' 평면에 의해 교차되는 레이아웃 설계(600C)에 대응한다.
집적 회로(600A)는 스냅백 장치(120)의 실시예이다.
집적 회로(600A)는 집적 회로(500A)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 집적 회로(600A)는 스냅백 장치(120) 또는 집적 회로(200A)에서 드레인 측에 N-웰(예, N-웰(206))을 포함하지 않는 예를 보여준다.
도 5a의 집적 회로(500A)와 비교하면, 집적 회로(600A)는 N-웰(206)을 포함하지 않는다. 따라서, 집적 회로(600A)는 드레인 측에 N-웰(예, N-웰(206))을 포함하지 않지만, 트랜지스터(260)의 소스 측에 N-웰(예, N-웰(506))을 포함한다. 일부 실시예에서, 집적 회로(700A)의 소스 측에 N-웰(506)이 포함되면, 집적 회로(700A)에서 P-웰(204)의 유효 면적이 감소되어 ESD 이벤트 중에 기판(202) 및 P-웰(204)의 베이스 저항(Rb)이 증가된다. 베이스 저항(Rb)이 증가되면, N-웰(506)이 포함되지 않은 경우보다 ESD 이벤트 중에 집적 회로(600A)의 트리거 전압(Vth)이 감소된다.
집적 회로(600A)의 요소의 다른 구성, 치수 또는 수량은 본 개시 내용의 범위 내에 있다.
도 6b는 일부 실시예에 따른 집적 회로(600A)의 등가 회로(600B)의 단면도이다. 예를 들어, 등가 회로(600B)는 기생 BJT(640)를 갖는 집적 회로(600A)에 대응한다. 예를 들어, 도 6b와 비교하면, 도 6a의 집적 회로(600A)는 설명의 용이함을 위해 도 6b의 기생 BJT(640)를 예시하지 않는다.
도 6c는 일부 실시예에 따른 레이아웃 설계(600C)의 다이어그램이다.
레이아웃 설계(600C)는 집적 회로(600A) 또는 등가 회로(600B)의 레이아웃 다이어그램이다. 레이아웃 설계(600C)는 집적 회로(600A) 또는 등가 회로(600B)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 도 6c는 도 6c에 예시되지 않은 추가의 요소를 포함한다.
일부 실시예에서, 집적 회로(600A) 또는 등가 회로(600B)의 단면도는 C-C' 평면에 의해 교차되는 레이아웃 설계(600C)에 대응한다.
레이아웃 설계(600C)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 레이아웃 설계(600C)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
레이아웃 설계(600C)는 레이아웃 설계(500C)(도 5C)의 변형이므로 유사한 상세한 설명은 생략된다. 도 5c의 집적 회로(500C)와 비교하여, 레이아웃 설계(600C)는 웰 레이아웃 패턴(316a 및 316b)을 포함하지 않는다. 따라서, 레이아웃 설계(600C)는 드레인 측에 웰 레이아웃 패턴(316a 및 316b)을 포함하지 않지만, 트랜지스터(260)의 소스 측에 웰 레이아웃 패턴(516a 및 516b)을 포함한다.
일부 실시예에서, 웰 레이아웃 패턴(516a 또는 516b)을 드레인 측상의 스냅백 장치 레이아웃 어레이(301)의 대응하는 열(1 또는 2)에 위치시킴으로써, 레이아웃 설계(600C)의 스냅백 장치 레이아웃 어레이(301)의 각각의 스냅백 장치 레이아웃 패턴은 적어도, 드레인 측에 N-웰(506)을 가져서 P-웰(204)의 면적을 더욱 감소시키는 집적 회로(600A) 또는 등가 회로(600B)와 유사한 집적 회로를 제조하는 데 사용될 수 있으므로 도 6a에 대해 전술한 것과 유사한 장점을 가지며, 간결성을 위해 반복되지 않는다.
레이아웃 설계(600C)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
도 7a는 일부 실시예에 따른 레이아웃 설계(700A)의 다이어그램이다.
레이아웃 설계(700A)는 집적 회로(200A) 또는 등가 회로(200B)의 레이아웃 다이어그램이다. 레이아웃 설계(700A)는 집적 회로(200A) 또는 등가 회로(200B)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 도 7a-7c는 도 7a-7c에 예시되지 않은 추가의 요소를 포함한다.
일부 실시예에서, 집적 회로(200A) 또는 등가 회로(200B)의 단면도는 A-A' 평면에 의해 교차되는 적어도 레이아웃 설계(700A)에 대응한다.
레이아웃 설계(700A)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 레이아웃 설계(700A)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
레이아웃 설계(700A)는 레이아웃 설계(300B)(도 3b)의 변형이므로 유사한 상세한 설명은 생략된다. 도 3b의 레이아웃 설계(300B)와 비교하여, 레이아웃 설계(700A)는 웰 레이아웃 패턴 세트(730)를 더 포함한다. 웰 레이아웃 패턴 세트(730)는 적어도 웰 레이아웃 패턴(730a) 또는 웰 레이아웃 패턴(730b)을 포함한다. 적어도 웰 레이아웃 패턴(730a 또는 730b)은 웰 레이아웃 패턴(316a 또는 316b)과 유사하므로 유사한 상세한 설명은 생략된다.
웰 레이아웃 패턴(730a 또는 730b)은 각각 제1 방향(X)으로 연장된다. 웰 레이아웃 패턴 세트(730)의 웰 레이아웃 패턴 각각은 제2 방향(Y)으로 웰 레이아웃 패턴 세트(730)의 인접한 웰 레이아웃 패턴으로부터 이격된다. 웰 레이아웃 패턴(730a)은 제2 방향(Y)으로 연장되는 폭(W3)을 가지며, 웰 레이아웃 패턴(730b)은 제2 방향(Y)으로 연장되는 폭(W4)을 가진다. 일부 실시예에서, 폭(W3)은 폭(W4)과 동일하다. 일부 실시예에서, 폭(W3)은 폭(W4)과 다르다.
웰 레이아웃 패턴(730a)은 제2 방향(Y)으로 거리(D2)만큼 활성 영역 레이아웃 패턴(312a)으로부터 이격된다. 웰 레이아웃 패턴(730b)은 제2 방향(Y)으로 거리(D2)(미도시)만큼 스냅백 장치 레이아웃 어레이(301)의 행(M)의 활성 영역 레이아웃 패턴(미도시)으로부터 이격된다. 일부 실시예에서, 적어도 폭(W3) 또는 폭(W4)은 거리(D2)와 동일하다. 일부 실시예에서, 적어도 폭(W3) 또는 폭(W4)은 거리(D2)와 상이하다.
적어도 웰 레이아웃 패턴(730a 또는 730b)은 N-웰(506)과 유사한 대응하는 N-웰의 제조에 사용될 수 있다. 일부 실시예에서, 적어도 웰 레이아웃 패턴(730a 또는 730b)은 스냅백 장치 어레이 레이아웃(301)의 대응하는 N-웰의 제조에 사용될 수 있으며, 레이아웃 설계(700A-700C)에 예시된 것과 유사한 위치에 위치된다.
적어도 웰 레이아웃 패턴(730a 또는 730b)은 스냅백 장치 레이아웃 어레이(301)의 외부에 위치된다. 적어도 웰 레이아웃 패턴(730a 또는 730b)은 스냅백 장치 레이아웃 어레이(301)와 웰 레이아웃 패턴(326) 사이에 위치된다. 일부 실시예에서, 제1 방향(X)으로 적어도 웰 레이아웃 패턴(730a 또는 730b)의 길이는 제1 방향(X)으로 스냅백 장치 어레이 레이아웃(301)의 길이와 동일하다. 일부 실시예에서, 제1 방향(X)으로 적어도 웰 레이아웃 패턴(730a 또는 730b)의 길이는 제1 방향(X)으로 스냅백 장치 어레이 레이아웃(301)의 길이와 다르다.
일부 실시예에서, 웰 레이아웃 패턴(730a)을 웰 레이아웃 패턴(326)과 활성 영역(312a) 사이에 위치시키고, 웰 레이아웃 패턴(730b)을 웰 레이아웃 패턴(326)과 스냅백 장치 레이아웃 어레이(301)의 행(M)의 활성 영역(미도시) 사이에 위치시킴으로써, 레이아웃 설계(700A-700C)는 N-웰(316a 또는 316b)과 유사한 추가의 N-웰(미도시)을 가져서 스냅백 장치 어레이(301A')의 트랜지스터(260)의 각각의 드레인과 P-웰 탭(216) 사이의 베이스 저항(Rb)을 더욱 증가시키는 집적 회로(300A)와 유사한 대응하는 집적 회로를 제조하는 데 사용될 수 있다. 베이스 저항(Rb)이 증가되면, 추가의 N-웰이 포함되지 않은 경우보다 ESD 이벤트 중에 레이아웃 설계(700A-700C)에 의해 제조된 집적 회로의 트리거 전압(Vth)이 감소된다.
웰 레이아웃 패턴 세트(730)는 제3 레벨에 위치된다. 웰 레이아웃 패턴 세트(730) 내의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다. 예를 들어, 일부 실시예에서, 레이아웃 설계(700A)는 웰 레이아웃 패턴(730a 또는 730b)을 포함하지 않는다.
도 7b-7c는 일부 실시예에 따른 대응하는 레이아웃 설계(700B-700C)의 다이어그램이다.
적어도 레이아웃 설계(700B 또는 700C)는 집적 회로(200A) 또는 등가 회로(200B)의 레이아웃 다이어그램이다. 적어도 레이아웃 설계(700B 또는 700C)는 집적 회로(200A) 또는 등가 회로(200B)를 제조하는 데 사용될 수 있다.
적어도 레이아웃 설계(700B 또는 700C)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 적어도 레이아웃 설계(700B 또는 700C)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
도 7b는 일부 실시예에 따른 대응하는 레이아웃 설계(700B)의 다이어그램이다.
일부 실시예에서, 집적 회로(500A) 또는 등가 회로(500B)의 단면도는 B-B' 평면에 의해 교차되는 적어도 레이아웃 설계(700B)에 대응한다.
레이아웃 설계(700B)는 레이아웃 설계(500C)(도 5c) 및 레이아웃 설계(700A)(도 7a)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(700B)는 적어도, 웰 레이아웃 패턴(730a 및 730b)이 도 5c의 레이아웃 설계(500C)에 추가되는 실시예를 예시하며, 유사한 상세한 설명은 생략된다. 즉, 레이아웃 설계(700B)는 도 5c의 레이아웃 설계(500C)에 추가된 도 7a의 웰 레이아웃 패턴(730a 및 730b)을 포함한다.
도 7c는 일부 실시예에 따른 대응하는 레이아웃 설계(700C)의 다이어그램이다.
일부 실시예에서, 집적 회로(600A) 또는 등가 회로(600B)의 단면도는 C-C' 평면에 의해 교차되는 적어도 레이아웃 설계(700C)에 대응한다.
레이아웃 설계(700C)는 레이아웃 설계(600C)(도 6c) 및 레이아웃 설계(700A)(도 7a)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(700C)는 적어도, 웰 레이아웃 패턴(730a 및 730b)이 도 6c의 레이아웃 설계(600C)에 추가되는 실시예를 예시하며, 유사한 상세한 설명은 생략된다. 즉, 레이아웃 설계(700C)는 도 6c의 레이아웃 설계(600C)에 추가된 도 7a의 웰 레이아웃 패턴(730a 및 730b)을 포함한다.
적어도 도 7에 대해 전술한 바와 유사한 이유로, 일부 실시예에서, 웰 레이아웃 패턴(730a)을 웰 레이아웃 패턴(326)과 활성 영역(312a) 사이에 위치시키고 웰 레이아웃 패턴(730b)을 웰 레이아웃 패턴(326)과 스냅백 장치 레이아웃 어레이(301)의 행(M)의 활성 영역(미도시) 사이에 위치시킴으로써, 레이아웃 설계(700B 및 700C)는 스냅백 장치 어레이(301A')의 P-웰 탭(216)과 트랜지스터(260)의 각각의 드레인 사이의 베이스 저항(Rb)이 증가된 대응하는 집적 회로를 제조하는 데 사용될 수 있으므로 전술한 바와 유사한 장점을 가지며 간결성을 위해 반복되지 않는다.
적어도 레이아웃 설계(700B 또는 700C)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다. 예를 들어, 일부 실시예에서, 적어도 레이아웃 설계(700B 또는 700C)는 웰 레이아웃 패턴(730a 또는 730b)을 포함하지 않는다.
도 8a는 일부 실시예에 따른 레이아웃 설계(800A)의 다이어그램이다.
레이아웃 설계(800A)는 집적 회로(200A) 또는 등가 회로(200B)의 레이아웃 다이어그램이다. 레이아웃 설계(800A)는 집적 회로(200A) 또는 등가 회로(200B)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 도 8a-8c는 도 8a-8c에 예시되지 않은 추가의 요소를 포함한다.
일부 실시예에서, 집적 회로(200A) 또는 등가 회로(200B)의 단면도는 A-A' 평면에 의해 교차되는 적어도 레이아웃 설계(800A)에 대응한다.
레이아웃 설계(800A)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 레이아웃 설계(800A)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
레이아웃 설계(800A)는 레이아웃 설계(700A)(도 7a)의 변형이므로 유사한 상세한 설명은 생략된다. 도 7a의 레이아웃 설계(700A)와 비교하여, 레이아웃 설계(800A)는 활성 영역 레이아웃 패턴(812 및 814) 및 게이트 레이아웃 패턴 세트(830 및 840)를 더 포함한다.
적어도 활성 레이아웃 패턴(812 또는 814)은 대응하는 활성 레이아웃 패턴(312a 또는 312b)과 유사하므로 유사한 상세한 설명은 생략된다. 적어도 활성 레이아웃 패턴(812 또는 814)은 제2 방향(Y)으로 연장된다. 활성 영역 레이아웃 패턴(812 및 814)은 제2 방향(Y)으로 서로 이격된다. 일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(812 또는 814)은 대응하는 웰 레이아웃 패턴(730a 또는 730b) 상에 있다.
적어도 활성 영역 레이아웃 패턴(812 또는 814)은 스냅백 장치 레이아웃 어레이(301) 외부에 위치된다. 적어도 활성 영역 레이아웃 패턴(812 또는 814)은 스냅백 장치 레이아웃 어레이(301)와 웰 레이아웃 패턴(326) 사이에 위치된다.
일부 실시예에서, 활성 영역 레이아웃 패턴(312a)은 도 2a-2b의 트랜지스터(260)와 유사지만 더미 트랜지스터인 트랜지스터의 활성 영역(예, 드레인 영역(212) 및 소스 영역(214))을 제조하는 데 사용될 수 있다.
일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(812 또는 814)은 제1 방향(X)으로 연장되는 연속적인 레이아웃 패턴이다. 일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(812 또는 814)은 제1 방향(X)으로 연장되는 불연속 레이아웃 패턴을 포함한다.
일부 실시예에서, 적어도 활성 영역 레이아웃 패턴(812 또는 814)은 제1 레벨에 위치된다. 적어도 활성 영역 레이아웃 패턴(812 또는 814)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
적어도 게이트 레이아웃 패턴 세트(830 또는 840)는 게이트 레이아웃 패턴 세트(330)와 유사하므로 유사한 상세한 설명은 생략된다.
게이트 레이아웃 패턴 세트(830)는 적어도 게이트 레이아웃 패턴(830a, 830b,…, 830f 또는 830g)을 포함한다. 게이트 레이아웃 패턴 세트(840)는 적어도 게이트 레이아웃 패턴(840a, 840b,…, 840f 또는 840g)을 포함한다. 게이트 레이아웃 패턴 세트(830 및 840)는 각각 제2 방향(Y)으로 연장된다. 게이트 레이아웃 패턴 세트(830 또는 840)의 각 게이트 레이아웃 패턴은 제1 방향(X)으로 제2 피치(부호 미병기)만큼 대응하는 게이트 레이아웃 패턴 세트(830 또는 840)에서 대응하는 인접한 게이트 레이아웃 패턴으로부터 이격된다.
일부 실시예에서, 적어도 게이트 레이아웃 패턴(830a, 830b,…, 830f 또는 830g) 또는 적어도 게이트 레이아웃 패턴(840a, 840b,…, 840f 또는 840g)은 적어도 게이트 구조체(230) 또는 NMOS 트랜지스터(N1)의 게이트와 유사하지만 더미 게이트 구조체인 게이트를 제조하는 데 사용될 수 있다. 일부 실시예에서, 더미 게이트 구조체는 비기능적 게이트 구조체이다.
일부 실시예에서, 적어도 게이트 레이아웃 패턴 세트(830 또는 840) 내의 게이트 레이아웃 패턴의 개수는 게이트 레이아웃 패턴(330)의 개수와 동일하다. 일부 실시예에서, 적어도 게이트 레이아웃 패턴 세트(830 또는 840) 내의 게이트 레이아웃 패턴의 개수는 게이트 레이아웃 패턴(330)의 개수와 상이하다.
게이트 레이아웃 패턴 세트(830 또는 840)는 제2 레벨에 위치된다. 게이트 레이아웃 패턴 세트(830 또는 840)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 웰 레이아웃 패턴(730a), 활성 영역 레이아웃 패턴(812) 및 게이트 레이아웃 패턴 세트(830)를 웰 레이아웃 패턴(326)과 활성 영역(312a) 사이에 위치시키고 웰 레이아웃 패턴(730b), 활성 영역 레이아웃 패턴(814) 및 게이트 레이아웃 패턴 세트(840)를 스냅백 장치 레이아웃 어레이(301)의 행(M)의 웰 레이아웃 패턴(326)과 활성 영역(미도시) 사이에 위치시킴으로써, 레이아웃 설계(800A-800C)는 N-웰(316a 또는 316b)과 유사한 추가의 N-웰(미도시)을 가져서 스냅백 장치 어레이(301A')의 P-웰 탭(216)과 트랜지스터(260)의 각 드레인 사이의 베이스 저항(Rb)을 추가로 증가시키는 집적 회로(300A)와 유사한 대응하는 집적 회로를 제조하는 데 사용될 수 있다. 베이스 저항(Rb)이 증가되면, 추가의 N-웰이 포함되지 않은 경우보다 ESD 이벤트 중에 레이아웃 설계(800A-800C)에 의해 제조된 집적 회로의 트리거 전압(Vth)이 감소된다.
적어도 레이아웃 설계(800A)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다. 예를 들어, 일부 실시예에서, 레이아웃 설계(800A)는 적어도 웰 레이아웃 패턴(830a 또는 830b), 활성 영역 레이아웃 패턴(812 또는 814), 또는 게이트 레이아웃 패턴 세트(830 또는 840)를 포함하지 않는다.
도 8b-8c는 일부 실시예에 따른 대응하는 레이아웃 설계(800B-800C)의 다이어그램이다.
적어도 레이아웃 설계(800B 또는 800C)는 집적 회로(200A) 또는 등가 회로(200B)의 레이아웃 다이어그램이다. 적어도 레이아웃 설계(800B 또는 800C)는 집적 회로(200A) 또는 등가 회로(200B)를 제조하는 데 사용될 수 있다.
적어도 레이아웃 설계(800B 또는 800C)는 도 3a의 스냅백 장치 어레이(300A)의 레이아웃 다이어그램이다. 적어도 레이아웃 설계(800B 또는 800C)는 도 3a의 스냅백 장치 어레이(300A)를 제조하는 데 사용될 수 있다.
도 8b는 일부 실시예에 따른 대응하는 레이아웃 설계(800B)의 다이어그램이다.
일부 실시예에서, 집적 회로(500A) 또는 등가 회로(500B)의 단면도는 B-B' 평면에 의해 교차되는 적어도 레이아웃 설계(800B)에 대응한다.
레이아웃 설계(800B)는 레이아웃 설계(700B)(도 7b) 및 레이아웃 설계(800A)(도 8a)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(800B)는 적어도, 활성 영역 레이아웃 패턴(812 및 814) 및 게이트 레이아웃 패턴 세트(830 및 840)가 도 7b의 레이아웃 설계(700B)에 추가되는 실시예를 예시하며, 유사한 상세한 설명은 생략된다. 다시 말하면, 레이아웃 설계(800B)는 도 7b의 레이아웃 설계(700B)에 추가된 활성 영역 레이아웃 패턴(812 및 814) 및 도 8a의 게이트 레이아웃 패턴 세트(830 및 840)를 포함한다.
도 8c는 일부 실시예에 따른 대응하는 레이아웃 설계(800C)의 다이어그램이다.
일부 실시예에서, 집적 회로(600A) 또는 등가 회로(600B)의 단면도는 C-C' 평면에 의해 교차되는 적어도 레이아웃 설계(800C)에 대응한다.
레이아웃 설계(800C)는 레이아웃 설계(700C)(도 7c) 및 레이아웃 설계(800A)(도 8a)의 변형이므로 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(800C)는 적어도, 활성 영역 레이아웃 패턴(812 및 814) 및 게이트 레이아웃 패턴 세트(830 및 840)가 도 7c의 레이아웃 설계(700C)에 추가되는 실시예를 예시하며, 유사한 상세한 설명은 생략된다. 다시 말하면, 레이아웃 설계(800C)는 도 7c의 레이아웃 설계(700C)에 추가된 활성 영역 레이아웃 패턴(812 및 814) 및 도 8a의 게이트 레이아웃 패턴 세트(830 및 840)를 포함한다.
적어도 도 8a에 대해 전술한 것과 유사한 이유로, 일부 실시예에서, 웰 레이아웃 패턴(730a), 활성 영역 레이아웃 패턴(812) 및 게이트 레이아웃 패턴 세트(830)를 웰 레이아웃 패턴(326)과 활성 영역(312a) 사이에 위치시키고 웰 레이아웃 패턴(730b), 활성 영역 레이아웃 패턴(814) 및 게이트 레이아웃 패턴세트(840)를 스냅백 장치 레이아웃 어레이(301)의 행(M)의 웰 레이아웃 패턴(326)과 활성 영역(미도시) 사이에 위치시킴으로써, 레이아웃 설계(800B 및 800C)는 스냅백 장치 어레이(301A')의 P-웰 탭(216)과 트랜지스터(260)의 각각의 드레인 사이의 베이스 저항(Rb)이 증가된 대응하는 집적 회로를 제조하는 데 사용될 수 있으므로 도 8a에 대해 전술한 바와 유사한 장점을 가지며 간결성을 위해 반복되지 않는다.
적어도 레이아웃 설계(800B 또는 800C)의 패턴의 다른 구성, 레벨 또는 수량은 본 개시 내용의 범위 내에 있다. 예를 들어, 일부 실시예에서, 적어도 레이아웃 설계(800B 또는 800C)는 적어도 웰 레이아웃 패턴(830a 또는 830b), 활성 영역 레이아웃 패턴(812 또는 814) 또는 게이트 레이아웃 패턴 세트(830 또는 840)를 포함하지 않는다.
도 9는 일부 실시예에 따른 ESD 회로를 형성 또는 제조하는 방법(900)의 흐름도이다. 도 9에 표현된 방법(900)의 이전, 도중 및/또는 이후에 추가의 동작이 수행될 수 있으며, 일부 다른 동작은 여기서 간략하게 설명될 수 있는 것으로 이해된다. 일부 실시예에서, 방법(900)은 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a), 또는 등가 회로(200B)(도 2b), 500B(도 5b) 또는 600B(도 6b))와 같은 ESD 회로를 형성하는 데 사용될 수 있다. 일부 실시예에서, 방법(900)은 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c) 중 하나 이상과 유사한 구조적 관계를 갖는 ESD 회로를 형성하는 데 사용될 수 있다. 일부 실시예에서, 방법(900)의 동작의 다른 순서도 본 개시 내용의 범위 내에 있다. 방법(900)은 예시적인 동작을 포함하지만, 해당 동작은 반드시 예시된 순서로 수행되는 것은 아니다. 동작들은 개시된 실시예의 사상 및 범위에 따라 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다.
방법(900)의 동작(902)에서, ESD 회로의 레이아웃 설계가 생성된다. 동작(902)은 레이아웃 설계를 생성하기 위한 명령을 실행하도록 구성된 처리 장치(예, 프로세서(1202)(도 12))에 의해 수행된다. 일부 실시예에서, 레이아웃 설계는 그래픽 데이터베이스 시스템(GDSII) 파일 형식이다.
일부 실시예에서, 방법(900)의 ESD 회로는 적어도 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b))를 포함한다. 일부 실시예에서, 방법(900)의 레이아웃 설계는 적어도 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c)를 포함한다.
방법(900)의 동작(904)에서, ESD 회로는 레이아웃 설계를 기초로 제조된다. 일부 실시예에서, 방법(900)의 동작(904)은 레이아웃 설계를 기초로 적어도 하나의 마스크를 제조하는 단계 및 적어도 하나의 마스크를 기초로 ESD 회로를 제조하는 단계를 포함한다.
도 10a는 일부 실시예에 따른 집적 회로 설계 및 제조 흐름(1000A)의 적어도 일부의 기능 흐름도이다. 도 10a에 표현된 방법(1000A)의 이전, 도중 및/또는 이후에 추가의 동작이 수행될 수 있으며, 일부 다른 동작은 여기서 간략하게 설명될 수 있는 것으로 이해된다. 일부 실시예에서, 방법(1000A)의 동작의 다른 순서도 본 개시 내용의 범위 내에 있다. 방법(1000A)은 예시적인 동작을 포함하지만, 해당 동작은 반드시 예시된 순서로 수행되는 것은 아니다. 동작들은 개시된 실시예의 사상 및 범위에 따라 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다.
일부 실시예에서, 방법(1000A)은 방법(900)의 동작(902)의 실시예이다. 일부 실시예에서, 방법(1000A)은 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b))와 같은 집적 회로의 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c))의 하나 이상의 레이아웃 패턴을 적어도 생성하거나 배치하는 데 사용 가능하다.
방법(1000A)의 동작(1002)에서, 스냅백 장치 레이아웃 설계 어레이가 생성되거나 배치된다. 일부 실시예에서, 방법(1000A)의 스냅백 장치 레이아웃 설계의 어레이는 적어도 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)를 포함한다. 일부 실시예에서, 방법(1000A)의 스냅백 장치 레이아웃 설계의 어레이는 적어도, 레이아웃 설계[301[1,1], 301[1,2],…, 301[2,2],…, 301[M,N]]의 레이아웃 설계를 포함한다. 일부 실시예에서, 동작(1002)은 적어도 동작(1004, 1006 또는 1008)을 포함한다.
방법(1000A)의 동작(1004)에서, 제1 세트의 활성 영역 레이아웃 패턴이 레이아웃 설계의 제1 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 레이아웃 설계는 적어도 레이아웃 설계를 포함한다. 일부 실시예에서, 방법(1000A)의 제1 레벨은 OD 레벨에 대응한다. 일부 실시예에서, 방법(1000A)의 제1 레벨은 본 명세서에 기재된 제1 레벨에 대응한다. 일부 실시예에서, 방법(1000A)의 제1 세트의 활성 영역 레이아웃 패턴은 적어도 활성 영역 레이아웃 패턴 세트(312)의 적어도 하나 이상의 활성 영역 레이아웃 패턴을 포함한다.
방법(1000A)의 동작(1006)에서, 제1 세트의 게이트 레이아웃 패턴이 레이아웃 설계의 제2 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 제2 레벨은 POLY 레벨에 대응한다. 일부 실시예에서, 방법(1000A)의 제2 레벨은 본 명세서에 기재된 레벨 중 적어도 하나에 대응한다. 일부 실시예에서, 방법(1000A)의 제1 세트의 게이트 레이아웃 패턴은 적어도 게이트 레이아웃 패턴 세트(330)의 적어도 하나 이상의 게이트 레이아웃 패턴을 포함한다.
방법(1000A)의 동작(1008)에서, 제1 세트의 웰 레이아웃 패턴이 레이아웃 설계의 제3 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 제3 레벨은 N-웰 레벨에 대응한다. 일부 실시예에서, 방법(1000A)의 제3 레벨은 본 명세서에 기재된 레벨 중 적어도 하나에 대응한다. 일부 실시예에서, 방법(1000A)의 제1 세트의 웰 레이아웃 패턴은 적어도 웰 레이아웃 패턴 세트(316 또는 516)의 적어도 하나 이상의 웰 레이아웃 패턴을 포함한다.
방법(1000A)의 동작(1010)에서, 제2 세트의 웰 레이아웃 패턴이 레이아웃 설계의 제3 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 제2 세트의 웰 레이아웃 패턴은 적어도 웰 레이아웃 패턴 세트(730)의 적어도 하나 이상의 웰 레이아웃 패턴을 포함한다.
방법(1000A)의 동작(1012)에서, 제2 세트의 활성 영역 레이아웃 패턴이 레이아웃 설계의 제1 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 제2 세트의 활성 영역 레이아웃 패턴은 적어도 활성 영역 레이아웃 패턴 세트(812 또는 814)의 적어도 하나 이상의 활성 영역 레이아웃 패턴을 포함한다.
방법(1000A)의 동작(1014)에서, 제2 세트의 게이트 레이아웃 패턴이 레이아웃 설계의 제2 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 제2 세트의 게이트 레이아웃 패턴은 적어도 게이트 레이아웃 패턴 세트(830 또는 840)의 적어도 하나 이상의 게이트 레이아웃 패턴을 포함한다.
방법(1000A)의 동작(1016)에서, 드라이버 회로 레이아웃 패턴 세트가 레이아웃 설계 상에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 드라이버 회로 레이아웃 패턴 세트는 웰 레이아웃 패턴(450)의 적어도 하나 이상의 부분을 포함한다. 일부 실시예에서, 방법(1000A)의 드라이버 회로 레이아웃 패턴 세트는 웰 레이아웃 패턴(450)의 적어도 일부와 결합된 레이아웃 설계[301[1,1], 301[1,2],…, 301[2,2],…, 301[M, N]]의 적어도 하나 이상의 레이아웃 설계를 포함한다.
일부 실시예에서, 동작(1016)은 스냅백 장치 레이아웃 패턴 어레이(301)에서 단일의 열 및 행 엔트리를 생성하거나 배치하기 위한 하나 이상의 동작을 포함한다. 일부 실시예에서, 동작(1016)은 드라이버 회로(440)의 제조에 대응하는 드라이버 회로 레이아웃 패턴을 스냅백 ESD 보호 회로 어레이의 레이아웃 설계의 제1 행에 배치하는 단계를 포함한다. 일부 실시예에서, 드라이버 회로 레이아웃 패턴의 배치는 제1 세트의 활성 영역 레이아웃 패턴의 제3 활성 영역 레이아웃 패턴 - 제3 활성 영역 레이아웃 패턴은 제1 방향으로 연장되고 드라이버 회로의 드레인 영역의 제조에 대응함 - 을 제1 레이아웃 레벨에 베치하고; 제1 세트의 활성 영역 레이아웃 패턴의 제4 활성 영역 레이아웃 패턴 - 제4 활성 영역 레이아웃 패턴은 제1 방향으로 연장되고 드라이버 회로(해당 드라이버 회로는 스냅백 ESD 보호 회로 어레이의 제1 스냅백 ESD 보호 회로와 스냅백 ESD 보호 회로의 p-웰을 공유함)의 소스 영역의 제조에 대응함 - 을 제1 레이아웃 레벨에 배치하는 것을 포함한다. 일부 실시예에서, 제1 활성 영역 레이아웃 패턴 및 제2 활성 영역 레이아웃 패턴은 스냅백 ESD 보호 회로 어레이의 레이아웃 설계의 제2 행에 있으며, 해당 제2 행은 제1 행에 인접한다.
방법(1000A)의 동작(1018)에서, 제1 웰 레이아웃 패턴이 레이아웃 설계의 제3 레벨에 생성 또는 배치된다. 일부 실시예에서, 방법(1000A)의 제1 웰 레이아웃 패턴은 웰 레이아웃 패턴(326)의 적어도 일부를 포함한다.
일부 실시예에서, 방법(1000A)의 동작 중 하나 이상이 방법(1000A)의 레이아웃 설계에 제1 레이아웃 패턴을 생성하거나 배치하기 위해 수행되고, 이어서 방법(1000A)의 동작 중 하나 이상이 방법(1000A)의 설계에 추가의 레이아웃 패턴을 생성 또는 배치하도록 반복된다. 일부 실시예에서, 방법(1000A)의 동작 중 하나 이상이 방법(1000A)의 레이아웃 설계에 제1 레이아웃 설계를 생성 또는 배치하도록 수행되고, 이어서 방법(1000A)의 동작 중 하나 이상이 방법(1000A)의 설계에 추가의 레이아웃 설계를 생성 또는 배치하도록 반복된다.
일부 실시예에서, 방법(1000A)의 적어도 하나 이상의 동작은 도 12의 시스템(1200)과 같은 EDA 툴에 의해 수행된다. 일부 실시예에서, 전술한 방법(1000A)과 같은 적어도 하나의 방법(들)은 시스템(1200)을 포함하는 적어도 하나의 EDA 시스템에 의해 전체적으로 또는 부분적으로 수행된다. 일부 실시예에서, EDA 시스템은 도 13의 IC 제조 시스템(1300)의 설계 하우스의 일부로 사용 가능하다.
방법(1000A)의 동작 중 하나 이상은 방법(1000A)의 집적 회로 제조를 위한 명령을 실행하도록 구성된 처리 장치에 의해 수행된다. 일부 실시예에서, 방법(1000A)의 하나 이상의 동작은 방법(1000A)의 상이한 하나 이상의 동작에서 사용되는 것과 동일한 처리 장치를 사용하여 수행된다. 일부 실시예에서, 방법(1000A)의 다른 하나 이상의 동작을 수행하는 데 사용되는 것과는 다른 처리 장치가 방법(1000A)의 하나 이상의 동작을 수행하는 데 사용된다.
도 10b는 일부 실시예에 따른 집적 회로(IC) 소자를 제조하는 방법의 기능 흐름도이다. 도 10b에 표현된 방법(1000B)의 이전, 도중 및/또는 이후에 추가의 동작이 수행될 수 있으며, 일부 다른 동작은 여기서 간략하게 설명될 수 있는 것으로 이해된다. 일부 실시예에서, 방법(1000B)의 동작의 다른 순서도 본 개시 내용의 범위 내에 있다. 방법(1000B)은 예시적인 동작을 포함하지만, 해당 동작은 반드시 예시된 순서로 수행되는 것은 아니다. 동작들은 개시된 실시예의 사상 및 범위에 따라 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다.
일부 실시예에서, 방법(1000B)은 방법(900)의 동작(904)의 실시예이다. 방법(1000B)은 적어도 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b)) 또는 적어도 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c)와 유사한 특징부를 가지는 집적 회로를 제작 또는 제조하는 데 사용될 수 있다.
방법(1000B)의 동작(1030)에서, 제1 웰이 기판에 형성된다. 일부 실시예에서, 제1 웰은 제2 방향(Y)으로 연장되고 제1 도펀트 유형을 가진다. 일부 실시예에서, 방법(1000B)의 제1 웰은 적어도 P-웰(204)을 포함한다. 일부 실시예에서, 방법(1000B)의 기판은 적어도 기판(202)을 포함한다.
일부 실시예에서, 제1 웰은 p-형 도펀트를 포함한다. 일부 실시예에서, p-형 도펀트는 붕소, 알루미늄 또는 다른 적절한 p-형 도펀트를 포함한다. 일부 실시예에서, 제1 웰은 기판(202) 위에 성장된 에피층을 포함한다. 일부 실시예에서, 에피층은 에피택셜 공정 중에 도펀트를 첨가함으로써 도핑된다. 일부 실시예에서, 에피층은 에피층이 형성된 후에 이온 주입에 의해 도핑된다. 일부 실시예에서, 기판(202)을 도핑함으로써 제1 웰이 형성된다. 일부 실시예에서, 도핑은 이온 주입에 의해 수행된다. 일부 실시예에서, 제1 웰은 1×1012 원자/cm3 내지 1×1014 원자/cm3 범위의 도펀트 농도를 가진다.
방법(1000B)의 동작(1032)에서, 트랜지스터의 드레인 영역이 제1 웰에 형성된다. 일부 실시예에서, 드레인 영역은 제2 방향(Y)으로 연장되고 제2 도펀트 유형을 가진다. 일부 실시예에서, 방법(1000B)의 드레인 영역은 적어도 드레인 영역(212), 트랜지스터(260)의 드레인 또는 NMOS 트랜지스터(N1)의 드레인을 포함한다. 일부 실시예에서, 방법(1000B)의 트랜지스터는 적어도 트랜지스터(260) 또는 NMOS 트랜지스터(N1)를 포함한다.
방법(1000B)의 동작(1034)에서, 트랜지스터의 소스 영역이 제1 웰에 형성된다. 일부 실시예에서, 소스 영역은 제2 방향(Y)으로 연장되고 제2 도펀트 유형을 가지며 제1 방향(X)으로 드레인 영역으로부터 이격된다. 일부 실시예에서, 방법(1000B)의 소스 영역은 적어도 소스 영역(214), 트랜지스터(260)의 소스 또는 NMOS 트랜지스터(N1)의 소스를 포함한다.
일부 실시예에서, 적어도 동작(1032 또는 1034)은 기판에 형성되는 소스/드레인 특징부의 형성을 포함한다. 일부 실시예에서, 소스/드레인 특징부의 형성은 각 스페이서(220a, 220b)의 엣지에 리세스를 형성하기 위해 기판의 일부를 제거하는 것을 포함하고, 이어서 기판의 리세스를 충전함으로써 충전 공정이 수행된다. 일부 실시예에서, 리세스는 패드 산화물 층 또는 희생 산화물 층의 제거 후에, 예를 들어 습식 에칭 또는 건식 에칭으로 에칭된다. 일부 실시예에서, STI 영역(208 또는 210)과 같은 분리 영역에 인접한 활성 영역의 상부 표면 부분을 제거하기 위해 에칭 공정이 수행된다. 일부 실시예에서, 충전 공정은 에피택시 또는 에피택셜(epi) 공정에 의해 수행된다. 일부 실시예에서, 리세스는 에칭 공정과 동시에 행해지는 성장 공정을 이용하여 채워지며, 여기서 성장 공정의 성장 속도는 에칭 공정의 에칭 속도보다 크다. 일부 실시예에서, 리세스는 성장 공정 및 에칭 공정의 조합을 이용하여 채워진다. 예를 들어, 재료층이 리세스에서 성장되며, 이후 해당 성장된 재료는 재료의 일부를 제거하도록 에칭 공정을 받는다. 이후, 리세스 내의 재료의 원하는 두께가 달성될 때까지 에칭된 재료에 대해 성장 공정이 후속으로 수행된다. 일부 실시예에서, 성장 공정은 재료의 상부 표면이 기판의 상부 표면 위에 있을 때까지 계속된다. 일부 실시예에서, 성장 공정은 재료의 상부 표면이 기판의 상부 표면과 동일 평면이 될 때까지 계속된다. 일부 실시예에서, 웰(204)의 일부는 등방성 또는 이방성 에칭 공정에 의해 제거된다. 에칭 공정은 게이트 구조체(230) 및 스페이서(220)를 에칭하지 않고 웰(204)을 선택적으로 에칭한다. 일부 실시예에서, 에칭 공정은 반응성 이온 에칭(RIE), 습식 에칭 또는 다른 적절한 기술을 이용하여 수행된다. 일부 실시예에서, 반도체 재료가 리세스에 증착되어 소스/드레인 특징부를 형성한다. 일부 실시예에서, 반도체 재료를 리세스에 증착하기 위해 에피 공정이 수행된다. 일부 실시예에서, 에피 공정은 선택적 에피택시 성장(SEG) 공정, CVD 공정, 분자빔 에피택시(MBE), 다른 적절한 공정 및/또는 이들의 조합을 포함한다. 에피 공정은 기판(202)의 조성물과 상호 작용하는 기체 및/또는 액체 전구체를 사용한다. 일부 실시예에서, 소스/드레인 특징부는 에피택셜 성장된 실리콘(epi Si), 실리콘 탄화물 또는 실리콘 게르마늄을 포함한다. 게이트 구조체(230)와 관련된 IC 소자의 소스/드레인 특징부는 일부 경우에 에피 공정 중에 인-시튜 도핑되거나 도핑되지 않는다. 소스/드레인 특징부가 에피 공정 중에 도핑되지 않으면, 소스/드레인 특징부는 일부 경우에 후속 공정 중에 도핑된다. 후속 도핑 공정은 이온 주입, 플라즈마 침지 이온 주입, 가스 및/또는 고체 소스 확산, 다른 적절한 공정 및/또는 이들의 조합에 의해 달성된다. 일부 실시예에서, 소스/드레인 특징부는 소스/드레인 특징부를 형성한 후 및/또는 후속 도핑 공정 후에 어닐링 공정에 추가로 노출된다.
방법(1000B)의 동작(1036)에서, 제2 웰이 제1 웰에 형성된다. 일부 실시예에서, 제2 웰은 제2 방향(Y)으로 연장되고 제2 도펀트 유형을 가진다. 일부 실시예에서, 제2 웰은 드레인 영역의 일부 또는 소스 영역의 일부 중 하나에 인접한다. 일부 실시예에서, 방법(1000B)의 제2 웰은 적어도 N-웰(206 또는 506)을 포함한다. 일부 실시예에서, 소스 영역 및 드레인 영역을 형성하기 전에 다중 웰이 형성된다. 일부 실시예에서, 방법(1000B)의 제2 웰은 방법(1000B)의 소스 영역 및 드레인 영역의 형성 전에 형성된다. 예를 들어, 일부 실시예에서, 동작(1036)은 동작(1032 및 1034) 이전에 수행된다. 일부 실시예에서, 동작(1036)은 동작(1030) 이후에 수행되고, 그런 다음 동작(1032 및 1034)이 동작(1036) 이후에 수행된다.
일부 실시예에서, 적어도 제2 웰, 제4 웰(후술됨) 또는 제5 웰(후술됨)은 n-형 도펀트를 포함한다. 일부 실시예에서, n-형 도펀트는 인, 비소 또는 다른 적절한 n-형 도펀트를 포함한다. 일부 실시예에서, n-형 도펀트 농도는 약 1×1012 원자/cm3 내지 1×1014 원자/cm3 범위이다. 일부 실시예에서, 적어도 제2 웰, 제4 웰 또는 제5 웰은 이온 주입에 의해 형성된다. 이온 주입의 전력은 약 1500 keV 내지 약 8000 keV의 범위이다. 일부 실시예에서, 이중의 깊은 웰(120)의 깊이는 약 5 ㎛ 내지 약 10 ㎛의 범위이다. 일부 실시예에서, 적어도 제2 웰, 제4 웰 또는 제5 웰은 에피택셜 성장된다. 일부 실시예에서, 적어도 제2 웰, 제4 웰 또는 제5 웰은 표면 위에 성장된 에피층을 포함한다. 일부 실시예에서, 에피층은 에피택셜 공정 중에 도펀트를 첨가함으로써 도핑된다. 일부 실시예에서, 에피층은 에피층이 형성된 후 이온 주입에 의해 도핑되고, 전술한 도펀트 농도를 가진다.
방법(1000B)의 동작(1038)에서, 트랜지스터의 게이트 영역이 형성된다. 일부 실시예에서, 게이트 영역은 드레인 영역과 소스 영역 사이에 있다. 일부 실시예에서, 게이트 영역은 제1 웰 및 기판 위에 있다. 일부 실시예에서, 방법(1000B)의 게이트 영역은 적어도 게이트 구조체(230), 트랜지스터(260)의 게이트, 또는 NMOS 트랜지스터(N1)를 포함한다.
일부 실시예에서, 적어도 동작(1038)의 게이트 영역의 형성 또는 동작(1050)의 더미 게이트 영역의 형성은 하나 이상의 유전체 재료층을 형성하도록 하나 이상의 성막 공정을 수행하는 것을 포함한다. 일부 실시예에서, 성막 공정은 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD), 또는 하나 이상의 재료층을 성막하는 데 적절한 다른 공정을 포함한다. 일부 실시예에서, 게이트 영역의 형성은 하나 이상의 도전 재료층을 형성하도록 하나 이상의 성막 공정을 수행하는 것을 포함한다. 일부 실시예에서, 게이트 영역의 형성은 게이트 전극 또는 더미 게이트 전극을 형성하는 것을 포함한다. 일부 실시예에서, 게이트 영역의 형성은 적어도 하나의 유전체 층, 예를 들어, 게이트 유전체(222)를 성막하거나 성장시키는 것을 포함한다. 일부 실시예에서, 게이트 영역은 도핑되거나 도핑되지 않은 다결정 실리콘(또는 폴리실리콘)을 사용하여 형성된다. 일부 실시예에서, 게이트 영역은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적절한 도전 재료 또는 이들의 조합과 같은 금속을 포함한다.
방법(1000B)의 동작(1040)에서, 제3 웰이 제1 웰에 형성된다. 일부 실시예에서, 제3 웰은 제1 도펀트 유형을 가지며, 제2 방향(Y)으로 연장된다. 일부 실시예에서, 제3 웰은 제2 웰, 드레인 영역, 소스 영역 및 게이트 영역을 둘러싼다. 일부 실시예에서, 방법(1000B)의 제3 웰은 적어도 P-웰 탭(216)을 포함한다. 일부 실시예에서, 제3 웰의 형성은 동작(1030)의 적어도 일부와 유사하므로 유사한 설명은 생략된다.
방법(1000B)의 동작(1042)에서, 도전 영역의 세트가 IC 위에 성막된다. 일부 실시예에서, 동작(1042)은 적어도 드레인 영역 위에 제1 도전 영역을 성막함으로써 트랜지스터(260) 또는 NMOS 트랜지스터(N1)의 드레인 접촉부를 형성하고, 소스 영역 위에 제2 도전 영역을 성막함으로써 트랜지스터(260) 또는 NMOS 트랜지스터(N1)의 소스 접촉부를 형성하고, 제3 웰 위에 제3 도전 영역을 성막함으로써 트랜지스터(260) 또는 NMOS 트랜지스터(N1)의 탭 접촉부를 형성하고, 드레인 접촉부 위에 제4 도전 영역을 성막함으로써 드레인 접촉부를 IO 패드 영역(108)에 결합하거나, 소스 접촉부 및 탭 접촉부 위에 제5 도전 영역을 성막함으로써 소스 접촉부, 탭 접촉부 및 기준 전압 공급 단자(106)를 함께 결합하는 것을 포함한다. 일부 실시예에서, 방법(1000B)의 제4 도전 영역은 도전 영역(270)이다. 일부 실시예에서, 방법(1000B)의 제5 도전 영역은 도전 영역(272)이다.
일부 실시예에서, 동작(1042)은 게이트 영역 위에 제6 도전 영역을 성막함으로써 트랜지스터(260) 또는 NMOS 트랜지스터(N1)의 게이트 접촉부를 형성하는 것을 더 포함한다.
일부 실시예에서, 방법(1000B)의 도전 영역 세트는 기판 위의 절연층(미도시)에 개구를 형성하기 위해 포토리소그래피 및 재료 제거 공정의 조합을 이용하여 형성된다. 일부 실시예에서, 포토리소그래피 공정은 포지티브 포토레지스트 또는 네거티브 포토레지스트와 같은 포토레지스트를 패턴화하는 것을 포함한다. 일부 실시예에서, 포토리소그래피 공정은 하드 마스크, 반사 방지 구조체 또는 다른 적절한 포토리소그래피 구조체를 형성하는 것을 포함한다. 일부 실시예에서, 재료 제거 공정은 습식 에칭 공정, 건식 에칭 공정, RIE 공정, 레이저 드릴링 또는 다른 적절한 에칭 공정을 포함한다. 이후, 개구는 도전 재료, 예를 들어 구리, 알루미늄, 티타늄, 니켈, 텅스텐 또는 다른 적절한 도전 재료로 채워진다. 일부 실시예에서, 개구는 CVD, PVD, 스퍼터링, ALD 또는 다른 적절한 형성 공정을 이용하여 충전된다.
방법(1000B)의 동작(1044)에서, 제4 웰이 제1 웰에 형성된다. 일부 실시예에서, 제4 웰은 제2 도펀트 유형을 가지며, 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 제2 웰과 이격된다. 일부 실시예에서, 제4 웰은 소스 영역의 일부 또는 드레인 영역의 일부의 다른 부분에 인접한다. 일부 실시예에서, 방법(1000B)의 제4 웰은 적어도 N-웰(206 또는 506)을 포함한다.
방법(1000B)의 동작(1046)에서, 제5 웰이 제1 웰에 형성된다. 일부 실시예에서, 제5 웰은 제2 도펀트 유형을 가지고, 제1 방향(X)으로 연장되고, 제2 방향(Y)으로 제2 웰과 이격된다. 일부 실시예에서, 제5 웰은 제3 웰의 측면과 제2 웰 사이에 있다. 일부 실시예에서, 제5 웰은 적어도 웰 레이아웃 패턴(730a 또는 730b)에 의해 형성된 대응하는 웰이다. 일부 실시예에서, 제5 웰은 적어도 N-웰(206 또는 506)과 유사하고 유사한 상세한 설명은 생략된다.
방법(1000B)의 동작(1048)에서, 소스 영역 세트 및 드레인 영역 세트가 제4 웰에 형성된다. 일부 실시예에서, 소스 영역 세트 및 드레인 영역 세트는 제2 도펀트 유형을 가지고, 제2 방향(Y)으로 연장된다. 일부 실시예에서, 방법(1000B)의 소스 영역 세트는 적어도 활성 영역 레이아웃 패턴(812 또는 814)에 의해 형성된 대응하는 소스 영역이다. 일부 실시예에서, 방법(1000B)의 드레인 영역 세트는 적어도 활성 영역 레이아웃 패턴(812 또는 814)에 의해 형성된 대응하는 드레인 영역이다. 일부 실시예에서, 드레인 영역은 트랜지스터(260)의 드레인과 유사하고, 유사한 상세한 설명은 생략된다. 일부 실시예에서, 소스 영역은 트랜지스터(260)의 소스와 유사하고, 유사한 상세한 설명은 생략된다.
방법(1000B)의 동작(1050)에서, 더미 게이트 영역 세트가 소스 영역 세트와 드레인 영역 세트 사이에 형성된다. 일부 실시예에서, 더미 게이트 영역 세트는 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 이격된다. 일부 실시예에서, 소스 영역 세트, 드레인 영역 세트 및 더미 게이트 영역 세트는 더미 트랜지스터의 세트에 대응한다. 일부 실시예에서, 방법(1000B)의 더미 게이트 영역 세트는 적어도 게이트 레이아웃 패턴 세트(830 또는 840)에 의해 형성된 대응하는 더미 게이트 영역이다. 일부 실시예에서, 더미 게이트 영역은 트랜지스터(260)의 게이트와 유사하므로 유사한 상세한 설명은 생략된다.
일부 실시예에서, 방법(1000B)의 적어도 하나 이상의 동작이 NMOS 트랜지스터(N1)를 제조하기 위해 수행되고 해당 동작은 전술한 것과 유사하므로 유사한 상세한 설명은 생략된다. 일부 실시예에서, 방법(1000B)의 하나 이상의 동작은 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b)) 또는 적어도 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c)와 유사한 특징부를 가지는 집적 회로와 유사한 집적 회로를 제조하기 위해 수행되며, 이후 방법(1000B)의 하나 이상의 동작이 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b)) 또는 적어도 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c)와 유사한 특징부를 가지는 집적 회로와 유사한 추가의 집적 회로를 제조하기 위해 반복된다.
일부 실시예에서, 방법(1000B)의 적어도 하나 이상의 동작은 도 13의 시스템(1300)에 의해 수행된다. 일부 실시예에서, 전술한 방법(1000B)과 같은 적어도 하나의 방법(들)은 시스템(1300)을 포함하는 적어도 하나의 제조 시스템에 의해 전체적으로 또는 부분적으로 수행된다.
방법(1000B) 동작 중 하나 이상은 IC 소자(1360)를 제조하기 위해 IC 펩(fab)(1340)(도 13)에 의해 수행된다. 일부 실시예에서, 방법(1000B)의 동작 중 하나 이상은 웨이퍼(1342)를 제조하기 위해 제조 툴(1352)에 의해 수행된다.
도 11은 일부 실시예에 따른 회로를 동작시키는 방법(1100)의 흐름도이다. 일부 실시예에서, 방법(1100)의 회로는 적어도 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b))를 포함한다. 도 11에 표현된 방법(1100)의 이전, 도중 및/또는 이후에 추가의 동작이 수행될 수 있으며, 일부 다른 동작은 여기서 간략하게 설명될 수 있는 것으로 이해된다. 방법(110)은 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b)) 중 하나 이상의 특징부를 사용하는 것이 이해된다.
방법(1100)의 동작(1102)에서, ESD 전압이 IO 패드(108) 상에 인가된다. 일부 실시예에서, ESD 전압은 전압 공급 단자(104)의 공급 전압(VDD)보다 크다.
동작(1104)에서, ESD 전압이 IO 패드(108)에 인가되는 것에 응답하여, 트랜지스터(260)의 드레인 영역(212)과 P-웰(204) 사이의 PN 접합이 애벌랜시 브레이크다운이 발생할 때까지 역방향으로 바이어스된다.
동작(1106)에서, 트랜지스터(260)에서 애벌랜시 브레이크다운이 발생하여 드레인 영역(212)의 드레인 전류가 증가하고 기생 BJT(예, 240)의 베이스(242) 측으로 드리프트하는 홀이 생성된다. 일부 실시예에서, 동작(1106)은 애벌랜시 브레이크다운에 따른 홀의 흐름에 응답하여 BJT(240)의 베이스 저항(Rb) 양단에 전압 강하를 유발하는 것을 더 포함한다.
동작(1108)에서, BJT(240)의 베이스-이미터 접합이 BJT(240)의 베이스(242)의 전압의 증가에 응답하여 순방향 바이어스된다. 일부 실시예에서, 동작(1108)은 홀의 기판 전류가 기판(202)의 P-웰(204)의 P-웰 탭(216)으로 흐르게 하여 기생 NPN BJT(예, 240)의 베이스-이미터 전압을 더 증가시키는 단계를 더 포함한다. 예를 들어, 도 2b에 대해 설명된 바와 같이, 홀의 기판 전류는 P-웰 탭(216)에 결합되는 기준 전압 단자(106)의 낮은 전압 레벨(예, 전압(VSS))으로 인해 기판(202)의 P-웰(204)의 P-웰 탭(216)으로 흐른다. P-웰(204) 및/또는 기판(202)에 흐르는 홀의 전류는 베이스 저항(Rb) 양단의 전압 강하를 증가시켜 기생 NPN BJT(예, 240)의 베이스-이미터 전압(Vbe)을 증가시킨다. 예를 들어, 도 2a-2b에서 전술한 바와 같이, 적어도 P-웰(204) 또는 기판(202)에 N-웰(206)의 추가는 BJT(240) 또는 트랜지스터(260)의 베이스 저항(Rb)이 다른 접근법에 비해 증가되게 한다. 따라서, BJT(240)의 증가된 베이스 저항(Rb)은 기생 NPN BJT(예, 240)의 베이스-이미터 전압(Vbe)이 다른 접근법보다 더 빠르게 증가되게 한다.
동작(1110)에서, 기생 NPN BJT(예, 240)는 베이스-이미터 전압이 임계 전압 이상인 것에 응답하여 턴온되어 해당 턴온된 기생 NPN BJT를 통해 IO 패드(108) 상의 ESD 전류(I1) 및/또는 ESD 전압을 기준 전압 단자(106)로 방전시킨다. 따라서, ESD 이벤트로부터의 높은 ESD 전류(I1)는 트랜지스터(260)의 게이트 구조체(230)로부터 멀어지게 전환된다. 일부 실시예에서, BJT(240)의 베이스 저항(Rb)은 적어도 P-웰(204) 또는 기판(202)에 대한 N-웰(206)의 추가에 의해 증가되므로, 베이스-이미터 전압(Vbe)이 BJT(240)의 임계 전압(Vth)을 향해 더 빠르게 상승됨으로써 BJT(240)가 더 낮은 ESD 트리거 전압(Vth)에서 조기에 턴온되고, IO 패드(108)상의 ESD 전압은 다른 접근법보다 더 빠르게 방전된다.
일부 실시예에서, 적어도 방법(900, 1000A 또는 1100)의 동작 중 하나 이상은 수행되지 않는다. 방법(1100)은 도 2a-2b를 참조로 전술되었지만, 방법(1100)은 일부 실시예에서 도 1a-1b 및 도 3a-8c 중 하나 이상 도면의 특징부를 사용하는 것으로 이해된다. 이들 실시예에서, 방법(1100)의 다른 동작은 집적 회로(200A) 또는 등가 회로(200B)의 설명 및 동작과 일치되게 수행될 것이다.
적어도 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b))의 트랜지스터의 다른 트랜지스터 유형 또는 다른 개수도 본 개시 내용의 범위 내에 있다.
도 12는 일부 실시예에 따라 IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템(1200)의 개략도이다. 일부 실시예에서, 시스템(1200)은 여기에 설명된 하나 이상의 IC 레이아웃 설계를 생성하거나 배치한다. 시스템(1200)은 하드웨어 프로세서(1202) 및 컴퓨터 프로그램 코드(1206), 즉 실행 가능한 명령 세트(1206)으로 인코딩된, 즉 저장하는 비일시적 컴퓨터 판독 가능 저장 매체(1204)(예, 메모리(1204))를 포함한다. 컴퓨터 판독 가능 저장 매체(1204)는 집적 회로를 생성하기 위한 제조 기계와 인터페이스하도록 구성된다. 프로세서(1202)가 버스(1208)를 통해 컴퓨터 판독 가능 저장 매체(1204)에 전기적으로 결합된다. 프로세서(1202)는 버스(1208)에 의해 I/O 인터페이스(1210)에도 전기적으로 결합된다. 네트워크 인터페이스(1212)도 버스(1208)를 통해 프로세서(1202)에 전기적으로 결합된다. 네트워크 인터페이스(1212)는 네트워크(1214)에 연결되므로 프로세서(1202) 및 컴퓨터 판독 가능 저장 매체(1204)는 네트워크(1214)에 의해 외부 요소에 접속할 수 있다. 적어도 방법(900 또는 1000A)에 기술된 바와 같이 동작의 일부 또는 전부를 수행하는데 시스템(1200)을 사용할 수 있도록 프로세서(1202)는 컴퓨터 판독 가능 저장 매체(1204)에 인코딩된 컴퓨터 프로그램 코드(1206)를 실행하도록 구성된다.
일부 실시예에서, 프로세서(1202)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 장치이다.
일부 실시예에서, 컴퓨터 판독 가능 저장 매체(1204)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1204)는 반도체 또는 고체 상태 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 일부 실시예에서, 컴퓨터 판독 가능 저장 매체(1204)는 컴팩트 디스크 판독 전용 메모리(CD-ROM), 컴팩트 디스크 판독/기록(CD-R/W) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
일부 실시예에서, 저장 매체(1204)는 시스템(1200)이 적어도 방법(900 또는 1000A)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(1206)를 저장한다. 일부 실시예에서, 저장 매체(1204)는 또한 레이아웃 설계(1216), 사용자 인터페이스(1218) 및 제조 유닛(1220)과 같은 적어도 방법(900 또는 1000A)을 수행하는 동안 생성된 정보뿐만 아니라 적어도 방법(900 또는 1000A)을 수행하는 데 필요한 정보 및/또는 적어도 방법(900 또는 1000A)의 동작을 수행하기 위한 실행 가능한 명령 세트를 저장한다. 일부 실시예에서, 레이아웃 설계(1216)는 적어도 레이아웃 설계(300B, 400B, 500C, 600C, 700A-700C 또는 800A-800C)(도 3b, 4b, 5c, 6c, 7a-7c 또는 8a-8c)의 레이아웃 패턴 중 하나 이상을 포함한다.
일부 실시예에서, 저장 매체(1204)는 제조 기계와 인터페이스하기 위한 명령(예, 컴퓨터 프로그램 코드(1206))를 저장한다. 명령(예, 컴퓨터 프로그램 코드(1206))는 제조 공정 중에 적어도 방법(900 또는 1000)을 효과적으로 구현하기 위해 프로세서(1202)가 제조 기계에 의해 판독 가능한 제조 명령을 생성할 수 있게한다.
시스템(1200)은 I/O 인터페이스(1210)를 포함한다. I/O 인터페이스(1210)는 외부 회로에 결합된다. 일부 실시예에서, I/O 인터페이스(1210)는 정보 및 명령을 프로세서(1202)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향 키를 포함한다.
시스템(1200)은 또한 프로세서(1202)에 결합된 네트워크 인터페이스(1212)를 포함한다. 네트워크 인터페이스(1212)는 시스템(1200)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(1214)와 통신할 수 있게 한다. 네트워크 인터페이스(1212)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예에서, 적어도 방법(900 또는 1000A)은 2개 이상의 시스템(1200)에서 구현되고, 레이아웃 설계 및 사용자 인터페이스와 같은 정보는 네트워크(1214)에 의해 상이한 시스템(1200) 사이에서 교환된다.
시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 이러한 정보는 집적 회로(100A-100B, 200A, 400A, 500A, 600A)(도 1a-1b, 2a, 4a, 5a 또는 6a), 스냅백 장치 어레이(300A)(도 3a) 또는 등가 회로(200B(도 2b), 500B(도 5b) 또는 600B(도 6b))와 같은 집적 회로의 제조를 위한 레이아웃 설계를 결정하기 위해 버스(1208)에 의해 프로세서(1202)로 전송된다. 그런 다음, 레이아웃 설계는 레이아웃 설계(1216)로서 컴퓨터 판독 가능 매체(1204)에 저장된다. 시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1218)로서 컴퓨터 판독 가능 매체(1204)에 저장된다. 시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(1220)으로서 컴퓨터 판독 가능 매체(1204)에 저장된다. 일부 실시예에서, 제조 유닛(1220)은 시스템(1200)에 의해 활용되는 제조 정보를 포함한다. 일부 실시예에서, 제조 유닛(1220)은 적어도 도 13의 마스크 제조(1334) 또는 IC 팹(1340)을 포함한다.
일부 실시예에서, 적어도 방법(900 또는 1000A)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 적어도 방법(900 또는 1000A)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 적어도 방법(900 또는 1000A)은 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예에서, 적어도 방법(900 또는 1000A)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 적어도 방법(900 또는 1000A)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, EDA 툴은 집적 회로 소자의 레이아웃을 생성하기 위해 사용된다. 일부 실시예에서, 레이아웃은 비일시적 컴퓨터 판독 가능 매체에 저장된다. 일부 실시예에서, 레이아웃은 CADENCE DESIGN SYSTEMS, Inc.에서 입수 가능한 VIRTUOSO®과 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시예에서, 레이아웃은 개략적인 설계에 기초하여 생성된 넷리스트(netlist)를 기초로 생성된다. 일부 실시예에서, 적어도 방법(900 또는 1000A)의 적어도 일부는 시스템(1200)에 의해 생성된 하나 이상의 레이아웃 설계를 기초로 제조된 마스크 세트를 사용하여 집적 회로를 제조하기 위한 제조 유닛에 의해 구현된다. 일부 실시예에서, 시스템(1200)은 본 개시 내용의 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크 세트를 사용하여 집적 회로를 제조하는 제조 장치이다. 일부 실시예에서, 도 12의 시스템(1200)은 다른 접근법보다 작은 집적 회로의 레이아웃 설계를 생성한다. 일부 실시예에서, 조 12의 시스템(1200)은 다른 접근 방식보다 더 작은 면적을 차지하고 더 우수한 라우팅 리소스를 제공하는 집적 회로 구조의 레이아웃 설계를 생성한다.
도 13은 본 개시 내용의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(1300)의 블록도 및 이와 관련된 IC 제조 흐름이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 구성 요소 중 적어도 하나를 제조 시스템(1300)을 사용하여 제조한다.
도 13에서, IC 제조 시스템(1300)(이하, "시스템(1300)")은 IC 소자(1360)의 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 설계 하우스(1320), 마스크 하우스(1330) 및 IC 제조업체/제작자("팹(fab)")(1340)와 같은 엔티티를 포함한다. 시스템(1300)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고, 하나 이상의 다른 엔티티에 대해 서비스를 제공하고 및/또는 서비스를 수신한다. 일부 실시예에서, 설계 하우스(1320), 마스크 하우스(1330), 및 IC 팹(1340) 중 하나 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 설계 하우스(1320), 마스크 하우스(1220) 및 IC 팹(1340) 중 하나 이상은 공동 시설에 공존하고 공동 자원을 사용한다.
설계 하우스(또는 설계팀)(1320)는 IC 설계 레이아웃(1322)을 생성한다. IC 설계 레이아웃(1322)은 IC 소자(1360)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 소자(1360)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 특징부를 형성한다. 예를 들어, IC 설계 레이아웃(1322)의 일부는 반도체 기판(예, 실리콘 웨이퍼) 및 해당 반도체 기판 상에 배치된 다양한 재료층에 형성될 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호 접속부의 금속 라인 또는 비아, 및 패드 접합을 위한 개구와 같은 다양한 IC 특징부를 포함한다. 설계 하우스(1320)는 IC 설계 레이아웃(1322)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃(1322)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃(1322)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1330)는 데이터 준비(1332) 및 마스크 제조(1334)를 포함한다. 마스크 하우스(1330)는 IC 설계 레이아웃(1322)에 따라 IC 소자(1360)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(1345)를 제조하기 위해 IC 설계 레이아웃(1322)을 사용한다. 마스크 하우스(1330)는 IC 설계 레이아웃(1322)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(1332)를 수행한다. 마스크 데이터 준비(1332)는 RDF를 마스크 제조(1334)에 제공한다. 마스크 제조(1334)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(1345) 또는 반도체 웨이퍼(1342)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃(1322)은 마스크 데이터 준비(1332)에 의해 조작되어 마스크 라이터의 특정 특성 및/또는 IC 팹(1340)의 요건을 따른다. 도 13에서, 마스크 데이터 준비(1332) 및 마스크 제조(1334)는 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(1332) 및 마스크 제조(1334)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1332)는 회절, 간섭, 기타 프로세스 효과 등에 의해 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 이용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃(1322)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1332)는 축외(off-axis) 조명, 서브 해상도 지원 특징, 위상 시프팅 마스크, 다른 적절한 기술 등등 또는 이들의 조합과 같은 추가 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, 역 리소그래피 기술(ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(1332)는 충분한 마진의 확보, 반도체 제조 공정의 변동성의 고려 등을 위해 특정 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙 세트로 OPC의 공정을 거친 IC 설계 레이아웃을 검사하는 마스크 규칙 검사기(MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제조(1334) 중의 제한을 보상하기 위해 IC 설계 레이아웃을 수정한다.
일부 실시예에서, 마스크 데이터 준비(1332)는 IC 소자(1360)를 제조하기 위해 IC 팹(1340)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 공정 검사(LPC)를 포함한다. LPC는 IC 설계 레이아웃(1322)을 기초로 이 프로세싱을 시뮬레이션하여 IC 소자(1360)와 같은 시뮬레이션된 제조 소자를 형성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 공정과 관련된 파라미터, IC를 제조하는 데 사용되는 툴과 관련된 파라미터 및/또는 제조 공정의 다양한 양태를 포함할 수 있다. LPC는 에이리얼(aerial) 이미지 콘트라스트, 초점 심도("DOF"), 마스크 오류 향상 인자("MEEF"), 다른 적절한 인자 등등 또는 이들의 조합과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 소자가 LPC에 의해 생성된 후, 시뮬레이션된 소자가 설계 규칙을 만족시키는 형상과 유사하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(1322)을 더 구체화한다.
마스크 데이터 준비(1332)에 대한 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(1332)는 제조 규칙에 따라 IC 설계 레이아웃을 수정하기 위한 로직 연산(LOP)과 같은 추가 특징을 포함한다. 추가로, 데이터 준비(1332) 중에 IC 설계 레이아웃(1322)에 적용된 공정은 다양한 다른 순서로 실행될 수 있다.
마스크 데이터 준비(1332) 이후 및 마스크 제조(1334) 중에, 마스크(1345) 또는 마스크(1345)의 그룹이 수정된 IC 설계 레이아웃(1322)을 기초로 제조된다. 일부 실시예에서, 마스크 제조(1334)는 IC 설계 레이아웃(1322)에 기초한 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-빔) 또는 다중 e-빔의 메커니즘을 사용하여 수정된 IC 설계 레이아웃(1322)을 기초로 마스크(포토마스크 또는 레티클)(1345)에 패턴을 형성한다. 마스크(1345)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1345)는 바이너리 기술을 이용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 이미지 민감성 재료층(예, 포토레지스트)을 노광하는 데 사용되는 자외선(UV) 빔과 같은 조사빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일례로, 마스크(1345)의 이진 버전은 투명 기판(예, 용융된 석영) 및 이진 마스크의 불투명 영역에 코팅된 불투명 재료(예, 크롬)를 포함한다. 다른 예에서, 마스크(1345)는 위상 시프트 기술을 이용하여 형성된다. 마스크(1345)의 위상 시프트 마스크(PSM) 버전에서, 마스크 상에 형성된 패턴의 다양한 특징부는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM 일 수 있다. 마스크 제조(1334)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼에 다양한 에칭 영역을 형성하기 위한 에칭 공정 및/또는 다른 적절한 공정에 사용된다.
IC 팹(1340)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시예에서, IC 팹(1340)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 전공정 제조(FEOL 제조)를 위한 제조 시설이 있을 수 있는 반면, 제2 제조 시설은 IC 제품의 상호 접속 및 패키징을 위한 후공정 제조(BEOL 제조)를 제공할 수 있고, 제3 제조 시설은 파운드리 엔티티를 위한 다른 서비스를 제공할 수 있다.
IC 팹(1340)은 IC 소자(1360)가 마스크(들)(예, 마스크(1345))에 따라 제조되도록 반도체 웨이퍼(1342)에 대해 다양한 제조 동작을 실행하도록 구성된 웨이퍼 제조 툴(1352)(이하 "제조 툴(1352)")을 포함한다. 다양한 실시예에서, 제조 툴(1352)은 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, CVD 챔버 또는 LPCVD 퍼니스와 같은 공정 챔버, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템 또는 본 명세서에서 논의된 바와 같은 하나 이상의 적절한 제조 공정을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다,
IC 팹(1340)은 IC 소자(1360)를 제조하기 위해 마스크 하우스(1330)에 의해 제조된 마스크(들)(1345)를 사용한다. 따라서, IC 팹(1340)은 IC 소자(1360)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃(1322)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(1342)는 IC 소자(1360)를 형성하기 위해 마스크(들)(1345)를 사용하여 IC 팹(1340)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃(1322)을 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1342)는 실리콘 기판 또는 그 위에 형성된 재료층을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1342)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 특징부, 다중 레벨 상호 접속부 등등 중의 하나 이상을 더 포함한다.
시스템(1300)은 별도의 구성 요소 또는 엔티티로서 디자인 하우스(1320), 마스크 하우스(1330) 또는 IC 팹(1340)을 포함하는 것으로 예시되어 있다. 그러나, 디자인 하우스(1320), 마스크 하우스(1330) 또는 IC 팹(1340) 중 하나 이상은 동일한 구성 요소 또는 엔티티의 일부인 것으로 이해된다.
집적 회로(IC) 제조 시스템(예, 도 13의 시스템(1300)) 및 이와 관련된 IC 제조 흐름에 관한 상세는 예를 들어, 각각 그 전체가 여기에 참조로 포함된, 미국 특허 제9,256,709호(2016년 2월 9일자 허여됨), 미국 예비 허여 공개 제20150278429호(2015년 10월 1일자 공개됨), 미국 예비 허여 공개 제20140040838호(2014년 2월 6일자 공개됨) 및 미국 특허 제7,260,442호(2007년 8월 21일자 허여됨)에서 찾을 수 있다.
더욱이, 도 1a-13에 예시된 다양한 PMOS 트랜지스터는 특정 도펀트 유형(예, N-형 또는 P-형)을 가지며 설명을 위한 것이다. 본 개시 내용의 실시예는 특정 트랜지스터 유형에 제한되지 않으며, 도 1a-13에 예시된 PMOS 또는 NMOS 트랜지스터 중 하나 이상은 상이한 트랜지스터/도펀트 유형의 대응하는 트랜지스터로 대체될 수 있다. 유사하게, 위의 설명에서 사용된 다양한 신호의 로우 또는 하이 논리값도 역시 설명을 위해 사용된다. 본 개시 내용의 실시예는 신호가 활성화 및/또는 비활성화될 때 특정 논리값에 제한되지 않는다. 상이한 논리값을 선택하는 것은 다양한 실시예의 범위 내에 있다. 도 1a-13의 PMOS 트랜지스터를 상이한 수로 선택하는 것은 다양한 실시예의 범위 내에 있다.
본 설명의 하나의 양태는 ESD 보호 회로에 관한 것이다. 스냅백 ESD 보호 회로는 기판의 제1 웰, 트랜지스터의 드레인 영역, 상기 트랜지스터의 소스 영역, 상기 트랜지스터의 게이트 영역 및 상기 제1 웰에 매립된 제2 웰을 포함한다. 상기 제1 웰은 제1 도펀트 유형을 가진다. 상기 드레인 영역은 상기 제1 웰에 있고, 상기 제1 도펀트 유형과 다른 제2 도펀트 유형을 가진다. 상기 소스 영역은 상기 제1 웰에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격된다. 상기 게이트 영역은 상기 제1 웰과 상기 기판 위에 있다. 상기 제2 웰은 상기 제1 웰에 매립되어 있으며 상기 드레인 영역의 일부에 인접한다. 상기 제2 웰은 상기 제2 도펀트 유형을 가진다.
본 설명의 또 다른 양태는 ESD 보호 회로에 관한 것이다. 일부 실시예에서, 상기 ESD 보호 회로는 기판의 제1 웰 - 상기 제1 웰은 제1 도펀트 유형을 가짐 -; 제1 트랜지스터의 드레인 영역 - 상기 드레인 영역은 상기 제1 웰 내에 있고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -; 상기 제1 트랜지스터의 소스 영역 - 상기 소스 영역은 상기 제1 웰 내에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격됨 -; 상기 제1 트랜지스터의 게이트 영역 - 상기 게이트 영역은 상기 제1 웰 및 상기 기판 위에 있음 -; 상기 제1 웰에 매립되고 상기 소스 영역의 일부에 인접하고 상기 제2 도펀트 유형을 가지는 제2 웰; 및 상기 제1 웰에 있고 상기 제1 도펀트 유형을 가지며 상기 소스 영역에 결합되는 탭 웰을 포함한다. 일부 실시예에서, 상기 ESD 보호 회로는 상기 드레인 영역에 결합된 입력/출력(IO) 패드; 및 상기 소스 영역 및 상기 탭 웰에 결합된 기준 공급 전압 단자를 더 포함한다. 일부 실시예에서, 상기 게이트 영역은 상기 소스 영역, 상기 탭 웰 및 상기 기준 공급 전압 단자에 결합된다. 일부 실시예에서, 상기 ESD 보호 회로는 상기 제1 웰 내의 기생 BJT - 상기 기생 BJT는 베이스, 콜렉터 및 이미터를 가지며, 상기 콜렉터는 상기 드레인 영역에 의해 상기 IO 패드에 결합되고, 상기 이미터는 상기 소스 영역에 결합됨 -; 및 상기 제1 웰 및 상기 기판의 기생 베이스 저항 - 상기 기생 베이스 저항은 상기 탭 웰에 의해 상기 기준 공급 전압 단자에 결합된 제1 단부 및 상기 기생 BJT의 상기 베이스에 결합된 제2 단부를 가짐 - 을 더 포함하고, 상기 기생 BJT는 해당 기생 BJT의 베이스-이미터 전압이 상기 IO 패드에 인가된 ESD 전압으로부터 임계 전압 이상인 것에 응답하여 턴온되어 상기 ESD 전압을 상기 기생 BJT를 통해 상기 기준 공급 전압 단자로 방전시키도록 구성된다. 일부 실시예에서, ESD 보호 회로는 상기 제1 트랜지스터에 병렬로 결합된 제2 트랜지스터를 더 포함하며, 상기 제2 트랜지스터는 드라이버 회로에 대응하며, 상기 제2 트랜지스터는 드라이버 신호를 수신하도록 구성된 상기 제2 트랜지스터의 게이트; 상기 IO 패드 및 상기 제1 트랜지스터의 상기 드레인 영역에 결합된 상기 제2 트랜지스터의 드레인; 상기 제2 트랜지스터의 바디; 및 상기 제2 트랜지스터의 바디, 상기 기준 공급 전압 단자 및 상기 제1 트랜지스터의 상기 소스 영역에 결합된 상기 제2 트랜지스터의 소스를 포함한다. 일부 실시예에서, 상기 ESD 보호 회로는 상기 제2 트랜지스터의 상기 게이트와 상기 제2 트랜지스터의 상기 드레인 사이에 기생 커패시턴스를 더 포함하고, 상기 제2 트랜지스터의 상기 게이트는 상기 기생 커패시턴스를 통해 상기 제2 트랜지스터의 상기 드레인 및 상기 IO 패드에 용량 결합되고, 상기 게이트는 상기 제2 트랜지스터가 턴온되어 상기 제1 웰에 채널 전류를 생성하도록 포지티브 ESD 이벤트 중에 상기 기생 커패시턴스를 통해 상기 IO 패드에 인가되는 ESD 전압을 수신한다. 일부 실시예에서, 상기 제1 웰은 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 웰은 상기 제1 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작다.
본 설명의 또 다른 양태는 스냅백 정전 방전(ESD) 보호 회로를 제조하는 방법에 관한 것이다. 일부 실시예에서, 방법은: 기판에 제1 웰을 형성하는 단계 - 상기 제1 웰은 제1 방향으로 연장되고 제1 도펀트 유형을 가짐 -; 상기 제1 웰에 트랜지스터의 드레인 영역을 형성하는 단계 - 상기 드레인 영역은 상기 제1 방향으로 연장되고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -; 상기 제1 웰에 상기 트랜지스터의 소스 영역을 형성하는 단계 - 상기 소스 영역은 상기 제1 방향으로 연장되고, 상기 제2 도펀트 유형을 가지며 상기 제1 방향과 다른 제2 방향으로 상기 드레인 영역으로부터 이격됨 -; 상기 제1 웰에 제2 웰을 형성하는 단계 - 상기 제2 웰은 상기 제1 방향으로 연장되고 상기 제2 도펀트 유형을 가지며 상기 드레인 영역의 일부에 인접함 -; 및 상기 트랜지스터의 게이트 영역을 형성하는 단계 - 상기 게이트 영역은 상기 드레인 영역과 상기 소스 영역 사이 및 상기 제1 웰과 상기 기판 위에 제공됨 - 를 포함한다. 일부 실시예에서, 방법은 상기 제1 웰에 제3 웰을 형성하는 단계 - 상기 제3 웰은 상기 제1 도펀트 유형을 가지고 상기 제1 방향으로 연장되고 상기 제2 웰, 상기 드레인 영역, 상기 소스 영역 및 상기 게이트 영역을 둘러쌈 -; 드레인 접촉부를 형성하도록 상기 드레인 영역 위에 제1 도전 영역을 성막하는 단계; 소스 접촉부를 형성하도록 상기 소스 영역 위에 제2 도전 영역을 성막하는 단계; 탭 접촉부를 형성하도록 상기 제3 웰 위에 제3 도전 영역을 성막하는 단계; 상기 드레인 접촉부를 입력/출력(I/O) 패드 영역에 결합하도록 상기 드레인 접촉부 위에 제4 도전 영역을 성막하는 단계; 및 상기 소스 접촉부, 상기 탭 접촉부 및 기준 전압 공급 단자를 함께 결합하도록 상기 소스 접촉부 및 상기 탭 접촉부 위에 제5 도전 영역을 성막하는 단계를 포함한다. 일부 실시예에서, 방법은 상기 제1 웰에 제4 웰을 형성하는 단계를 더 포함하고, 상기 제4 웰은 상기 제2 도펀트 유형을 가지고 상기 제1 방향으로 연장되고 상기 제2 웰로부터 상기 제2 방향으로 이격되며, 상기 제4 웰은 상기 소스 영역의 일부에 인접하다. 일부 실시예에서, 방법은 상기 제1 웰에 제4 웰을 형성하는 단계 - 상기 제4 웰은 상기 제2 도펀트 유형을 가지며 상기 제2 방향으로 연장되고 상기 제2 웰로부터 상기 제1 방향으로 이격되고, 상기 제4 웰은 상기 제2 웰과 상기 제3 웰의 측면 사이에 있음 -; 상기 제4 웰에 소스 영역 세트 및 드레인 영역 세트를 형성하는 단계 - 상기 소스 영역 세트 및 상기 드레인 영역 세트는 상기 제2 도펀트 유형을 가지고 상기 제1 방향으로 연장됨 -; 및 상기 소스 영역 세트와 상기 드레인 영역 세트 사이에 더미 게이트 영역 세트를 형성하는 단계 - 상기 더미 게이트 영역 세트는 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되며, 상기 소스 영역 세트, 상기 드레인 영역 세트 및 상기 더미 게이트 영역 세트는 더미 트랜지스터 세트에 대응함 - 를 더 포함한다.
본 설명의 또 다른 양태는 스냅백 ESD 보호 회로를 제조하는 방법에 관한 것이다. 방법은 프로세서에 의해 상기 스냅백 ESD 보호 회로의 레이아웃 설계를 생성하는 단계; 및 상기 스냅백 ESD 보호 회로의 레이아웃 설계를 기반으로 상기 스냅백 ESD 보호 회로를 제조하는 단계를 포함한다. 일부 실시예에서, 상기 스냅백 ESD 보호 회로의 레이아웃 설계를 생성하는 단계는 제1 방향으로 연장되고 제1 레이아웃 레벨에 있는 제1 활성 영역 레이아웃 패턴을 생성하는 단계를 포함하고, 상기 제1 활성 영역 레이아웃 패턴은 p-웰에 대한 상기 스냅백 ESD 보호 회로의 드레인 영역의 형성에 대응한다. 일부 실시예에서, 상기 스냅백 ESD 보호 회로의 레이아웃 설계를 생성하는 단계는 제1 방향으로 연장되고 제1 레이아웃 레벨에 있는 제2 활성 영역 레이아웃 패턴을 생성하는 단계를 더 포함하고, 상기 제2 활성 영역 레이아웃 패턴은 상기 p-웰에 대한 상기 스냅백 ESD 보호 회로의 소스 영역의 형성에 대응한다. 일부 실시예에서, 상기 스냅백 ESD 보호 회로의 레이아웃 설계를 생성하는 단계는 상기 제1 방향과 다른 제2 방향으로 연장되고 제2 레이아웃 레벨에 있고 상기 제1 활성 영역 레이아웃 패턴 위에 있는 제1 웰 레이아웃 패턴을 생성하는 단계를 더 포함하고, 상기 제1 웰 레이아웃 패턴은 상기 스냅백 ESD 보호 회로의 제1 n-웰의 형성에 대응하며, 상기 제1 n-웰은 상기 p-웰에 매립되고 상기 드레인 영역의 일부에 인접한다.
본 설명의 또 다른 양태는 스냅백 ESD 보호 회로를 제조하는 방법에 관한 것이다. 방법은 프로세서에 의해, 스냅백 ESD 보호 회로 어레이의 레이아웃 설계를 배치하는 단계 및 상기 스냅백 ESD 보호 회로 어레이의 레이아웃 설계에 기초하여 상기 스냅백 ESD 보호 회로 어레이를 제조하는 단계를 포함한다. 상기 스냅백 ESD 보호 회로 어레이의 레이아웃 설계를 배치하는 단계는 제1 레이아웃 레벨에 제1 활성 영역 레이아웃 패턴을 배치하는 단계를 포함하고, 상기 제1 활성 영역 레이아웃 패턴은 제1 방향으로 연장되고 p-웰에 대한 상기 스냅백 ESD 보호 회로 어레이 중의 제1 스냅백 ESD 보호 회로의 드레인 영역의 형성에 대응한다. 일부 실시예에서, 상기 스냅백 ESD 보호 회로 어레이의 레이아웃 설계를 배치하는 단계는 상기 제1 레이아웃 레벨에 제2 활성 영역 레이아웃 패턴을 배치하는 단계를 더 포함하며, 상기 제2 활성 영역 레이아웃 패턴은 상기 제1 방향으로 연장되고 상기 p-웰에 대한 상기 스냅백 ESD 보호 회로 어레이 중의 상기 제1 스냅백 ESD 보호 회로의 소스 영역의 형성에 대응한다. 일부 실시예에서, 상기 스냅백 ESD 보호 회로 어레이의 레이아웃 설계를 배치하는 단계는 상기 제1 활성 영역 레이아웃 패턴 또는 상기 제2 활성 영역 레이아웃 패턴 위에 제2 레이아웃 레벨에 제1 웰 레이아웃 패턴을 배치하는 단계를 더 포함하며, 상기 제1 웰 레이아웃 패턴은 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 스냅백 ESD 보호 어레이 중의 상기 제1 스냅백 ESD 보호 회로의 제1 n-웰의 형성에 대응하며, 상기 제1 n-웰은 상기 p-웰에 매립되고 상기 드레인 영역 또는 상기 소스 영역의 일부에 인접한다.
다수의 실시예가 설명되었다. 그럼에도 불구하고, 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 예를 들어, 특정 도펀트 유형(예, N-형 또는 P-형 금속 산화물 반도체(NMOS 또는 PMOS))으로 나타낸 다양한 트랜지스터는 설명을 위한 것이다. 본 개시 내용의 실시예는 특정 유형에 제한되지 않는다. 특정 트랜지스터에 대해 상이한 도펀트 유형을 선택하는 것은 다양한 실시예의 범위 내에 있다. 위의 설명에서 사용된 다양한 신호의 로우 또는 하이 논리값도 역시 설명을 위한 것이다. 다양한 실시예는 신호가 활성화 및/또는 비활성화될 때 특정 논리값으로 제한되지 않는다. 상이한 논리값을 선택하는 것은 다양한 실시예의 범위 내에 있다. 다양한 실시예에서, 트랜지스터는 스위치로서 기능한다. 트랜지스터 대신에 사용되는 스위칭 회로는 다양한 실시예의 범위 내에 있다. 다양한 실시예에서, 트랜지스터의 소스는 드레인으로 구성될 수 있고, 드레인은 소스로 구성될 수 있다. 이로써, 소스와 드레인이라는 용어는 호환 가능하게 사용된다. 대응 회로에 의해 다양한 신호가 생성되지만, 단순화를 위해 해당 회로는 예시되지 않는다.
다양한 도면은 설명을 위해 개별 커패시터를 사용하는 용량성 회로를 보여준다. 등가 회로를 사용할 수 있다. 예를 들어, 용량성 소자, 회로 또는 네트워크(예, 커패시터, 용량성 요소, 소자, 회로 등의 조합)가 개별 커패시터 대신에 사용될 수 있다. 위의 설명은 예시적인 단계를 포함하지만, 단계가 반드시 예시된 순서대로 수행되는 것은 아니다. 개시된 실시예의 사상 및 범위에 따라, 단계들이 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
스냅백 정전 방전(electrostatic discharge; ESD) 보호 회로로서,
기판 내의 제1 웰 - 상기 제1 웰은 제1 도펀트 유형을 가짐 -;
트랜지스터의 드레인 영역 - 상기 드레인 영역은 상기 제1 웰 내에 있고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -;
상기 트랜지스터의 소스 영역 - 상기 소스 영역은 상기 제1 웰 내에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격됨 -;
상기 트랜지스터의 게이트 영역 - 상기 게이트 영역은 상기 제1 웰 및 상기 기판 위에 있음 -; 및
상기 제1 웰에 매립되고 상기 드레인 영역의 일부에 인접하고 상기 제2 도펀트 유형을 가지는 제2 웰
을 포함하는, 스냅백 ESD 보호 회로.
[실시예 2]
실시예 1에 있어서,
상기 제1 웰 내에 있고 상기 제1 도펀트 유형을 가지는 탭 웰(tap well)을 더 포함하는, 스냅백 ESD 보호 회로.
[실시예 3]
실시예 2에 있어서,
상기 드레인 영역에 결합된 입력/출력(IO) 패드; 및
상기 소스 영역 및 상기 탭 웰에 결합된 기준 공급 전압 단자
를 더 포함하는, 스냅백 ESD 보호 회로.
[실시예 4]
실시예 3에 있어서,
상기 제1 웰 내의 기생 바이폴라 접합 트랜지스터(BJT) - 상기 기생 BJT는 베이스, 콜렉터 및 이미터를 가지며, 상기 콜렉터는 상기 드레인 영역에 의해 상기 IO 패드에 결합되고, 상기 이미터는 상기 소스 영역에 결합됨 -; 및
상기 제1 웰 및 상기 기판의 기생 베이스 저항 - 상기 기생 베이스 저항은 상기 탭 웰에 의해 상기 기준 공급 전압 단자에 결합된 제1 단부 및 상기 기생 BJT의 상기 베이스에 결합된 제2 단부를 가짐 -
을 더 포함하고,
상기 기생 BJT는 상기 기생 BJT의 베이스-이미터 전압이 상기 IO 패드에 인가된 ESD 전압으로부터 임계 전압 이상인 것에 응답하여 턴온되어 상기 ESD 전압을 상기 기생 BJT를 통해 상기 기준 공급 전압 단자로 방전시키도록 구성된 것인, 스냅백 ESD 보호 회로.
[실시예 5]
실시예 3에 있어서,
상기 게이트 영역은 상기 소스 영역, 상기 탭 웰 및 상기 기준 공급 전압 단자에 결합되는 것인, 스냅백 ESD 보호 회로.
[실시예 6]
실시예 1에 있어서,
상기 제1 웰은 상기 제1 방향으로 제1 폭을 가지며,
상기 제2 웰은 상기 제1 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은 것인, 스냅백 ESD 보호 회로.
[실시예 7]
실시예 6에 있어서,
상기 제1 웰에 매립된 제3 웰을 더 포함하고, 상기 제3 웰은 상기 제2 도펀트 유형을 가지며 상기 소스 영역의 일부에 인접한 것인, 스냅백 ESD 보호 회로.
[실시예 8]
실시예 7에 있어서,
상기 제3 웰은 상기 제1 방향으로 제3 폭을 가지며, 상기 제3 폭은 적어도 상기 제1 폭 또는 상기 제2 폭과 상이한 것인, 스냅백 ESD 보호 회로.
[실시예 9]
실시예 1에 있어서,
상기 트랜지스터는 드라이버 회로에 대응하고;
상기 게이트 영역은 상기 드라이버 회로의 게이트에 대응하고;
상기 드레인 영역은 상기 드라이버 회로의 드레인에 대응하고; 및
상기 소스 영역은 상기 드라이버 회로의 소스에 대응하는 것인, 스냅백 ESD 보호 회로.
[실시예 10]
정전 방전(ESD) 보호 회로로서,
기판 내의 제1 웰 - 상기 제1 웰은 제1 도펀트 유형을 가짐 -;
제1 트랜지스터의 드레인 영역 - 상기 드레인 영역은 상기 제1 웰 내에 있고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -;
상기 제1 트랜지스터의 소스 영역 - 상기 소스 영역은 상기 제1 웰 내에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격됨 -;
상기 제1 트랜지스터의 게이트 영역 - 상기 게이트 영역은 상기 제1 웰 및 상기 기판 위에 있음 -;
상기 제1 웰에 매립되고 상기 소스 영역의 일부에 인접하고 상기 제2 도펀트 유형을 가지는 제2 웰; 및
상기 제1 웰 내에 있고 상기 제1 도펀트 유형을 가지고 상기 소스 영역에 결합되는 탭 웰
을 포함하는, ESD 보호 회로.
[실시예 11]
실시예 10에 있어서,
상기 드레인 영역에 결합된 입력/출력(IO) 패드; 및
상기 소스 영역 및 상기 탭 웰에 결합된 기준 공급 전압 단자
를 더 포함하는, ESD 보호 회로.
[실시예 12]
실시예 11에 있어서,
상기 게이트 영역은 상기 소스 영역, 상기 탭 웰 및 상기 기준 공급 전압 단자에 결합되는 것인, ESD 보호 회로.
[실시예 13]
실시예 11에 있어서,
상기 제1 웰 내의 기생 바이폴라 접합 트랜지스터(BJT) - 상기 기생 BJT는 베이스, 콜렉터 및 이미터를 가지며, 상기 콜렉터는 상기 드레인 영역에 의해 상기 IO 패드에 결합되고, 상기 이미터는 상기 소스 영역에 결합됨 -; 및
상기 제1 웰 및 상기 기판의 기생 베이스 저항 - 상기 기생 베이스 저항은 상기 탭 웰에 의해 상기 기준 공급 전압 단자에 결합된 제1 단부 및 상기 기생 BJT의 상기 베이스에 결합된 제2 단부를 가짐 -
을 더 포함하고,
상기 기생 BJT는 상기 기생 BJT의 베이스-이미터 전압이 상기 IO 패드에 인가된 ESD 전압으로부터 임계 전압 이상인 것에 응답하여 턴온되어 상기 ESD 전압을 상기 기생 BJT를 통해 상기 기준 공급 전압 단자로 방전시키도록 구성된 것인, ESD 보호 회로.
[실시예 14]
실시예 11에 있어서,
상기 제1 트랜지스터에 병렬로 결합된 제2 트랜지스터를 더 포함하며, 상기 제2 트랜지스터는 드라이버 회로에 대응하며, 상기 제2 트랜지스터는,
드라이버 신호를 수신하도록 구성된 상기 제2 트랜지스터의 게이트;
상기 IO 패드 및 상기 제1 트랜지스터의 상기 드레인 영역에 결합된 상기 제2 트랜지스터의 드레인;
상기 제2 트랜지스터의 바디(body); 및
상기 제2 트랜지스터의 바디, 상기 기준 공급 전압 단자 및 상기 제1 트랜지스터의 상기 소스 영역에 결합된 상기 제2 트랜지스터의 소스
를 포함하는 것인, ESD 보호 회로.
[실시예 15]
실시예 14에 있어서,
상기 제2 트랜지스터의 상기 게이트와 상기 제2 트랜지스터의 상기 드레인 사이에 기생 커패시턴스를 더 포함하고,
상기 제2 트랜지스터의 상기 게이트는 상기 기생 커패시턴스를 통해 상기 제2 트랜지스터의 상기 드레인 및 상기 IO 패드에 용량 결합되고, 상기 게이트는 상기 제2 트랜지스터가 턴온되어 상기 제1 웰에 채널 전류를 생성하도록 포지티브 ESD 이벤트 중에 상기 기생 커패시턴스를 통해 상기 IO 패드에 인가되는 ESD 전압을 수신하는 것인, ESD 보호 회로.
[실시예 16]
실시예 10에 있어서,
상기 제1 웰은 상기 제1 방향으로 제1 폭을 가지고,
상기 제2 웰은 상기 제1 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은 것인, ESD 보호 회로.
[실시예 17]
스냅백 정전 방전(ESD) 보호 회로를 제조하는 방법으로서,
기판 내에 제1 웰을 형성하는 단계 - 상기 제1 웰은 제1 방향으로 연장되고 제1 도펀트 유형을 가짐 -;
상기 제1 웰 내에 트랜지스터의 드레인 영역을 형성하는 단계 - 상기 드레인 영역은 상기 제1 방향으로 연장되고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -;
상기 제1 웰 내에 상기 트랜지스터의 소스 영역을 형성하는 단계 - 상기 소스 영역은 상기 제1 방향으로 연장되고, 상기 제2 도펀트 유형을 가지며 상기 제1 방향과 상이한 제2 방향으로 상기 드레인 영역으로부터 이격됨 -;
상기 제1 웰 내에 제2 웰을 형성하는 단계 - 상기 제2 웰은 상기 제1 방향으로 연장되고 상기 제2 도펀트 유형을 가지며 상기 드레인 영역의 일부에 인접함 -; 및
상기 트랜지스터의 게이트 영역을 형성하는 단계 - 상기 게이트 영역은 상기 드레인 영역과 상기 소스 영역 사이에 그리고 상기 제1 웰과 상기 기판 위에 있음 -
를 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 제1 웰 내에 제3 웰을 형성하는 단계 - 상기 제3 웰은 상기 제1 도펀트 유형을 가지고 상기 제1 방향으로 연장되고 상기 제2 웰, 상기 드레인 영역, 상기 소스 영역 및 상기 게이트 영역을 둘러쌈 -;
드레인 접촉부를 형성하도록 상기 드레인 영역 위에 제1 도전 영역을 성막하는 단계;
소스 접촉부를 형성하도록 상기 소스 영역 위에 제2 도전 영역을 성막하는 단계;
탭 접촉부를 형성하도록 상기 제3 웰 위에 제3 도전 영역을 성막하는 단계;
상기 드레인 접촉부를 입력/출력(I/O) 패드 영역에 결합하도록 상기 드레인 접촉부 위에 제4 도전 영역을 성막하는 단계; 및
상기 소스 접촉부, 상기 탭 접촉부 및 기준 전압 공급 단자를 함께 결합하도록 상기 소스 접촉부 및 상기 탭 접촉부 위에 제5 도전 영역을 성막하는 단계
를 더 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 제1 웰 내에 제4 웰을 형성하는 단계를 더 포함하고, 상기 제4 웰은 상기 제2 도펀트 유형을 가지고 상기 제1 방향으로 연장되고 상기 제2 웰로부터 상기 제2 방향으로 이격되며, 상기 제4 웰은 상기 소스 영역의 일부에 인접한 것인, 방법.
[실시예 20]
실시예 18에 있어서,
상기 제1 웰 내에 제4 웰을 형성하는 단계 - 상기 제4 웰은 상기 제2 도펀트 유형을 가지며 상기 제2 방향으로 연장되고 상기 제2 웰로부터 상기 제1 방향으로 이격되고, 상기 제4 웰은 상기 제2 웰과 상기 제3 웰의 측면 사이에 있음 -;
상기 제4 웰 내에 소스 영역 세트 및 드레인 영역 세트를 형성하는 단계 - 상기 소스 영역 세트 및 상기 드레인 영역 세트는 상기 제2 도펀트 유형을 가지고 상기 제1 방향으로 연장됨 -; 및
상기 소스 영역 세트와 상기 드레인 영역 세트 사이에 더미 게이트 영역 세트를 형성하는 단계 - 상기 더미 게이트 영역 세트는 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되며, 상기 소스 영역 세트, 상기 드레인 영역 세트 및 상기 더미 게이트 영역 세트는 더미 트랜지스터 세트에 대응함 -
를 더 포함하는, 방법.

Claims (10)

  1. 스냅백 정전 방전(electrostatic discharge; ESD) 보호 회로로서,
    기판 내의 제1 웰 - 상기 제1 웰은 제1 도펀트 유형을 가짐 -;
    트랜지스터의 드레인 영역 - 상기 드레인 영역은 상기 제1 웰 내에 있고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -;
    상기 트랜지스터의 소스 영역 - 상기 소스 영역은 상기 제1 웰 내에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격됨 -;
    상기 트랜지스터의 게이트 영역 - 상기 게이트 영역은 상기 제1 웰 및 상기 기판 위에 있음 -;
    상기 제1 웰에 매립되고 상기 드레인 영역의 일부에 인접하고 상기 제2 도펀트 유형을 가지는 제2 웰;
    상기 드레인 영역에 결합된 입력/출력(IO) 패드; 및
    상기 소스 영역에 결합된 기준 전압 공급 단자
    를 포함하는, 스냅백 ESD 보호 회로.
  2. 제1항에 있어서,
    상기 제1 웰 내에 있고 상기 제1 도펀트 유형을 가지는 탭 웰(tap well)을 더 포함하고, 상기 탭 웰은 상기 기준 전압 공급 단자에 결합된 것인, 스냅백 ESD 보호 회로.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 웰 내의 기생 바이폴라 접합 트랜지스터(BJT) - 상기 기생 BJT는 베이스, 콜렉터 및 이미터를 가지며, 상기 콜렉터는 상기 드레인 영역에 의해 상기 IO 패드에 결합되고, 상기 이미터는 상기 소스 영역에 결합됨 -; 및
    상기 제1 웰 및 상기 기판의 기생 베이스 저항 - 상기 기생 베이스 저항은 상기 탭 웰에 의해 상기 기준 전압 공급 단자에 결합된 제1 단부 및 상기 기생 BJT의 상기 베이스에 결합된 제2 단부를 가짐 -
    을 더 포함하고,
    상기 기생 BJT는 상기 기생 BJT의 베이스-이미터 전압이 상기 IO 패드에 인가된 ESD 전압으로부터 임계 전압 이상인 것에 응답하여 턴온되어 상기 ESD 전압을 상기 기생 BJT를 통해 상기 기준 전압 공급 단자로 방전시키도록 구성된 것인, 스냅백 ESD 보호 회로.
  5. 제2항에 있어서,
    상기 게이트 영역은 상기 소스 영역, 상기 탭 웰 및 상기 기준 전압 공급 단자에 결합되는 것인, 스냅백 ESD 보호 회로.
  6. 제1항에 있어서,
    상기 제1 웰은 상기 제1 방향으로 제1 폭을 가지며,
    상기 제2 웰은 상기 제1 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은 것인, 스냅백 ESD 보호 회로.
  7. 제6항에 있어서,
    상기 제1 웰에 매립된 제3 웰을 더 포함하고, 상기 제3 웰은 상기 제2 도펀트 유형을 가지며 상기 소스 영역의 일부에 인접한 것인, 스냅백 ESD 보호 회로.
  8. 제1항에 있어서,
    상기 트랜지스터는 드라이버 회로에 대응하고;
    상기 게이트 영역은 상기 드라이버 회로의 게이트에 대응하고;
    상기 드레인 영역은 상기 드라이버 회로의 드레인에 대응하고; 및
    상기 소스 영역은 상기 드라이버 회로의 소스에 대응하는 것인, 스냅백 ESD 보호 회로.
  9. 정전 방전(ESD) 보호 회로로서,
    기판 내의 제1 웰 - 상기 제1 웰은 제1 도펀트 유형을 가짐 -;
    제1 트랜지스터의 드레인 영역 - 상기 드레인 영역은 상기 제1 웰 내에 있고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -;
    상기 제1 트랜지스터의 소스 영역 - 상기 소스 영역은 상기 제1 웰 내에 있고, 상기 제2 도펀트 유형을 가지며, 상기 드레인 영역으로부터 제1 방향으로 이격됨 -;
    상기 제1 트랜지스터의 게이트 영역 - 상기 게이트 영역은 상기 제1 웰 및 상기 기판 위에 있음 -;
    상기 제1 웰에 매립되고 상기 소스 영역의 일부에 인접하고 상기 제2 도펀트 유형을 가지는 제2 웰;
    상기 제1 웰 내에 있고 상기 제1 도펀트 유형을 가지고 상기 소스 영역에 결합되는 탭 웰;
    상기 드레인 영역에 결합된 입력/출력(IO) 패드; 및
    상기 소스 영역 및 상기 탭 웰에 결합된 기준 전압 공급 단자
    를 포함하는, ESD 보호 회로.
  10. 스냅백 정전 방전(ESD) 보호 회로를 제조하는 방법으로서,
    기판 내에 제1 웰을 형성하는 단계 - 상기 제1 웰은 제1 방향으로 연장되고 제1 도펀트 유형을 가짐 -;
    상기 제1 웰 내에 트랜지스터의 드레인 영역을 형성하는 단계 - 상기 드레인 영역은 상기 제1 방향으로 연장되고, 상기 제1 도펀트 유형과 상이한 제2 도펀트 유형을 가짐 -;
    상기 제1 웰 내에 상기 트랜지스터의 소스 영역을 형성하는 단계 - 상기 소스 영역은 상기 제1 방향으로 연장되고, 상기 제2 도펀트 유형을 가지며 상기 제1 방향과 상이한 제2 방향으로 상기 드레인 영역으로부터 이격됨 -;
    상기 제1 웰 내에 제2 웰을 형성하는 단계 - 상기 제2 웰은 상기 제1 방향으로 연장되고 상기 제2 도펀트 유형을 가지며 상기 드레인 영역의 일부에 인접함 -;
    상기 트랜지스터의 게이트 영역을 형성하는 단계 - 상기 게이트 영역은 상기 드레인 영역과 상기 소스 영역 사이에 그리고 상기 제1 웰과 상기 기판 위에 있음 -;
    상기 드레인 영역을 입력/출력(IO) 패드에 결합하는 단계; 및
    상기 소스 영역을 기준 전압 공급 단자에 결합하는 단계
    를 포함하는, 방법.
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