TWI806282B - 積體電路裝置 - Google Patents

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TWI806282B
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路(IC)裝置，包括具有輸入和輸出的至少一延遲電路，以及電性耦接至輸出的輸出連接器。上述延遲電路還包括在輸入和輸出間彼此電性耦接的複數個電晶體。上述多個電晶體用以延遲在輸入處接收到的輸入信號，以產生於輸出的經延遲信號。上述輸出在第一金屬層中。上述輸出連接器包括在第一金屬層中的第一導電圖案，以及在不同於第一金屬層的第二金屬層中的第二導電圖案。上述第二導電圖案電性耦接上述輸出至第一導電圖案。

Description

積體電路裝置
本案是關於一種積體電路裝置，特別是關於一種具有延遲電路的一種積體電路裝置。
積體電路(integrated circuit，IC)裝置包括以IC佈局圖(亦稱為「佈局圖」)表示的一或多個半導體裝置。佈局圖為階層式，並且包括根據半導體裝置的設計規範執行較高階功能的模組。模組通常由單元的組合構建，每一單元表示用以執行特定功能的一或多個半導體結構。具有預先設計的佈局圖的單元(有時亦稱為標準單元)存儲在標準單元庫(為簡化起見，以下稱為「庫」或「單元庫」)中，且可由各種工具(諸如電子設計自動化(electronic design automation，EDA)工具)進行存取，以產生、優化及驗證IC設計。
本案的一個實施例是關於一種積體電路裝置，包括至少一延遲電路以及輸出連接器。上述至少一延遲電路包括輸入和輸出，以及多個電晶體，上述多個電晶體在上述的輸入和輸出間彼此電性耦接，上述多個電晶體用以延遲 於輸入接收到的輸入信號，以產生於上述輸出的經延遲信號。上述輸出連接器電性耦接到上述輸出，其中上述輸出在第一金屬層中，並且上述輸出連接器包括第一導電圖案以及第二導電圖案。上述第一導電圖案在上述第一金屬層中。上述第二導電圖案在不同於上述第一金屬層的第二金屬層中，上述第二導電圖案電性耦接上述輸出至上述第一導電圖案。
本案的另一實施例是關於一種積體電路裝置，包括第一半導體類型的第一主動區域、第二半導體類型的第二主動區域以及多個閘極電極。上述第一主動區域沿著第一軸不連續地延伸，並且上述第一主動區域包括沿著上述第一軸彼此間隔開的第一部分和第二部分。上述第二半導體類型不同於上述第一半導體類型，其中上述第二主動區域沿著上述第一軸連續地延伸，並且上述第二主動區域沿著橫切上述第一軸的第二軸與上述第一主動區域的第一部分和第二部分以及上述第一主動區域的第一部分和第二部分間的間隔重疊。上述多個閘極電極沿著上述第二軸，並在上述第一主動區域和上述第二主動區域上延伸，其中上述多個閘極電極和上述第一主動區域的第一部分和第二部分被配置為複數個第一類型的電晶體，上述多個閘極電極和上述第二主動區域被配置為複數個第二類型的電晶體，上述第二類型不同於上述第一類型，並且上述多個第一類型的電晶體和上述多個第二類型的電晶體電性耦接成至少一延遲電路，上述至少一延遲電路用以延遲於輸入的輸入信 號，以產生於輸出的經延遲信號。
本案的又一實施例是關於一種積體電路裝置，包括第一半導體類型的第一主動區域、第二半導體類型的第二主動區域以及多個閘極電極。上述第一主動區域沿著第一軸延伸。上述第二半導體類型不同於上述第一半導體類型，上述第二主動區域沿著上述第一軸延伸。上述多個閘極電極沿著橫切上述第一軸的第二軸並在上述第一主動區域和上述第二主動區域上延伸，其中上述多個閘極電極和上述第一主動區域被配置為第一類型的複數個電晶體，上述多個閘極電極和上述第二主動區域被配置為第二類型的複數個電晶體，上述第二類型不同於上述第一類型，上述第一類型的多個電晶體和上述第二類型的多個電晶體電性耦接成至少一延遲電路，上述至少一延遲電路用以延遲於輸入的輸入信號，以產生於輸出的經延遲信號。上述積體電路裝置還包括多個通孔結構，上述多個通孔結構在上述多個閘極電極中的一閘極電極之上，並與上述多個閘極電極中的該閘極電極電性接觸，並且上述多個通孔結構包括不與除上述閘極電極之外的導電元件直接電性接觸的至少一第一通孔結構，上述至少一第一通孔結構在上述第一主動區域和上述第二主動區域中的一者之上。
100:IC裝置
102:巨集
104:區域
200A:電路區域
200B:延遲電路系統
200C:等效電路圖
201:信號路徑
202:處理電路系統
203:延遲電路系統
204,205:信號
206:經延遲信號
210,220:延遲電路
211,221:輸入
212,222:輸出
213,214,215:節點
216,226:輸出連接器
300A,300B,300C:延遲單元
301,302:主動區域
310:延遲電路
311,312,318,319:閘極區域
321,322,323,324:接觸結構
325,326,327:通孔結構
328,329:導軌
331,332,333,334,335,338:導電圖案
336、337:通孔結構
339:省略號
340:邊界
341、342、343、344:邊緣
345,348,352,355,358,365,368:導電圖案
347,353,356,357,367:通孔結構
400:IC裝置
411:閘極電極
416:輸出連接器
421,423:接觸結構
425:通孔結構
428,429:導軌
432,433,434,435,438:導電圖案
436,437:通孔結構
450:基板
451,452:摻雜區域
453:N型井
454,455:閘極介電層
460:互連結構
500A,500B,500C,500D,500E,500F:延遲單元
501,502,503,504:主動區域
510A,510B,510C,510D,510E,510F:延遲電路
511,512,513,514,515,516,517,518,519:閘極區域
521,522,523,524,525,526,527:切割多晶矽區域
531,532,534,536,538:部分
533,535,537,539:中間區域
540:邊界
551,552,553,554:主動區域
600A,600B,600C,600D:延遲單元
625:通孔結構
635:導電圖案
661,662,663,664:通孔結構
700:IC裝置
712:閘極電極
725,727,762:通孔結構
731,735:導電圖案
800A,800B:方法
805,815,825,835,845,855,865:方框
900:EDA系統
902:處理器
904:儲存媒體
906:電腦程式碼
907:標準單元庫
908:匯流排
910:I/O介面
912:網路介面
914:網路
942:使用者介面
1000:IC製造系統
1020:設計室
1022:IC設計佈局圖
1030:遮罩室
1032:資料準備
1044:遮罩製造
1045:遮罩
1050:IC晶圓廠
1052:製造工具
1053:半導體晶圓
1060:IC裝置
D:輸入資料
D1,D2:輸入
Q:輸出資料
Q1,Q2:輸出
FF1,FF2:正反器
CK1,CK2:時脈輸入
clk:時脈信號
Ai:信號
Ci:電容器
Ri:電阻器
P1-P5,N1-N5:電晶體
P3d,P4d,P5d:閘極
Pd4,Pd5:虛設閘極
prBoundary:佈局佈線邊界
CPO:切割多晶矽區域
IV,IV’:曲線
M0:金屬零層
M1:金屬層
MD:接觸結構
OD:主動區域
PO:閘極區域
VDR:導軌
VD,VG:通孔結構
VII,VII’:曲線
VDD,VSS:電源軌
在結合附圖閱讀時，可以從下面的具體實施方式中最佳地理解本案的各方面。應當注意，根據行業的標準做 法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。
第1圖是根據一些實施例的IC裝置的方塊圖。
第2A圖是根據一些實施例的IC裝置的電路區域的示意方塊圖。
第2B圖是根據一些實施例的IC裝置的電路區域的示意電路圖。
第2C圖是根據一些實施例的IC裝置的電路區域的示意等效電路圖。
第3A圖至第3D圖是根據一些實施例的一個或多個IC裝置中的各種延遲單元的佈局圖的示意圖。
第4A圖是根據一些實施例的IC裝置的沿著第3A圖中的曲線IV-IV截取的示意剖面圖。
第4B圖是根據一些實施例的IC裝置的沿著第3A圖中的曲線IV’-IV’截取的示意剖面圖。
第5A圖至第5F圖是根據一些實施例的一個或多個IC裝置中的各種延遲單元的佈局圖的簡化示意圖。
第6A圖至第6D圖是根據一些實施例的一個或多個IC裝置中的各種延遲單元的佈局圖的示意圖。
第7A圖是根據一些實施例的IC裝置的沿著第6A圖中的曲線VII-VII截取的示意剖面圖。
第7B圖是根據一些實施例的IC裝置的沿著第6A圖中的曲線VII’-VII’截取的示意剖面圖。
第8A圖至第8C圖是根據一些實施例的各種方法的流程 圖。
第9圖是根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
第10圖是根據一些實施例的IC裝置製造系統以及與其相關聯的IC製造流程的方塊圖。
下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或實例。下文描述了組件、值、操作、材料、佈置等的具體實例以簡化本案。當然，這些僅僅是實例而不意圖是限制性的。預期其他組件、值、操作、材料、佈置等。例如：在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本案可以在各種實例中重複參考標號及/或字母。上述重複是為了簡單和清楚的目的，並且本身並不表示所討論的各個實施例及/或配置間的關係。
此外，本文中可能使用了空間相關術語(例如：「下方」、「之下」、「低於」、「以上」、「上部」等)，以易於描述圖中所示的一個要素或特徵相對於另外(一個或多個)要素或(一個或多個)特徵的關係。這些空間相關術語意在涵蓋裝置在使用或工作中除了圖中所示朝向之外的不 同朝向。裝置可能以其他方式定向(旋轉90度或處於其他朝向)，並且本文中所用的空間相關描述符同樣可能被相應地解釋。
延遲電路被包括在IC裝置中，用於延遲信號以滿足一個或多個定時及/或操作要求。在根據第一方面的一些實施例中，輸出連接器電性耦接到延遲電路的輸出。作為結果，在至少一實施例中，與輸出連接器相關聯的電阻及/或電容為經延遲信號賦予進一步的延遲。在根據第二方面的一些實施例中，延遲電路包括在N型和P型主動區域之上相應地形成的N型和P型電晶體。N型和P型主動區域中的一者是連續主動區域，而N型和P型主動區域中的另一者是不連續主動區域。作為結果，在至少一實施例中，在不連續主動區域之上的N型或P型電晶體的飽和電流降低，這進而增加了延遲及/或延遲電路/單元效率。在根據第三方面的一些實施例中，至少一通孔結構被佈置在延遲電路中的電晶體的閘極之上，並與延遲電路中的電晶體的閘極電性接觸，但是不與任何其他電路元件電性耦接。至少一通孔結構還在與電晶體相關聯的主動區域之上。作為結果，在至少一實施例中，增加了電晶體的閾值電壓，這進而增加了延遲及/或延遲電路/單元效率。一些實施例包括與第一至第三方面中的多個或全部相對應的特徵。作為結果，在至少一實施例中，可獲得與第一至第三方面中的多個或全部相對應的優點。
第1圖是根據一些實施例的IC裝置100的方塊 圖。
在第1圖中，IC裝置100包括巨集102等。在一些實施例中，巨集102包括下列項中的一者或多者：記憶體、電網、一個或多個單元、反相器、鎖存器、緩衝器、及/或能夠在單元庫中數位地表示的任何其他類型的電路佈置。在一些實施例中，在與模組化程式設計的架構層次結構(其中，子常式/過程由主程式(或其他子常式)調用以執行給定的計算功能)類似的上下文中理解巨集102。在該上下文中，IC裝置100使用巨集102來執行一個或多個給定功能。因此，在該上下文中且在架構層次結構方面，IC裝置100類似於主程式，並且巨集102類似於子常式/過程。在一些實施例中，巨集102是軟巨集。在一些實施例中，巨集102是硬巨集。在一些實施例中，巨集102是用寄存器傳輸級(RTL)以數位代碼的方式描述軟巨集。在一些實施例中，尚未對巨集102執行合成、放置和佈線，使得軟巨集可以被合成、被放置和被佈線以用於各種處理節點。在一些實施例中，巨集102是用二進位制檔案格式(例如：圖形資料庫系統II(GDSII)流格式)藉由數位代碼描述硬巨集，其中二進位制檔案格式展示層次結構形式中的巨集102的一個或多個佈局圖的平面幾何形狀、文本標籤、其他資訊等等。在一些實施例中，已經對巨集102執行了合成、放置和佈線，使得硬巨集特定於特定處理節點。
巨集102包括區域104，上述區域104包括如本文所描述的至少一延遲電路。在一些實施例中，區域104 包括在前端製程(front-end-of-line，FEOL)製造中在其上形成有電路系統的半導體基板。此外，在半導體基板之上及/或下方，區域104包括各種金屬層，這些金屬層在後端製程(back-end-of-line，BEOL)製造中堆疊在絕緣層之上及/或之下。BEOL為包括巨集102和區域104的IC裝置100的電路系統提供佈線。
第2A圖是根據一些實施例的IC裝置的電路區域200A的示意方塊圖。在至少一實施例中，電路區域200A對應於第1圖中的區域104的一部分。
在第2A圖的示例配置中，電路區域200A包括正反器FF1、FF2以及在正反器FF1、FF2間的信號路徑201。信號路徑201包括處理電路系統202和延遲電路系統(delay circuitry)203。正反器FF1包括：輸入D1，電性耦接以接收輸入資料D；輸出Q1，電性耦接到處理電路系統202的輸入；以及時脈輸入CK1，電性耦接以接收時脈信號clk。正反器FF2包括：輸入D2，電性耦接到延遲電路系統203的輸出；輸出Q2；以及時脈輸入CK2，電性耦接以接收時脈信號clk。處理電路系統202的輸出電性耦接到延遲電路系統203的輸入。處理電路系統202中包括的一個或多個電路、邏輯或單元的示例包括但不限於：及閘、或閘、反及閘、反或閘、互斥或閘、反相器、或與非閘(OAI)、多工器(MUX)、正反器、緩衝器、鎖存器、延遲、時脈、記憶體等等。本文描述了延遲電路系統203的示例。用於處理電路系統及/或延遲電路系統的其他 配置在各種實施例的範圍內。
正反器FF1被配置為與時脈信號clk中的時脈脈衝的有效時脈邊緣(例如：上升沿或下降沿)同步，來鎖存接收到的輸入資料D，並且將經鎖存的輸入資料D作為信號204輸出到處理電路系統202。處理電路系統202用以對經鎖存的輸入資料D(輸入資料D來自正反器FF1接收到的信號204中)執行資料處理，例如：一個或多個邏輯運算，並且在信號205中將經處理的資料輸出到延遲電路系統203。延遲電路系統203用以向信號205添加時間延遲，並且將經延遲信號206輸出到正反器FF2。正反器FF2被配置為與時脈信號clk中的有效時脈邊緣同步，來鎖存接收到的經延遲信號206中的經處理之資料，並且將經鎖存的經處理之資料作為輸出資料Q，輸出到IC裝置中的其他電路系統或IC裝置之外的外部電路系統。
在某些情況下，為了使正反器FF2穩定運行，輸入D2處的信號被要求在預定時間段內保持穩定，例如：在高準位和低準位間不發生變化，其中上述預定時間段是在時脈信號clk的有效時脈邊緣附近的預定時間段。這樣的預定時間段包括建立時間和保持時間。建立時間是輸入D2處的信號在有效時脈邊緣之前保持穩定所需的最小預定時間。保持時間是輸入D2處的信號在有效時脈邊緣之後保持穩定所需的最小預定時間。在IC設計階段，對電性耦接在正反器FF1、FF2間的處理電路系統202執行定時分析。如果定時分析指示在正反器FF2處違反保持時間， 則在至少一實施例中，一種校正這類定時誤差的方法是在處理電路系統202和正反器FF2間插入延遲電路系統203。在一些實施例中，延遲電路系統203包括一個或多個延遲單元，每個延遲單元包括一個或多個延遲電路(delay circuit)。延遲電路系統203添加到信號205的時間延遲是可通過延遲電路系統203中的延遲單元或延遲電路的配置及/或數量來選擇或調節的。用於延遲單元或延遲電路的其他應用在各種實施例的範圍內。
第2B圖是根據一些實施例的在IC裝置的電路區域中的延遲電路系統200B的示意電路圖。在至少一實施例中，延遲電路系統200B對應於第2A圖中的延遲電路系統203。
在第2B圖的示例配置中，延遲電路系統200B包括串聯電性耦接的延遲電路210、220，使得延遲電路210的時間延遲被添加到延遲電路220的時間延遲，產生用於校正一種或多種情況下的定時錯誤所需的更大時間延遲。延遲電路系統200B中的延遲電路的數量不限於兩個。例如：在至少一實施例中，延遲電路系統200B中的一個延遲電路210或220足以提供所需時間延遲。在一個或多個實施例中，延遲電路系統200B包括多於兩個延遲電路以獲得更大所需時間延遲。延遲電路系統200B中的延遲電路是串聯電性耦接的，其中先前延遲電路的輸出被電性耦接至後續延遲電路的輸入，如延遲電路210、220所示。
延遲電路210包括輸入211、輸出212、以及複 數個電晶體P1、P2、N1、N2，上述多個電晶體P1、P2、N1、N2電性耦接在一起來延遲在輸入211處接收到的輸入信號Ai，以產生輸出212處的經延遲信號Ai+1。延遲電路210中的電晶體的示例包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、P型金屬氧化物半導體(PMOS)、N型金屬氧化物半導體(NMOS)、雙極性電晶體(BJT)、高壓電晶體、高頻電晶體、P型及/或N型場效應電晶體(PFET/NFET)、鰭式場效電晶體(FinFET)、具有升高的源極/汲極的平面金屬氧化物半導體電晶體、奈米片場效應電晶體、奈米線場效應電晶體等。在第2B圖的示例配置中，延遲電路210包括PMOS電晶體P1、P2以及NMOS電晶體N1、N2。在一些實施例中，PMOS電晶體被稱為第一或第二類型的電晶體，並且NMOS電晶體被稱為第二或第一類型的電晶體。
所有電晶體P1、P2、N1、N2的閘極電性耦接到輸入211，以接收信號Ai。為了簡單起見，省略了電晶體P2、N2的閘極與輸入211間的內部連接。電晶體P1和N1串聯電性耦接在第一電源電壓(例如：VDD)的第一節點213和第二電源電壓(例如：VSS)的第二節點214間。為了簡單起見，將第一節點213以及具有第一電源電壓的相應節點或電源軌稱為「VDD」，並且將第二節點214以及具有第二電源電壓的相應節點或電源軌稱為「VSS」。電晶體P1的源極/汲極和電晶體N1的源極/汲極電性耦接 到第三節點215，電晶體P1的另一源極/汲極電性耦接到VDD，並且電晶體N1的另一源極/汲極電性耦接到VSS。電晶體P2和N2並聯電性耦接在第三節點215和輸出212間。電晶體P2的源極/汲極和電晶體N2的源極/汲極電性耦接到第三節點215，電晶體P2的另一源極/汲極和電晶體N2的另一源極/汲極電性耦接到輸出212。延遲電路210的所示電路配置是示例。其他延遲電路配置在各種實施例的範圍內。
延遲電路220包括輸入221、輸出222以及複數個電晶體P1、P2、N1、N2，上述多個電晶體P1、P2、N1、N2與延遲電路210中一樣電性耦接在一起。延遲電路220的輸入221經由輸出連接器216電性耦接到延遲電路210的輸出212，以接收延遲電路210輸出的信號Ai+1，輸出222電性耦接到輸出連接器226。上述多個電晶體P1、P2、N1、N2電性耦接在一起在輸入221處接收到的信號Ai+1，以產生在輸出222處的進一步延遲的信號Ai+2。在第2B圖的示例配置中，延遲電路220具有與延遲電路210相同的電路配置。在一些實施例中，延遲電路220具有與延遲電路210的電路配置不同的電路配置。延遲電路210是延遲電路系統200B中的多個延遲電路中的先前延遲電路的示例，並且延遲電路220是延遲電路系統200B中的多個延遲電路中的後續延遲電路的示例。在至少一實施例中，延遲電路系統200B還包括：在延遲電路210之前的一個或多個延遲電路，用於產生輸入 到延遲電路210的信號Ai；及/或在延遲電路220之後的一個或多個延遲電路，用於接收並進一步延遲從延遲電路220輸出的信號Ai+2。
第2C圖是根據一些實施例的延遲電路系統200B的示意等效電路圖200C。
在等效電路圖200C中，每個延遲電路210、220由相應反相器符號示意性表示，並且每個輸出連接器216、226由電阻電容(RC)電路表示。在一些實施例中，輸出連接器216包括：在一個或多個金屬層中的一個或多個導電圖案；以及一個或多個通孔結構，將導電圖案彼此電性耦接及/或與相應延遲電路210的輸出電性耦接。輸出連接器216在等效電路圖200C中由電阻器Ri表示，上述電阻器Ri對應於輸出連接器216中的一個或多個導電圖案的電阻(在至少一實施例中，輸出連接器216中的一個或多個通孔結構的電阻可忽略不計)。輸出連接器216在等效電路圖200C中進一步由電容器Ci表示，上述電容器Ci對應於由輸出連接器216中的一個或多個導電圖案與IC裝置中的其他相鄰導電圖案形成的一寄生電容。如第2C圖所示，電阻器Ri電性耦接在延遲電路210的輸出與延遲電路220的輸入間，並且電容器Ci電性耦接在延遲電路220的輸入與接地之間。類似地，輸出連接器226在等效電路圖200C中由相應電阻器Ri+1和電容器Ci+1表示。
如在第2C圖中可以看到的，由於(當輸出連接器 216上的信號在高準位和低準位間變化時)RC電路中的充電/放電循環，由電阻器Ri和電容器Ci的相應RC電路表示的輸出連接器216在延遲電路210的輸出與延遲電路220的輸入間，產生等於Ri×Ci的附加時間延遲。根據一些實施例，通過配置輸出連接器216以增大或減小相應電阻器Ri的電阻及/或電容器Ci的電容，可以改變與輸出連接器216相關聯的附加時間延遲，並且可以改變由延遲電路210和輸出連接器216賦予要輸入到延遲電路220的信號的時間延遲。在一個或多個實施例中，與延遲電路220的輸出處的輸出連接器226相關聯的附加時間延遲可用類似的方式配置。
第3A圖是根據一些實施例的IC裝置中的延遲單元300A的佈局圖的示意圖。在至少一實施例中，延遲單元300A對應於延遲電路系統200B，或者在延遲電路系統200B包括多個延遲單元的情況下對應於延遲電路系統200B的一部分。第2B圖和第3A圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元300A的佈局圖作為標準單元，儲存在非暫態電腦可讀取媒體上的標準單元庫中。
如第3A圖所示，延遲單元300A包括複數個主動區域301、302。主動區域有時被稱為氧化物劃界(OD)區域或源極/汲極區域，並且在附圖中用標籤「OD」示意性地示出。在至少一實施例中，主動區域301、302在基板的正面之上，如上文所述。主動區域301、302沿著第 一軸(例如：X軸)伸長。主動區域301、302包括P型摻雜劑及/或N型摻雜劑以形成一個或多個電路元件或裝置。電路元件的實例包括但不限於電晶體和二極體。電晶體的實例包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、P型金屬氧化物半導體(PMOS)、N型金屬氧化物半導體(NMOS)、雙極性電晶體(BJT)、高壓電晶體、高頻電晶體、P型及/或N型場效應電晶體(PFET/NFET)、鰭式場效電晶體(FinFET)、具有升高的源極/汲極的平面金屬氧化物半導體電晶體、奈米片場效應電晶體、奈米線場效應電晶體等。配置為形成一個或多個PMOS裝置的主動區域有時被稱為「PMOS主動區域」，而配置為形成一個或多個NMOS裝置的主動區域有時被稱為「NMOS主動區域」。在第3A圖繪示的示例配置中，主動區域301包括PMOS主動區域，並且主動區域302包括NMOS主動區域。其他配置在各種實施例的範圍內。在一些實施例中，PMOS主動區域被稱為第一或第二半導體類型的主動區域，並且NMOS主動區域被稱為第二或第一半導體類型的主動區域。
延遲單元300A還包括在主動區域301、302之上的複數個閘極區域311、312、318、319。閘極區域311、312、318、319沿著第二軸(例如：Y軸，上述Y軸垂直於X軸)伸長。閘極區域311、312、318、319在第3A圖中沿著X軸以CPP(接觸的多晶矽間距)指定的 規則間距佈置。CPP是兩個直接相鄰的閘極區域間沿X軸的中心到中心之距離。在兩個閘極區域之間沒有其他閘極區域的情況下，上述的兩個閘極被認為是直接相鄰的。閘極區域311、312、318、319包括導電材料，例如多晶矽，其有時被稱為「poly」。閘極區域311、312、318、319在附圖中用標籤「PO」示意性地示出。用於閘極區域的其他導電材料，例如金屬，在各種實施例的範圍內。在第3A圖的示例配置中，閘極區域311、312是功能性閘極區域，閘極區域311、312與主動區域301、302一起配置為如本文所述複數個電晶體。在一些實施例中，閘極區域318、319是非功能性或虛設閘極區域。虛設閘極區域不被配置為與下面的主動區域一起形成電晶體，及/或由虛設閘極區域與下面的主動區域一起形成的一個或多個電晶體不電性耦接到延遲單元300A及/或包括延遲單元300A的IC裝置中的其他電路系統。在至少一實施例中，非功能性或虛設閘極區域在製造的IC裝置中包括介電材料。
延遲單元300A還包括由閘極區域311、312和主動區域301、302配置的複數個電晶體。例如：電晶體P1、P2由PMOS主動區域301與相應閘極區域311、312一起配置。電晶體N1、N2由NMOS主動區域302與相應閘極區域311、312一起配置。閘極區域311對應於電晶體P1、N1的閘極，並且閘極區域312對應於電晶體P2、N2的閘極。電晶體P1、P2的源極/汲極對應於主 動區域301在相應閘極區域311、312的相反側上的部分。電晶體N1、N2的源極/汲極對應於主動區域302在相應閘極區域311、312的相反側上的部分。電晶體P1、P2、N1、N2電性耦接到在第3A圖中示意性表示為310的延遲電路(其對應於延遲電路210)。
延遲單元300A還包括接觸結構，上述接觸結構在主動區域301、302中的相應源極/汲極之上，並與主動區域301、302中的相應源極/汲極電性接觸。接觸結構有時被稱為金屬至裝置(metal-to-device)結構，並且在附圖中用標籤「MD」示意性地示出。MD接觸結構包括形成在相應主動區域中的相應源極/汲極之上的導電材料，用於限定從形成在主動區域中的一個或多個裝置到IC的其他內部電路系統或外部電路系統的電性連接。在第3A圖的示例配置中，接觸結構321、322、323在主動區域301之上，與電晶體P1、P2的相應源極/汲極電性接觸，並且沿著X軸與閘極區域318、311、312交替佈置。直接相鄰的接觸結構間的間距(即沿著X軸的中心到中心距離)與直接相鄰的閘極區域間的間距CPP相同。接觸結構324、322、323在主動區域302之上，與電晶體N1、N2的相應源極/汲極電性接觸，並且沿著X軸與閘極區域318、311、312交替佈置。接觸結構321、324沿著Y軸對準，並且各自與相應主動區域(即主動區域301、302中的任一者)電性接觸。接觸結構322、323沿著Y軸連續地延伸以與複數個主動區域電性接觸，即與主動區域301、302 兩者電性接觸。與複數個主動區域電性接觸的接觸結構322、323在本文中被稱為延伸的接觸結構(extended contact structure)。接觸結構的示例導電材料包括金屬。其他配置在各種實施例的範圍內。在第3A圖的示例配置中，接觸結構321對應於電性耦接到VDD的電晶體P1之源極/汲極，接觸結構324對應於電性耦接到VSS的電晶體N1之源極/汲極，接觸結構322對應於節點215，並且接觸結構323對應於電晶體P2、N2的源極/汲極，上述電晶體P2、N2的源極/汲極將要電性耦接到延遲電路310的輸出。電晶體P1、P2、N1、N2的閘極將電性耦接到延遲電路310的輸入。
延遲單元300A還包括通孔結構，上述通孔結構在相應閘極區域或接觸結構之上，並與相應閘極區域或接觸結構電性接觸。在接觸結構之上並與接觸結構電性接觸的通孔結構有時稱為通孔至裝置(VD)。在閘極區域之上並與閘極區域電性接觸的通孔結構有時稱為通孔至閘極(VG)。VD和VG通孔結構在附圖中用標籤「VD/VG」示意性地示出。在第3A圖的示例配置中，VD通孔結構325在接觸結構323之上並與接觸結構323電性接觸。VG通孔結構326、327在相應閘極區域311、312之上並與相應閘極區域311、312電性接觸。VD和VG通孔結構的示例材料包括金屬。其他配置在各種實施例的範圍內。
延遲單元300A還包括VD導軌328、329，VD 導軌328、329類似于VD通孔結構，被配置為在MD接觸結構之上並與MD接觸結構電性接觸。VD導軌328在接觸結構321之上並與接觸結構321電性接觸，用於將接觸結構321電性耦接至VDD，如上文所述。VD導軌329在接觸結構324之上並與接觸結構324電性接觸，用於將接觸結構324電性耦接至VSS，如上文所述。在至少一實施例中，VD導軌328、329飛越閘極區域311、312但不與閘極區域311、312電性接觸，例如：如第4B圖所示。VD導軌在附圖中用標籤「VDR」示意性地示出。VD導軌和VD通孔結構間的差異在於VD導軌和VD通孔結構在X-Y平面中的不同形狀。在一些實施例中，VD通孔結構具有正方形或接近正方形的形狀，其中長寬比在1：1和2：1間，而VD導軌具有細長形狀，其中長寬比大於2：1。在第3A圖的示例配置中，VD導軌328、329在延遲單元300A的整個長度之上沿著X軸延伸。在至少一實施例中，一個或多個VD導軌328、329被省略，及/或由用於將相應接觸結構321、324相應地電性耦接到VDD、VSS的VD通孔結構來替代。
在一些實施例中，延遲單元300A包括一個或多個背面通孔結構(未示出)作為VD導軌328、329的替代，例如：用於將與接觸結構321、324對應的源極/汲極相應地電性耦接到VDD、VSS。背面通孔結構是穿透通孔結構，被配置為從包括延遲單元300A的IC裝置的基板的背面延伸穿過基板。這樣的背面通孔結構被配置為與相應主動 區域中的相應源極/汲極的背面電性接觸。背面通孔結構用以電性耦接相應源極/汲極與背面金屬零(BM0)層中的相應導電圖案，如本文所述。背面通孔結構的示例材料包括金屬。其他配置在各種實施例的範圍內。
延遲單元300A還包括複數個金屬層和通孔層，依照順序且交替地佈置在VD、VG通孔結構和VD導軌之上。最下金屬層是M0(金屬零)層，上述M0(金屬零)層緊鄰在VD、VG通孔結構和VD導軌之上，並與VD、VG通孔結構和VD導軌電性接觸，緊鄰在M0層之上的下一個金屬層是M1層，緊鄰在M1層之上的下一個金屬層是M2層等等。通孔層VIAn被佈置在Mn層和Mn+1層間並且與Mn層和Mn+1層電性耦接，其中n是大於或等於零的整數。例如：通孔零(VIA0或V0)層是最下通孔層，通孔零層佈置在M0層和M1層間，並與M0層和M1層電性耦接。其他通孔層是VIA1(或V1)、VIA2(或V2)等。
M0層是在基板的正面上的主動區域301、302之上的最下金屬層，或者是相對於在基板的正面上的主動區域301、302的最接近金屬層，如本文所述。在延遲單元300A中，M0層包括M0導電圖案331、332、333、334、335。M0導電圖案331在VG通孔結構326、327之上並與VG通孔結構326、327電性接觸。M0導電圖案331通過VG通孔結構326、327電性耦接到電晶體P1、P2、N1、N2的閘極，並且配置延遲電路310的輸 入。M0導電圖案332在VD通孔結構325之上並與VD通孔結構325電性接觸。M0導電圖案332通過VD通孔結構325和MD接觸結構323電性耦接到電晶體P2、N2的相應源極/汲極，並且配置為延遲電路310的輸出。M0導電圖案333在VD導軌328之上並與VD導軌328電性接觸。M0導電圖案333通過VD導軌328電性耦接到電晶體P1的相應源極/汲極，並且被配置為VDD電源軌。M0導電圖案334在VD導軌329之上並與VD導軌329電性接觸。M0導電圖案334通過VD導軌329電性耦接到電晶體N1的相應源極/汲極，並且被配置為VSS電源軌。M0導電圖案335是與延遲電路310相關聯的輸出連接器的一部分，如本文所述。在至少一實施例中，M0導電圖案335是後續延遲電路(例如：對應於延遲電路220的延遲電路)的輸入。例如：類似于VG通孔結構326、327的VG通孔結構在M0導電圖案335之下並且與M0導電圖案335電性接觸，用於將M0導電圖案335電性耦接到後續延遲電路中的電晶體的閘極。
延遲單元300A在M0層之上的VIA0層中還包括VIA0通孔結構336、337，VIA0通孔結構336、337在相應M0導電圖案332、335之上，並與相應M0導電圖案332、335電性接觸。在第3A圖的示例配置中，VIA0通孔結構336與VD通孔結構325重疊。其他配置在各種實施例的範圍內。
延遲單元300A在VIA0層之上的M1層中還包 括M1導電圖案338，M1導電圖案338在VIA0通孔結構336、337之上，並與VIA0通孔結構336、337電性接觸。在第3A圖的示例配置中，M1導電圖案338與MD接觸結構323重疊。其他配置在各種實施例的範圍內。
延遲單元300A還包括邊界(或單元邊界)340，邊界340包括邊緣341、342、343、344。邊緣341、342沿X軸伸長，並且邊緣343、344沿Y軸伸長。邊緣341、342、343、344連接在一起以形成閉合邊界340。在本文所示佈局佈線操作(也稱為「自動佈局佈線(APR)」)中，單元被放置在IC佈局圖中在各自邊界處彼此鄰接。邊界340有時被稱為「佈局佈線邊界」，並且在附圖中用標籤「prBoundary」示意性地示出。邊界340的矩形形狀是示例。各種單元的其他邊界形狀在各種實施例的範圍內。在一些實施例中，邊緣341、342與相應VD導軌328、329的中心線及/或相應M0導電圖案333、334的中心線相重合。在一些實施例中，邊緣343、344與虛設或非功能性閘極區域318、319的中心線重合。在邊緣341、342間並沿著Y軸，延遲單元300A包含一個PMOS主動區域(即301)以及一個NMOS主動區域(即302)，並且被認為具有與一個單元高度相對應的高度。如第5A圖至第5F圖所示，沿著Y軸包含兩個PMOS主動區域和兩個NMOS主動區域的另一個單元或電路區域被認為具有與兩個單元高度或雙單元高度相對應的高度。
在至少一實施例中，延遲單元300A包括不止一 個延遲電路。例如：對應於延遲電路220的一個或多個其他延遲電路通過M0導電圖案335串聯電性耦接到延遲電路310的輸出。這樣的一個或多個其他延遲電路在第3A圖中用省略號339示意性地示出。在至少一實施例中，延遲電路310是延遲單元300A中的唯一延遲電路，並且M0導電圖案335被配置為將延遲單元300A與另一電路系統或單元電性耦接。
在延遲單元300A中，M0導電圖案332(其是延遲電路310的輸出)依次通過VIA0通孔結構336、M1導電圖案338、VIA0通孔結構337電性耦接到M0導電圖案335。在一些實施例中，除了VD通孔結構325和VIA0通孔結構336之外，M0導電圖案332不與另一電路元件直接電性接觸。M0導電圖案335、VIA0通孔結構336、337以及M1導電圖案338一起配置為輸出連接器，上述輸出連接器對應於輸出連接器216並且電性耦接到延遲電路310的輸出(即M0導電圖案332)。本文中關於第4A圖描述了IC裝置中的輸出連接器的示例配置。
在延遲單元300A中，M0層是第一金屬層的示例，在上述第一金屬層中具有延遲電路310的輸出(即M0導電圖案332)以及第一導電圖案(例如：M0導電圖案335)。M1層是不同於第一金屬層的第二金屬層的示例，並且在上述第二金屬層中具有第二導電圖案(例如：M1導電圖案338)，上述第二導電圖案將輸出(例如：332)電性耦接到第一導電圖案(例如：335)。雖然在第3A圖的示例配置中， 第一金屬層(例如：M0層)在第二金屬層(例如：M1層)之下，但是第一金屬層在第二金屬層之上的其他配置在各種實施例的範圍內。在至少一實施例中，具有延遲電路的輸出的第一金屬層是IC裝置中的任意金屬層，並且第二金屬層是IC裝置中的任意其他金屬層。
在一些實施例中，因為金屬層(其不同於包括延遲電路(例如：延遲電路310)的輸出(例如：M0導電圖案332)的金屬層)中的其他導電圖案(例如：M1導電圖案338)被包括作為輸出連接器(其電性耦接到延遲電路的輸出)的一部分，所以可能由於上述其他導電圖案而增加輸出連接器的電阻及/或電容。作為結果，輸出連接器可獲得附加進一步時間延遲，如第2C圖所示。在至少一實施例中，這樣的附加時間延遲被添加到由延遲電路310提供的時間延遲，並且使得有可能減少(需要提供所需時間延遲以滿足時序要求)延遲單元中的延遲電路的數量、或延遲電路系統(例如：延遲電路系統203)中的延遲單元的數量。因此，在至少一實施例中，減小了延遲電路系統所需的晶片(或晶圓)面積，這進而增加了延遲單元效率(例如：時間延遲與延遲單元面積之比)。
此外，在一些實施例中，因為如本文所述M1導電圖案338與MD接觸結構323重疊，所以M1導電圖案338的添加不會增加延遲單元300A的尺寸，特別是沿著X軸的尺寸。作為結果，在至少一實施例中，可在不增加延遲單元面積的情況下獲得更大時間延遲。根據一些實施 例所示的一個或多個優點是對下列其他方法的改進，這些其他方法不包括諸如M1導電圖案338的其他導電圖案，並且直接使用輸出或M0導電圖案332用於電性連接到後續延遲電路。
第3B圖是根據一些實施例的IC裝置中的延遲單元300B的佈局圖的示意圖。在至少一實施例中，延遲單元300B對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第3A圖和第3B圖中的相應元件用相同的附圖標記表示。為了簡單起見，在第3B圖中省略了與延遲單元300A的邊界340相似的延遲單元300B的單元邊界。在至少一實施例中，將延遲單元300B的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元300B在輸出連接器(其電性耦接到延遲電路310的輸出)的配置方面不同於延遲單元300A。具體而言，延遲單元300B中的輸出連接器包括比延遲單元300A中的相應M1導電圖案338更短的M1導電圖案348。延遲單元300B中的輸出連接器還包括與延遲單元300A中的VIA0通孔結構337和M0導電圖案335相對應的VIA0通孔結構347和M0導電圖案345。雖然延遲單元300A中的VIA0通孔結構337和M0導電圖案335佈置在主動區域301之上，但是由於較短的M1導電圖案348，延遲單元300B中的相應VIA0通孔結構347和 M0導電圖案345佈置在主動區域301、302間的間隔或中間區域之上。在第3B圖的示例配置中，M0導電圖案331(其是延遲電路310的輸入)沿著X軸與要電性耦接到後續延遲電路的輸入的M0導電圖案345對準。其他配置在各種實施例的範圍內。
在一些實施例中，較短的M1導電圖案348向延遲單元300B中的輸出連接器提供比在延遲單元300A中更小的電阻及/或電容。作為結果，延遲單元300B中的輸出連接器提供比延遲單元300A中的輸出連接器更小的附加時間延遲。然而，在至少一實施例中，在延遲單元300B中可實現本文中延遲單元300A例示的一個或多個優點。
在至少一實施例中，可以通過從一個輸出連接器配置(例如：在延遲單元300A或300B中)切換到另一輸出連接器配置(例如：在延遲單元300B或300A中)，來調整與輸出連接器相關聯的附加時間延遲。在一個或多個實施例中，上述時間延遲可調整性或可定制性是另一優點。
第3C圖是根據一些實施例的IC裝置中的延遲單元300C的佈局圖的示意圖。在至少一實施例中，延遲單元300C對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第3A圖和第3C圖中的相應元件用相同的附圖標記表示。為了簡單起見，在第3C圖中省略了與延遲單元300A的邊界340相似的延遲單元300C的單元邊界。在至少一實施例中，將延遲單元300C的佈局圖作 為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元300C包括VD0通孔結構353、M0導電圖案352、VIA0通孔結構356、M1導電圖案358、VIA0通孔結構357以及M0導電圖案355(它們對應於延遲單元300A中的VD通孔結構325、M0導電圖案332、VIA0通孔結構336、M1導電圖案338、VIA0通孔結構337以及M0導電圖案335)。在延遲單元300C中，M0導電圖案352是延遲電路310的輸出並且在主動區域301之上。這不同於延遲單元300A，在延遲單元300A中，延遲電路310的輸出是在主動區域302之上的M0導電圖案332。此外，在延遲單元300C中，M0導電圖案355將電性耦接到後續延遲電路的輸入，且M0導電圖案355在主動區域302之上。這不同於延遲單元300A，在延遲單元300A中，相應M0導電圖案335在主動區域301之上。在至少一實施例中，在延遲單元300C中可獲得本文延遲單元300A及/或延遲單元300B所示一個或多個優點。
第3D圖是根據一些實施例的IC裝置中的延遲單元300D的佈局圖的示意圖。在至少一實施例中，延遲單元300D對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第3C圖和第3D圖中的相應元件用相同的附圖標記表示。為了簡單起見，在第3D圖中省略了 與延遲單元300A的邊界340相似的延遲單元300D的單元邊界。在至少一實施例中，將延遲單元300D的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元300D在輸出連接器(其電性耦接到延遲電路310的輸出)的配置方面不同於延遲單元300C。具體而言，延遲單元300D中的輸出連接器包括比延遲單元300C中的相應M1導電圖案358更短的M1導電圖案368。延遲單元300D中的輸出連接器還包括與延遲單元300C中的VIA0通孔結構357和M0導電圖案355相對應的VIA0通孔結構367和M0導電圖案365。雖然延遲單元300C中的VIA0通孔結構357和M0導電圖案355佈置在主動區域302之上，但是由於較短的M1導電圖案368，延遲單元300D中的相應VIA0通孔結構367和M0導電圖案365佈置在主動區域301、302間的間隔或中間區域之上。在至少一實施例中，在延遲單元300D中可獲得本文延遲單元300A及/或延遲單元300B及/或延遲單元300C所示一個或多個優點。
第4A圖是根據一些實施例的IC裝置400的沿著第3A圖中的曲線IV-IV截取的示意剖面圖。
IC裝置400包括與第3A圖描述的延遲單元300A相對應的電路區域。具有第3A圖中的相應組件的第4A圖中的組件由第3A圖中的附圖標記增加100表示。例如：IC裝置400包括：MD接觸結構423；VD通孔結 構425；VD導軌428、429；M0導電圖案432、433、434、435；VIA0通孔結構436、437；以及M1導電圖案438(它們對應於延遲單元300A中的MD接觸結構323；VD通孔結構325；VD導軌328、329；M0導電圖案332、333、334、335；VIA0通孔結構336、338；以及M1導電圖案338)。
如第4A圖中所示，IC裝置400包括基板450，在基板450之上形成與延遲單元300A相對應的電路區域。基板450具有沿著Z軸的厚度方向。將P型和N型摻雜劑添加到基板450中，以相應地形成與主動區域301、302相對應的P摻雜區域451和N摻雜區域452，並且還形成具有P摻雜區域451的N型井453。在一些實施例中，在相鄰的P井/P摻雜區域和N型井/N摻雜區域間形成隔離結構。為了簡單起見，第4A圖中省略了隔離結構。P摻雜區域451限定與電晶體P2相對應的電晶體的源極/汲極。N摻雜區域452限定與電晶體N2相對應的電晶體的源極/汲極。
IC裝置400還包括接觸結構，用於將電晶體的源極/汲極電性耦接在一起、及/或電性耦接到IC裝置400的電路系統中的其他電路元件。例如：MD接觸結構423在P摻雜區域451和N摻雜區域452之上，並與P摻雜區域451和N摻雜區域452電性接觸。
IC裝置400還包括VD、VG通孔結構和VD導軌，他們在相應MD接觸結構及/或閘極區域之上，並與相 應MD接觸結構及/或閘極區域電性接觸。例如：VD通孔結構425在MD接觸結構423之上並與MD接觸結構423電性接觸。
IC裝置400還包括互連結構460，互連結構460在VD、VG通孔結構和VD導軌之上。互連結構460包括在基板450的厚度方向上(即沿著Z軸)交替佈置的複數個金屬層M0、M1、...和複數個通孔層V0、V1、...。互連結構460還包括各種層間介電(ILD)層(未示出)，在上述各種ILD層中嵌入有金屬層和通孔層。互連結構460的金屬層和通孔層用以將IC裝置400的各種元件或電路彼此電性耦接，並且與外部電路系統電性耦接。為了簡單起見，在第4A圖中省略了M1層之上的金屬層和通孔層。M0層包括M0導電圖案432、444、434，相應地在VD通孔結構425和VD導軌428、429之上，並與VD通孔結構425和VD導軌428、429電性接觸。M0層還包括M0導電圖案435。VIA0層包括VIA0通孔結構436、437，相應地在M0層中的M0導電圖案432、435之上，並與M0層中的M0導電圖案432、435電性接觸。M1層包括M1導電圖案438，相應地在VIA0通孔結構436、437之上並與VIA0通孔結構436、437電性接觸。在至少一實施例中，IC裝置400還包括：如本文所述一個或多個背面通孔結構(未示出)；與背面通孔結構電性接觸的BM0層(未示出)；及/或在BM0層之下的一個或多個其他通孔層、介電層和金屬層(未示出)，用於在IC裝置400 的電路元件間形成互連，及/或形成與外部電路系統的電性連接。來自BM0層及以下的通孔層和金屬層有時被稱為背面通孔層和背面金屬層。
在IC裝置400中，M0導電圖案432是與IC裝置400中的延遲電路310相對應的延遲電路的輸出。M0導電圖案435用以電性耦接於後續延遲電路的輸入。VIA0通孔結構436、437，M1導電圖案438和M0導電圖案435一起配置為輸出連接器416，上述輸出連接器416對應於第2B圖至第2C圖中的輸出連接器216及/或第3A圖所描述的輸出連接器。
第4B圖是根據一些實施例的IC裝置400的沿著第3A圖中的曲線IV’-IV’截取的示意剖面圖。具有第3A圖中的相應組件的第4B圖中的組件由第3A圖中的附圖標記增加100表示。例如：在第4B圖中，IC裝置400還包括閘極電極411、MD接觸結構421(它們對應於延遲單元300A中的閘極區域311和MD接觸結構321)。
如第4B圖所示，IC裝置400還包括閘極堆疊，上述閘極堆疊包括閘極介電層454、455和閘極電極411。在至少一實施例中，閘極介電層代替複數個閘極介電層454、455。一個或多個閘極介電層的示例材料包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)等。閘極電極411的示例材料包括多晶矽、金屬等。如第4B圖所示，VD導軌428跨越閘極電極411但不與閘極電極411電性接觸。在至少一實施例中，在IC裝置400中可實現本文中第3A圖描 述的一個或多個優點。
第5A圖是根據一些實施例的IC裝置中的延遲單元500A的佈局圖的簡化示意圖。在至少一實施例中，延遲單元500A對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第2B圖和第5A圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元500A的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
如第5A圖中所示，延遲單元500A包括複數個主動區域501、502、503、504，沿著X軸延伸。在第5A圖的示例配置中，主動區域501、503是PMOS主動區域，主動區域502、504是NMOS主動區域。其他配置在各種實施例的範圍內。PMOS主動區域501、503沿著Y軸彼此相鄰，並且形成在共同的N型井中。在至少一實施例中，主動區域501、502對應於第3A圖描述的主動區域301、302。
延遲單元500A還包括複數個閘極區域，沿著Y軸在主動區域501-504之上延伸。為了簡單起見，在第5A圖中，沒有針對延遲單元500A中的所有閘極區域示出或提供參考標號。延遲單元500A的一些閘極區域被表示為閘極區域511-519。延遲單元500A的閘極區域沿著X軸以規則的間距CPP來佈置，如本文所述。在第5A圖的示例配置中，閘極區域511、512是功能性閘極區域，閘 極區域518、519是虛設閘極區域，並且閘極區域513、514、515、516、517被配置為功能性或虛設閘極區域，如本文所述。
延遲單元500A還包括切割多晶矽遮罩的複數個切割多晶矽區域521-527，上述多個切割多晶矽區域521-527沿著X軸延伸並且指示閘極區域被斷開的區位。切割多晶矽區域521-527在附圖中用標籤「CPO」示意性地示出。例如：切割多晶矽區域523在所有閘極區域上延伸，並且表示每個閘極區域被切割多晶矽區域523分離為在主動區域503、504之上的上部和在主動區域501、502之上的下部。切割多晶矽區域524在閘極區域513-515的下部上延伸，並且表示每個閘極區域513-515的下部被進一步分離為兩個斷開的閘極。例如：閘極區域513的下部被分離為閘極P3d、N3，閘極區域514的下部被分離為閘極P4d、N4，並且閘極區域515的下部被分離為閘極P5d、N5。切割多邊形區域521、527沿著本文所示邊界540的邊緣延伸。
在一些實施例中，延遲單元500A的佈局具有在主動區域503、504之上的上部，其配置類似於在主動區域501、502之上的下部的配置。延遲單元500A在切割多晶矽區域523的縱向中心線上對稱。
延遲單元500A還包括與第3A圖所描述的邊界340相似的邊界(或單元邊界)540。邊界540包括沿著X軸延伸的一對邊緣(為了簡化起見未編號)，並且與切割多 晶矽區域521、527重疊。邊界540包括沿著Y軸延伸的另一對邊緣(為了簡化起見未編號)，並且與虛設閘極區518、519重疊。在至少一實施例中，沿著Y軸延伸的邊緣與虛設閘極區域518、519的中心線相對應地重合。邊界540的矩形形狀是示例。各種單元的其他邊界形狀在各種實施例的範圍內。在沿著X軸延伸的邊緣間，延遲單元500A包含兩個PMOS主動區域(即501、503)和兩個NMOS主動區域(即502、504)，並且被認為具有雙單元高度。
延遲單元500A還包括各種MD接觸結構、VD/VG通孔結構、VD導軌、M0導電圖案、VIA0通孔結構、M1導電圖案、其他通孔和金屬層，它們類似於第3A圖至第3D圖描述的相應特徵。為了簡單起見，第5A圖省略了MD接觸結構以及在MD接觸結構和閘極區域之上的各種特徵。
延遲單元500A與延遲單元300A間的區別在於，雖然延遲單元300A包括都連續沿著X軸的主動區域301、302，但是延遲單元500A包括不連續沿著X軸的一個或多個主動區域。例如：主動區域501沿著X軸不連續地延伸，並且包括至少第一部分531和第二部分532，上述第一部分531和第二部分532沿著X軸彼此間隔開一定間隔或中間區域533。主動區域501的摻雜區域及/或摻雜井未形成在中間區域533中。換句話說，中間區域533沒有被配置為與在中間區域533上延伸的閘極區域一起形成 電晶體。在第5A圖的示例配置中，主動區域501包括斷開部分531、532、534、536、538，沿著X軸與中間區域533、535、537、539交替地佈置。第5A圖中的中間區域的數量是示例，並且延遲單元中的任何自然數量的中間區域在一個或多個實施例的範圍內。例如：在至少一實施例中，延遲單元500A在主動區域501中沿著X軸在延遲單元500A的整個長度之上具有單個中間區域533。
在第5A圖的示例配置中，部分531是主動區域501在延遲單元500A的沿著X軸一端處的端部，在閘極區域518、511的中心線間延伸，並且具有尺寸A。部分538是主動區域501在延遲單元500A的沿著X軸的另一端處的另一端部，在閘極區域517、519的中心線間延伸，並且具有尺寸A。主動區域501在端點部分531、538間的每個部分532、534、536被稱為中間部分，在相應閘極區域的中心線間延伸，並且具有尺寸C。例如：中間部分532在閘極區域512、516的中心線間延伸。每個中間區域533、535、537、539在相應閘極區域的中心線間延伸，並且具有尺寸B。例如：中間區域533在閘極區域513、515的中心線間延伸。
在第5A圖的示例配置中，端點部分531、538具有相同的尺寸A，中間區域533、535、537、539具有相同的尺寸B，並且中間部分532、534、536具有相同的尺寸C，其中A>C>B。在示例中，A≧9CPP，B ≧2CPP，並且C≦9CPP。端點部分531、538具有比中間部分532、534、536更大的尺寸的原因是，在一些實施例中，當延遲單元500A被放置為與其他單元鄰接時，端點部分531、538被配置為與其他單元匹配。然而，其他配置在各種實施例的範圍內。例如：在一些實施例中，端點部分531、538具有不同的尺寸，及/或中間區域533、535、537、539中的一者或多者具有與其他中間區域不同的尺寸，及/或中間部分532、534、536中的一者或多者具有與其他中間部分532、534、536不同的尺寸。在一個或多個實施例中，不一定觀察到所示關係A>C>B。在至少一實施例中，A≧1CPP，B≧1CPP，並且C≧1CPP。在一個或多個實施例中，主動區域503是類似於主動區域501的不連續主動區域。
主動區域502是沿著X軸連續延伸的連續主動區域。沿著Y軸，主動區域502與主動區域501的斷開部分531、532、534、536、538以及這些斷開部分間的中間區域533、535、537、539重疊。在一個或多個實施例中，主動區域504是類似於主動區域502的連續主動區域。
延遲單元500A還包括由所示閘極區域和主動區域配置的複數個電晶體。此外，複數個電晶體電性耦接到一個或多個延遲電路中。例如：閘極區域511在主動區域501、502之上的下部配置為相應電晶體P1、N1的閘極P1、N1。為了簡單起見，閘極和相應電晶體由相同的附圖 標記指代。閘極區域512在主動區域501、502之上的下部配置為相應電晶體P2、N2的閘極P2、N2。在一些實施例中，延遲單元500A中的電晶體P1、P2、N1、N2對應於第2B圖和第3A圖至第3D圖描述的電晶體P1、P2、N1、N2。主動區域502之上的閘極N3、N4、N5配置為相應電晶體N3、N4、N5，它們是NMOS電晶體。閘極P3d、P4d、P5d在中間區域533之上，其未配置為形成電晶體。作為結果，中間區域533之上的閘極P3d、P4d、P5d沒有形成電晶體。閘極P3d、P4d、P5d有時被稱為虛設閘極。
電晶體P1-P2和N1-N5通過各種MD接觸結構、VD/VG通孔結構、VD導軌、M0導電圖案、VIA0通孔結構及/或M1導電圖案電性耦接到延遲電路，它們類似於第3A圖至第3D圖中一者或多者所示的那些特徵，但是為了簡單起見在第5A圖中未示出。在第5A圖的示例配置中，電晶體P1-P2和N1-N5電性耦接到延遲電路510A中，上述延遲電路510A類似於延遲電路210，其中增加了與電晶體N1串聯電性耦接的電晶體N3-N5。在一些實施例中，延遲單元500A包括輸出連接器，上述輸出連接器如第3A圖至第3D圖中的一者或多者所示，並且電性耦接到延遲電路510A的輸出。在一個或多個實施例中，省略了這類輸出連接器，例如：延遲電路510A的輸出和後續延遲電路的輸入由金屬層中的相同導電圖案配置。
在一個或多個實施例中，延遲單元500A還包括 在延遲電路510A之前的一個或多個延遲電路及/或在延遲電路510A之後的一個或多個延遲電路。例如：在主動區域501的部分531和主動區域502的相應部分之上的一個或多個閘極區域配置為其他電晶體，這些電晶體電性耦接到在延遲電路510A之前的一個或多個延遲電路中。對於另一示例，在主動區域501的部分532、534、536、538中的至少一部分和主動區域502的相應部分之上的一個或多個閘極區域配置為其他電晶體，這些電晶體電性耦接到在延遲電路510A之後一個或多個延遲電路中。形成在延遲單元500A中的主動區域501、502之上的延遲電路串聯電性耦接，以將延遲電路的時間延遲相加，從而獲得滿足時序要求的所需時間延遲。在至少一實施例中，一個或多個延遲電路被配置在主動區域503、504之上及/或以類似於針對主動區域501、502所示方式電性耦接。
如本文所述，延遲電路510A形成在不連續的主動區域501之上。在一些情況下，取決於一個或多個因素(例如：摻雜劑類型(N型或P型)及/或用於主動區域形成的技術)，較長的連續主動區域可能會經受高應力，這可能會影響IC裝置的性能。通過將主動區域501配置為不連續的主動區域，減小了主動區域501上的應力。不連續的主動區域還具有降低的洩漏電流，最高降低約20%(例如：洩漏電流從100%減小至約80%)。隨著主動區域501中的應力及/或洩漏電流的減小，主動區域501中的電晶體的閾值電壓增加。作為結果，在至少一實施例中，由延遲電 路510A提供的時間延遲變大，及/或延遲單元效率增加。
此外，因為在延遲單元500A中電晶體N3-N5附加地與電晶體N1串聯電性耦接，所以在一個或多個實施例中由延遲電路510A提供的時間延遲變大及/或延遲單元效率增加(與當延遲電路中不包括電晶體N3-N5時相比)。根據一些實施例的所示一個或多個優點是對下列其他方法的改進，這些其他方法在延遲電路中不包括不連續的主動區域及/或附加的電晶體。在一些實施例中，當第3A圖至第3D圖描述的一個或多個輸出連接器被包括在延遲單元500A中時，在延遲單元500A中附加地可實現第3A圖至第3D圖描述的一個或多個其他優點。
第5B圖是根據一些實施例的IC裝置中的延遲單元500B的佈局圖的簡化示意圖。在至少一實施例中，延遲單元500B對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第5A圖和第5B圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元500B的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元500B類似於延遲單元500A，不同之處在於，閘極N3-N5中的一個閘極被配置為虛設閘極。例如：延遲單元500A中的閘極N5被配置為延遲單元500B中的虛設閘極Nd5。作為結果，對應於延遲電路510A的延遲電路510B不再包括電晶體N5，並且在延遲電路510B 中有兩個附加的電晶體N3、N4串聯電性耦接到電晶體N1。與延遲電路510A相比，延遲電路510B具有較小的時間延遲。然而，在至少一實施例中，與其他方法相比，在延遲單元500B中可實現本文延遲單元500A例示的一個或多個優點。在一個或多個實施例中，代替閘極N5，延遲單元500A中的閘極N3或N4被配置為虛設閘極以獲得延遲單元500B，其中可實現一個或多個類似的優點。
第5C圖是根據一些實施例的IC裝置中的延遲單元500C的佈局圖的簡化示意圖。在至少一實施例中，延遲單元500C對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第5A圖和第5C圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元500C的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元500C類似於延遲單元500A，不同之處在於，閘極N3-N5中的兩個閘極被配置為虛設閘極。例如：延遲單元500A中的閘極N4、N5被配置為延遲單元500C中的虛設閘極Nd4、Nd5。作為結果，對應於延遲電路510A的延遲電路510C不再包括電晶體N4、N5，並且在延遲電路510C中有一個附加的電晶體N3串聯電性耦接到電晶體N1。與延遲電路510B相比，延遲電路510C具有較小的時間延遲。然而，在至少一實施例中，與其他方法相比，在延遲單元500C中可實現本文延遲單元500B 例示的一個或多個優點。在一個或多個實施例中，代替閘極N4和N5，延遲單元500A中的另一對閘極N3和N5、或N3和N4被配置為虛設閘極以獲得延遲單元500C，其中可實現一個或多個類似的優點。
在至少一實施例中，可以通過從一個延遲電路配置(例如：延遲電路510A、510B、510C中的一者)切換到另一延遲電路配置(例如：延遲電路510A，510B，510C中的另一者)，來調整延遲電路的時間延遲。在一個或多個實施例中，上述時間延遲可調整性或可定制性是另一優點。
第5D圖是根據一些實施例的IC裝置中的延遲單元500D的佈局圖的簡化示意圖。在至少一實施例中，延遲單元500D對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第5A圖和第5C圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元500D的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元500D類似於延遲單元500A，不同之處在於，延遲單元500A中的PMOS主動區域和電晶體被延遲單元500D中的NMOS主動區域和電晶體代替，並且延遲單元500A中的NMOS主動區域和電晶體被延遲單元500D中的PMOS主動區域和電晶體代替。例如：延遲單元500D包括與延遲單元500A的PMOS主動區域501、 503相對應的NMOS主動區域551、553。延遲單元500D還包括與延遲單元500A的NMOS主動區域502、504相對應的PMOS主動區域552、554。延遲單元500D的PMOS主動區域552、554形成在分開的N型井中，如第5D圖所示。
延遲單元500D包括與延遲電路510A相對應的延遲電路510D。延遲電路510D包括電性耦接在一起的電晶體P1、P2、N1、N2，如第2B圖所描述。延遲電路510D包括(以與延遲電路510A中的電晶體N1串聯電性耦接的附加電晶體N3-N5相似的方式)與電晶體P1串聯電性耦接的附加電晶體P3-P5。在至少一實施例中，在延遲單元500D中可實現本文延遲單元500A例示的一個或多個優點。
第5E圖是根據一些實施例的IC裝置中的延遲單元500E的佈局圖的簡化示意圖。在至少一實施例中，延遲單元500E對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第5D圖和第5E圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元500E的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元500E類似於延遲單元500D，不同之處在於，閘極P3-P5中的一個閘極被配置為虛設閘極。例如：延遲單元500D中的閘極P5被配置為延遲單元500E中 的虛設閘極Pd5。作為結果，對應於延遲電路510D的延遲電路510E不再包括電晶體P5，並且在延遲電路510E中有兩個附加的電晶體P3、P4串聯電性耦接到電晶體P1。與延遲電路510D相比，延遲電路510E具有較小的時間延遲。然而，在至少一實施例中，與其他方法相比，在延遲單元500E中可實現本文延遲單元500D例示的一個或多個優點。在一個或多個實施例中，代替閘極P5，延遲單元500D中的閘極P3或P4被配置為虛設閘極以獲得延遲單元500E，其中可實現一個或多個類似的優點。
第5F圖是根據一些實施例的IC裝置中的延遲單元500F的佈局圖的簡化示意圖。在至少一實施例中，延遲單元500F對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第5D圖和第5F圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元500F的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元500F類似於延遲單元500D，不同之處在於，閘極P3-P5中的兩個閘極被配置為虛設閘極。例如：延遲單元500D中的閘極P4、P5被配置為延遲單元500F中的虛設閘極Pd4、Pd5。作為結果，對應於延遲電路510D的延遲電路510F不再包括電晶體P4、P5，並且在延遲電路510F中有一個附加的電晶體P3串聯電性耦接到電晶體P1。與延遲電路510E相比，延遲電路510F具有較小 的時間延遲。然而，在至少一實施例中，與其他方法相比，在延遲單元500F中可實現本文延遲單元500E例示的一個或多個優點。在一個或多個實施例中，代替閘極P4和P5，延遲單元500D中的另一對閘極P3和P5、或P3和P4被配置為虛設閘極以獲得延遲單元500F，其中可實現一個或多個類似的優點。
在至少一實施例中，可以通過從一個延遲電路配置(例如：延遲電路510D、510E、510F中的一者)切換到另一延遲電路配置(例如：延遲電路510D、510E、510F中的另一者)，來調整延遲電路的時間延遲。在一個或多個實施例中，上述時間延遲可調整性或可定制性是另一優點。
第6A圖是根據一些實施例的IC裝置中的延遲單元600A的佈局圖的示意圖。在至少一實施例中，延遲單元600A對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第3A圖和第6A圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元600A的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
如第6A圖所示以及第3A圖所示，延遲單元600A包括：第一半導體類型(例如：PMOS)的第一主動區域301，沿著X軸延伸；不同的第二半導體類型(例如：NMOS)的第二主動區域302，也沿著X軸延伸；以及複 數個閘極區域311、312、318、319，沿著橫切X軸的Y軸並在主動區域301、302上延伸。閘極區域311、312與主動區域301、302一起配置為複數個電晶體P1、P2、N1、N2，上述多個電晶體P1、P2、N1、N2電性耦接到延遲電路310中，上述延遲電路310被配置為延遲輸入處的輸入信號Ai，以產生輸出處的經延遲信號Ai+1。延遲電路310中的連接由下列項建立：各種MD接觸結構321、322、323、324；VD導軌328、329；VDD電源軌，其由M0導電圖案333配置；VSS電源軌，其由M0導電圖案334配置；VG通孔結構326、327，其將相應閘極區域311、312電性耦接到由M0導電圖案331配置的輸入；以及VD通孔結構625，其將MD接觸結構323電性耦接到由M0導電圖案635配置的輸出。延遲單元600A具有如第3A圖所描述的邊界340。
延遲單元600A和延遲單元300A間的區別在於，如第3A圖所描述的延遲單元300A的輸出連接器不包括在延遲單元600A中。延遲電路310的輸出由M0導電圖案635配置，在至少一實施例中，M0導電圖案635也是後續延遲電路的輸入。延遲單元600A通過不同的配置實現了增加的時間延遲。
具體而言，除了VG通孔結構326、327(上述VG通孔結構326、327在相應閘極區域311、312之上並與相應閘極區域311、312電性接觸，用於將閘極區域311、312電性耦接到M0導電圖案331)之外，延遲單元 600A還包括如下至少一VG通孔結構(在本文中稱為「虛設VG通路結構」)：上述至少一VG通孔結構也在閘極區域之上並與閘極區域電性接觸，但不與除了閘極電極之外的導電元件直接電性接觸。例如：延遲單元600A還包括在相應閘極區域311、312之上，並與相應閘極區域311、312電性接觸的虛設VG通孔結構661、662。然而，除了相應閘極區域311、312之外，虛設VG通孔結構661、662不電性耦接到任何其他電路元件。在至少一實施例中，虛設VG通孔結構不被配置為將相應閘極區域電性耦接到另一電路元件；相反，虛設VG通孔結構用以改變主動區域(在上述主動區域之上佈置有虛設VG通孔結構)上的應力。在第6A圖的示例配置中，虛設VG通孔結構661、662佈置在主動區域302之上並且改變主動區域302上的應力。作為結果，在至少一實施例中，由主動區域302和閘極區域311、312(在其之上佈置有虛設VG通孔結構661、662)配置的電晶體N1、N2的閾值電壓增加。在一個或多個實施例中，電晶體N1、N2的增加的閾值電壓使得延遲單元600A中的延遲電路310的時間延遲增加。因此，根據一些實施例，在延遲單元600A中可實現與延遲電路的增加的時間延遲相關聯的一個或多個優點。
第6B圖是根據一些實施例的IC裝置中的延遲單元600B的佈局圖的示意圖。在至少一實施例中，延遲單元600B對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系 統200B的一部分。第6A圖和第6B圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元600B的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元600B在虛設VG通孔結構的位置方面與延遲單元600A不同。具體而言，在延遲單元600A中，虛設VG通孔結構661、662被佈置在NMOS主動區域302之上以增加相應NMOS電晶體N1、N2的閾值電壓。在延遲單元600B中，在相應閘極區域311、312之上和PMOS主動區域301之上形成虛設VG通孔結構663、664，以增加相應PMOS電晶體P1、P2的閾值電壓。作為結果，根據一些實施例，延遲單元600B中的延遲電路310的時間延遲增加，並且因此在延遲單元600B中可實現與延遲電路的增加的時間延遲相關聯的一個或多個優點。
第6C圖是根據一些實施例的IC裝置中的延遲單元600C的佈局圖的示意圖。在至少一實施例中，延遲單元600C對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第6A圖至第6B圖和第6C圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元600C的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
延遲單元600C在虛設VG通孔結構的位置方面 與延遲單元600A、600B不同。具體而言，在每個延遲單元600A、600B中，虛設VG通孔結構被佈置在一個主動區域301或302之上。在延遲單元600C中，在主動區域301、302兩者之上形成虛設VG通孔結構661、662、663、664，以增加電晶體P1、P2、N1、N2的閾值電壓。作為結果，根據一些實施例，延遲單元600C中的延遲電路310的時間延遲增加，並且因此在延遲單元600C中可實現與延遲電路的增加的時間延遲相關聯的一個或多個優點。
在第6A圖至第6C圖的示例配置中，一個虛設VG通孔結構被佈置在主動區域之上的閘極區域之上。例如：如第6C圖所示，一個虛設VG通孔結構662被佈置在主動區域302之上的閘極區域312之上。然而，在一些實施例中，複數個虛設VG通孔結構被佈置在主動區域之上的閘極區域之上。例如：除了虛設VG通孔結構662之外，在一個或多個實施例中，延遲電路還包括在主動區域302之上的閘極區域312之上的一個或多個其他虛設VG通孔結構。在至少一實施例中，在主動區域之上的閘極區域之上的增加的數量的虛設VG通孔結構使得相應電晶體的閾值電壓進一步增加，這產生延遲電路或延遲單元的時間延遲的相關聯進一步增加。
在至少一實施例中，可以通過選擇是否佈置虛設VG通孔結構及/或在哪個(即PMOS及/或NMOS)主動區域之上佈置多少虛設VG通孔結構，來調整延遲電路的時 間延遲。在一個或多個實施例中，上述時間延遲可調整性或可定制性是另一優點。
第6D圖是根據一些實施例的ID設備中的延遲單元600D的佈局圖的示意圖。在至少一實施例中，延遲單元600D對應於延遲電路系統200B，或者在延遲電路系統200B包括複數個延遲單元的情況下對應於延遲電路系統200B的一部分。第6C圖和第6D圖中的相應元件用相同的附圖標記表示。在至少一實施例中，將延遲單元600D的佈局圖作為標準單元儲存在非暫態電腦可讀取媒體上的標準單元庫中。
與延遲單元300A相比，延遲單元600D還包括虛設VG通孔結構661、662、663、664。因此，延遲單元600D包括如第3A圖描述的輸出連接器和如關於第6C圖描述的虛設VG通孔結構兩者。其他配置在各種實施例的範圍內。例如：在一些實施例中，一個或多個虛設VG通孔結構被佈置在關於第3A圖至第3D圖、第5A圖至第5F圖描述的一個或多個延遲單元中的一個或多個主動區域之上，以實現本文例示的一個或多個優點。
第7A圖是根據一些實施例的IC裝置700的沿著第6A圖中的曲線VII-VII截取的示意剖面圖。第4A圖和第7A圖中的相應元件用相同的附圖標記表示。
如第7A圖所示以及第4A圖所示，IC裝置700包括基板450，上述基板450具有N摻雜區域452以及在N型井453中的P摻雜區域451。MD接觸結構423 是延伸的接觸結構，上述延伸的接觸結構在P摻雜區域451和N摻雜區域452之上，並與P摻雜區域451和N摻雜區域452電性耦接。MD接觸結構423電性耦接到與第6A圖中的VD通孔結構625相對應的VD通孔結構725。VD通孔結構725還電性耦接到與第6A圖中的延遲電路310的輸出相對應的M0導電圖案735。IC裝置700還包括在如第4A圖例示M0層中的VD導軌428、429和相應的電源軌諸如M0導電圖案433、434。如第4A圖、第7A圖所示，IC裝置700與IC裝置400的不同之處在於，包括IC裝置400的M1導電圖案的輸出連接器不包括在IC裝置700中。
第7B圖是根據一些實施例的IC裝置700的沿著第6A圖中的曲線VII’-VII’截取的示意剖面圖。第4B圖和第7B圖中的相應元件用相同的附圖標記表示。具有第4B圖中的相應元件的第7B圖中的元件由附圖標記表示。
如第7B圖所示，IC裝置700還包括閘極堆疊，上述閘極堆疊包括閘極介電層454、455以及與第6A圖中的閘極區域312相對應的閘極電極712。VD導軌728、729飛越閘極電極712但不與閘極電極712電性接觸。VG通孔結構727對應於第6A圖中的VG通孔結構327，而M0導電圖案731對應於第6A圖中延遲電路310的輸入諸如M0導電圖案331，VG通孔結構727將閘極電極712電性耦接到M0導電圖案731。虛設VG通孔結構762對應於第6A圖中的虛設VG通孔結構662，虛設VG通 孔結構762在閘極電極712之上並與閘極電極712電性接觸。如第7B圖所示，虛設VG通孔結構762不與除了閘極電極712之外的導電元件直接電性接觸。在至少一實施例中，在IC裝置700中可實現本文中第6A圖例示的一個或多個優點。
第8A圖是根據一些實施例的產生佈局圖並且使用上述佈局圖來製造IC裝置的方法800A的流程圖。
根據一些實施例，方法800A可例如使用電子設計自動化系統900(參考以下討論的第9圖)和積體電路(IC)製造系統1000(參考以下討論的第10圖)來實施。方法800A佈局圖的示例包括本文公開的佈局圖等。根據方法800A製造的IC裝置的示例包括IC裝置400、700。在第8A圖中，方法800A包括方框805、815。
在方框805處，產生佈局圖，上述佈局圖除了其他之外，包括表示如第3A圖至第3D圖、第5A圖至第5F圖、第6A圖至第6D圖等描述的一個或多個電路區域、電路系統、電路、或單元的圖案。與由方框805產生的佈局圖相對應的IC裝置的示例包括IC裝置100、400或700。下面第8B圖更詳細地討論方框805。流程從方框805進行到方框815。
在方框815處，基於佈局圖，進行下列項中的至少一項：(A)進行一次或多次光刻曝光；或(B)製造一個或多個半導體遮罩；或(C)製造IC裝置的層中的一個或多個元件。下面第8C圖更詳細地討論方框815。
第8B圖是根據一些實施例的產生佈局圖的方法800B的流程圖。更具體而言，根據一個或多個實施例，第8B圖的流程圖示出了附加方框，上述附加方框展示了可在第8A圖的方框805中實現的過程的一個示例。在第8B圖中，方框805包括方框825、835。
在方框825處，產生或從單元庫中獲取具有至少一延遲電路的至少一單元。例如：產生或從單元庫中獲取與第3A圖至第3D圖、第5A圖至第5F圖、第6A圖至第6D圖描述的一個或多個佈局圖相對應的延遲單元。在至少一實施例中，基於滿足如本文所描述的時序要求及/或各種可定制/可選擇的配置所需的時間延遲，來選擇要獲取或產生的延遲單元。
在方框835處，在佈局圖中將具有至少一延遲電路的至少一單元與另一單元鄰接。在一些實施例中，複數個延遲單元被鄰接放置，以串聯地耦接複數個鄰接延遲單元的延遲電路，從而實現所需的時間延遲。在至少一實施例中，所產生的IC裝置的佈局圖被儲存在非暫態電腦可讀取媒體上。
第8C圖是根據一些實施例的基於佈局圖的製造IC裝置的一個或多個元件的方法800C的流程圖。更具體而言，根據一個或多個實施例，第8C圖的流程圖示出了附加方框，上述附加方框展示了可在第8A圖的方框815中實現的過程的一個示例。在第8C圖中，方框815包括方框845、855、865。
在方框845處，在基板之上形成主動區域和閘極區域以配置為複數個電晶體。在一些實施例中，主動區域、閘極區域及/或電晶體對應於第2B圖至第7B圖例示的主動區域、閘極區域及/或電晶體中的一者或多者。
示例製造過程從基板(例如：第4A圖例示的基板450)開始。在至少一實施例中，基板包括矽、矽鍺(SiGe)、砷化鎵、或其他合適的半導體材料。使用與本文例示佈局圖中的一個或多個主動區域相對應的一個或多個遮罩，在基板中或之上形成主動區域。閘極介電材料層沉積在基板之上。閘極介電材料層的示例材料包括但不限於高k介電層、介面層及/或其組合。在一些實施例中，通過原子層沉積(ALD)或其他合適的技術將閘極介電材料層沉積在基板之上。閘極電極層沉積在閘極介電材料層之上。閘極電極層的示例材料包括但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他合適的導電材料。在一些實施例中，通過化學氣相沉積(CVD)、物理氣相沉積(PVD或濺射)、電鍍、原子層沉積(ALD)及/或其他合適的製程來沉積閘極電極層。然後，使用與本文例示佈局圖中的一個或多個閘極電極相對應的一個或多個遮罩，來執行圖案化製程。作為結果，將閘極介電材料層圖案化為一個或多個閘極介電層，例如閘極介電層454、455，並且將閘極電極層圖案化為一個或多個閘極電極，例如第4B圖例示的閘極電極411。在至少一實施例中，通過沉積和圖案化在每個閘極電極的相反 側上形成間隔件。間隔件的示例材料包括但不限於氮化矽、氮氧化物、碳化矽和其他合適的材料。示例沉積製程包括但不限於等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、次大氣壓化學氣相沉積(SACVD)、原子層沉積(ALD)等。示例圖案化製程包括但不限於濕法蝕刻製程、乾法蝕刻製程或其組合。汲極/源極區域(例如：第4A圖例示的摻雜區域451、452)形成在基板的主動區域中。在至少一實施例中，通過使用閘極電極和間隔件作為遮罩，來形成汲極/源極區域。例如：通過離子注入或擴散製程，來執行汲極/源極區域的形成。取決於裝置或電晶體的類型，汲極/源極區域摻雜有p型摻雜劑(例如硼或氟化硼(BF2))、n型摻雜劑(例如磷或砷)及/或其組合。
在一些實施例中，如第5A圖至第5F圖所示，至少一主動區域被形成為不連續的主動區域。作為結果，在至少一實施例中，可實現與不連續的主動區域相關聯的一個或多個優點，例如：增加的時間延遲及/或增加的延遲單元效率。在一些實施例中，不連續的主動區域的形成被省略。
在方框855處，形成接觸結構、通孔結構和一個或多個金屬層以將電晶體電性耦接到延遲電路。在一些實施例中，延遲電路對應於第2A圖至第2C圖所描述的一個或多個延遲電路，並且將電晶體電性耦接到延遲電路的接觸結構、通孔結構和一個或多個金屬層對應於第3A圖至第7B圖所描述的一個或多個接觸結構、通孔結構和金屬 層。
在示例製造過程中，在其上形成有電晶體的基板之上沉積導電層(例如：金屬)，從而與電晶體的汲極/源極區域進行電性連接。執行平坦化製程以平坦化導電層，從而產生與下面的汲極/源極區域電性接觸的接觸結構(例如：第4A圖、第4B圖所描述的MD接觸結構421、423)。平坦化製程包括例如化學機械拋光(CMP)製程。在其上形成有汲極/源極接觸件的基板之上沉積介電層。蝕刻介電層，並且用導電材料(例如：金屬)填充經蝕刻的部分，以形成一個或多個通孔結構(例如：第4A圖、第7A圖、第7B圖所描述的VD和VG通孔結構425、725、727、762)。在一些實施例中，VD導軌(例如：第4A圖、第4B圖所描述的VD導軌428、429)與VD通孔結構一起形成。執行平坦化製程，包括導電材料(例如：金屬)的M0層被沉積在經平坦化的結構之上，並且被圖案化以形成各種M0導電圖案(例如：第4A圖至第4B圖所描述的M0導電圖案432-435)。在本文的示例配置中，延遲電路的輸出是M0層中的M0導電圖案。然而，延遲電路的輸出在不同於M0層的金屬層中的其他延遲電路配置仍在各種實施例的範圍內。
在一些實施例中，在形成將電晶體電性耦接到延遲電路的VD、VG通孔結構的同時，在一個或多個閘極區域和主動區域之上還形成一個或多個虛設VG通孔結構(例如：如第6A圖至第6D圖所示)，用於改變下面的主動區域上 的應力。作為結果，在至少一實施例中，可實現與虛設VG通孔結構相關聯的一個或多個優點，例如：增加的時間延遲及/或增加的延遲單元效率。在一些實施例中，虛設VG通孔結構的形成被省略。
在方框865處，形成輸出連接器，包括在與包含延遲電路的輸出的金屬層不同的金屬層中的至少一導電圖案。在一些實施例中，輸出連接器包括在M1層中的M1導電圖案，上述M1層不同於在其中佈置有延遲電路的輸出的M0層，例如：如第3A圖至第4B圖所示。輸出連接器包括在不同於M1層的金屬層中的導電圖案的其他延遲電路配置也在各種實施例的範圍內。
在示例製造過程中，介電層設置在經圖案化的M0層之上。上述介電層被蝕刻，且用導電材料(例如：金屬)填充經蝕刻的部分，以在VIA0層中形成一個或多個通孔結構。例如：VIA0層包括第4A圖例示的VIA0通孔結構436、437。然後執行平坦化製程，包括導電材料(例如：金屬)的M1層沉積在VIA0層形成結束時獲得的經平坦化的結構之上。M1層被圖案化以形成各種M1導電圖案，例如第4A圖例示的M1導電圖案438。M1導電圖案438和VIA0通孔結構436、437將M0導電圖案432(其是延遲電路的輸出)電性耦接到另外的M0導電圖案435，如第4A圖所示。因此，獲得輸出連接器416。
在一些實施例中，輸出連接器增加了延遲電路的輸出處的電阻及/或電容。作為結果，在至少一實施例中，可 實現與這種增加的電阻及/或電容相關聯的一個或多個優點，例如：增加的時間延遲及/或增加的延遲單元效率。在一些實施例中，輸出連接器的形成被省略。
所示方法包括示例操作，但是不一定要求以所示順序執行這些實例操作。根據本案的實施例的精神和範圍，可以適當地添加、替換、改變順序及/或消除這些操作。組合不同特徵及/或不同實施例的實施例在本案的範圍內，並且對於閱讀了本案後的本領域普通技術人員將是顯而易見的。
在一些實施例中，以上討論的至少一方法全部或部分地由至少一電子設計自動化系統執行。在一些實施例中，電子設計自動化系統可用作下面討論的IC製造系統的設計室的一部分。
第9圖是根據一些實施例的電子設計自動化(electronic design automation，EDA)系統900的方塊圖。
在一些實施例中，EDA系統900包括APR系統。根據一個或多個實施例，本案內容用於本文描述的設計佈局圖的方法表示根據一或多個實施例的電線選路佈置，例如，可使用EDA系統900來實施。
在一些實施例中，EDA系統900是通用計算裝置，包括硬體處理器902和非暫態電腦可讀儲存媒體904。除其他之外，儲存媒體904經編碼，即存儲，電腦程式碼906，即一組可執行指令。由硬體處理器902執行指令906表 示(至少部分地表示)一種EDA工具，該EDA工具根據一個或多個實施例(例如，在此所述的製程及/或方法)實現例如本文所述的方法的一部分或全部。
硬體處理器902經由匯流排908電性耦接至電腦可讀儲存媒體904。硬體處理器902亦藉由匯流排908電耦合至I/O介面910。網路介面912還經由匯流排908電連接至處理器902。網路介面912連接到網路914，使得硬體處理器902和電腦可讀儲存媒體904能夠經由網路914連接到外部元件。硬體處理器902用以執行在電腦可讀儲存媒體904中編碼的電腦程式碼906，以使EDA系統900可用於執行所提及之製程及/或方法的一部分或全部。在一個或多個實施例中，硬體處理器902是中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。
在一個或多個實施例中，電腦可讀儲存媒體904電子系統、磁力系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體904包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟及/或光碟。在使用光碟的一個或多個實施例中，電腦可讀儲存媒體904包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、光碟讀/寫器(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一個或多個實施例中，儲存媒體904存儲電腦程式碼906，該電腦程式碼906用以使EDA系統900(其中這種執行(至少部分地表示)EDA工具)可用於執行所述製程及/或方法的一部分或全部。在一個或多個實施例中，儲存媒體904還儲存有助於執行所述製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體904儲存標準單元庫907，該標準單元庫907包括本文揭示的這些標準單元。
EDA系統900包括I/O介面910。I/O介面910耦合至外部電路。在一或多個實施例中，I/O介面910包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或遊標方向鍵，用於將資訊及命令傳達至處理器902。
EDA系統900還包括耦接到處理器902的網路介面912。網路介面912允許EDA系統900與連接一或多個其他電腦系統的網路914通訊。網路介面912包括：諸如藍牙、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(General Packet Radio Service，GPRS)或寬頻碼分多址(Wideband Code Division Multiple Access，WCDMA)之類的無線網路介面；或者例如乙太網路(ETHERNET)、通用序列匯流排(USB)、或者IEEE-1364之類的有線網路介面。在 一個或多個實施例中，在兩個或兩個以上EDA系統900中實現所提及之製程及/或方法的一部分或全部。
EDA系統900用以經由I/O介面910接收資訊。經由I/O介面910接收的資訊包括指令、資料、設計規則、標準單元庫、及/或藉由硬體處理器902進行處理的其他參數中的一或多者。資訊經由匯流排908傳送硬體處理器902。EDA系統900用以經由I/O介面910接收與使用者介面(user interface，UI)有關的資訊。上述資訊作為使用者介面942存儲於電腦可讀取媒體904中。
在一些實施例中，所提及之製程及/或方法的一部分或全部實現為用於由處理器執行的獨立軟體應用程式。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為軟體應用程式，該軟體應用程式作為附加軟體應用程式的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為軟體應用程式的外掛程式。在一些實施例中，所提及之製程及/或方法中的至少一者實現為軟體應用程式，該軟體應用程式作為EDA工具的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為EDA系統900使用的軟體應用程式。在一些實施例中，使用工具(諸如購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®)或另一合適的佈局產生工具來產生包括標準單元的佈局圖。
在一些實施例中，製程實現為儲存在非暫態電腦可讀記錄媒體中的程式的功能。非暫態電腦可讀記錄媒體的 實例包括但不限於外部/可移動及/或內部/內置儲存器或記憶體單元，例如：諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM、RAM、記憶卡等的半導體記憶體中的一或多者。
第10圖是根據一些實施例的積體電路(integrated circuit，IC)製造系統1000以及相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統1000來製造(A)一個或多個半導體遮罩或(B)半導體積體電路的層中的至少一元件中的至少一者。
在第10圖中，IC製造系統1000包括在設計、開發及製造週期及/或與製造IC裝置1060有關的服務彼此相互作用的實體，例如設計室1020、遮罩室1030、和IC製造廠(「晶圓廠」)1050。IC製造系統1000中的實體通過通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為各種不同的網路，諸如內部網路及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與一個或多個其他實體彼此相互作用，並向一個或多個其他實體提供服務及/或從一個或多個其他實體接收服務。在一些實施例中，設計室1020、遮罩室1030和IC晶圓廠1050中的兩個或更多個由單個大公司擁有。在一些實施例中，設計室1020、遮罩室1030和IC晶圓廠1050中的兩個或更多個在公共設施中共存，並且使用公共資源。
設計室(或設計團隊)1020產生IC設計佈局圖1022。IC設計佈局圖1022包括設計用於IC裝置1060的各種幾何圖案。幾何圖案對應於構成要製造的IC裝置1060的各種元件的金屬、氧化物或半導體層的圖案。各個層組合形成各種IC特徵。例如：IC設計佈局圖1022的一部分包括各種IC特徵，諸如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔以及用於接合墊的開口，將形成於半導體基板(例如矽晶圓)及設置於半導體基板上的各種材料層中。設計室1020實施適當的設計程序以形成IC設計佈局圖1022。設計程序包括邏輯設計、實體設計或置放及選路操作中的一者或多者。IC設計佈局圖1022呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如：IC設計佈局圖1022可以GDSII檔案格式或DFII檔案格式表達。
遮罩室1030包括資料準備1032和遮罩製造1044。遮罩室1030使用IC設計佈局圖1022來製造一個或多個遮罩1045，以根據IC設計佈局圖1022來製造IC裝置1060的各個層。遮罩室1030執行遮罩資料準備1032，其中IC設計佈局圖1022翻譯為代表性資料檔案(representative data file，RDF)。遮罩資料準備1032為遮罩製造1044提供RDF。遮罩製造1044包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(網線)1045或半導體晶圓1053。IC設計佈局圖1022由遮罩資料準備1032處理，以符合遮罩寫入器的特 定特性及/或IC晶圓廠1050的要求。在第10圖中，遮罩資料準備1032和遮罩製造1044被示為單獨的元件。在一些實施例中，遮罩資料準備1032和遮罩製造1044可以被統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1032包括光學鄰近校正(optical proximity correction，OPC)，該OPC使用光刻增強技術來補償影像誤差，諸如可能由衍射、干涉、其他處理效果等引起的影像誤差。OPC調整IC設計佈局圖1022。在一些實施例中，遮罩資料準備1032包括其他解析度增強技術(resolution enhancement technique，RET)，諸如離軸照明、次級解析輔助特徵、相轉移光罩、其他合適的技術等或其組合。在一些實施例中，亦使用反光刻技術(inverse lithography technology，ILT)，該ILT技術將OPC視為反成像問題。
在一些實施例中，遮罩資料準備1032包括遮罩規則核對器(mask rule checker，MRC)，上述遮罩規則核對器使用一組遮罩建立規則來核對已在OPC中處理過的IC設計佈局圖1022，該遮罩建立規則含有某些幾何及/或連通性限制以確保足夠邊界，從而解決半導體製造製程等中的變化性。在一些實施例中，MRC修改IC設計佈局圖1022以補償遮罩製造1044期間的限制，此舉可以取消由OPC執行之修改的一部分以滿足遮罩建立規則。
在一些實施例中，遮罩資料準備1032包括光刻製 程核對(lithography process checking，LPC)，該LPC模擬將由IC晶圓廠1050實現以製造IC裝置1060的處理。LPC基於IC設計佈局圖1022來模擬該處理以建立模擬製造裝置，例如IC裝置1060。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關的參數、與用於製造IC的工具相關的參數及/或製造製程的其他態樣。LPC考慮了各種因素，諸如航空影像對比度、焦點深度(depth of focus，DOF)、遮罩誤差增強因素(mask error enhancement factor，MEEF)、其他合適的因素等或其組合。在一些實施例中，在藉由LPC建立了模擬製造裝置之後，若模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步完善IC設計佈局圖1022。
應當理解，為了清楚起見，已經簡化了遮罩資料準備1032的以上描述。在一些實施例中，資料準備1032包括諸如邏輯操作(logic operation，LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局圖1022。另外，可以各種不同的順序來執行在資料準備1032期間應用於IC設計佈局圖1022的製程。
在遮罩資料準備1032之後以及在遮罩製造1044期間，基於修改的IC設計佈局圖1022來製造遮罩1045或一組遮罩1045。在一些實施例中，遮罩製造1044包括基於IC設計佈局圖1022進行一或多次光刻曝光。在一些實施例中，基於修改的IC設計佈局圖1022，使用電子束 或多個電子束的機構在遮罩(光罩或網線)1045上形成圖案。遮罩1045可以各種技術形成。在一些實施例中，使用二元技術形成遮罩1045。在一些實施例中，遮罩圖案包括不透明區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)的輻射束(諸如紫外線(ultraviolet，UV)束)被不透明區阻擋並且透射穿過透明區。在一個實例中，遮罩1045的二元遮罩版本包括透明基板(例如：熔融石英)和塗覆在二元遮罩的不透明區中的不透明材料(例如：鉻)。在另一實例中，使用相轉移技術形成遮罩1045。在遮罩1045的相轉移遮罩(phase shift mask，PSM)版本中，形成在相轉移遮罩上的圖案中的各種特徵被配置為具有適當的相差以增強解析度和成像品質。在各種示例中，相轉移遮罩可以為衰減的PSM或交替的PSM。由遮罩製造1044產生的(一個或多個)遮罩被用於各種製程。例如：這類(一個或多個)遮罩被用於在離子佈植製程中使用此遮罩，以在半導體晶圓1053中形成各種摻雜區，在蝕刻製程中使用此遮罩，以在半導體晶圓1053中形成各種蝕刻區域，及/或在其他合適的製程中使用。
IC晶圓廠1050包括用於製造各種不同IC產品的一或多個製造設施的IC製造企業。在一些實施例中，IC晶圓廠1050是半導體鑄造廠。例如，可能存在用於複數個IC產品的前端製造(前端製程(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可以為IC產品 的互連及封裝提供後端製造(後端製程(back-end-of-line；BEOL)製造)，並且第三製造設施可為鑄造企業提供其他服務。
IC晶圓廠1050包括用以在半導體晶圓1053上執行各種製造操作的製造工具1052，從而根據遮罩(例如，遮罩1045)來製造IC裝置1060。在各種實施例中，製造工具1052包括晶圓步進機、離子植入機、光阻劑塗佈機、處理室(例如，CVD室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文所述的一個或多個合適的製造製程的其他製造設備中的一者或多者。
IC晶圓廠1050使用由遮罩室1030製造的遮罩1045來製造IC裝置1060。因此，IC晶圓廠1050至少間接地使用IC設計佈局圖1022來製造IC裝置1060。在一些實施例中，半導體晶圓1053由IC晶圓廠1050使用遮罩1045製造，以形成IC裝置1060。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1022進行一或多次光刻曝光。半導體晶圓1053包括矽基板或在其上形成有材料層的其他合適的基板。半導體晶圓1053進一步包括各種摻雜區、介電特徵、多層互連等中的一或多者(在隨後的製造步驟中形成)。
積體電路(IC)製造系統(例如：第10圖的IC製造系統1000)以及相關聯的IC製造流程的細節可在下列文獻中找到：例如：於2016年2月9日授權的美國專利號9,256,709、於2015年10月1日公佈的美國授權前 公告號20150278429、於2014年2月6日公佈的美國授權前公告號20140040838、以及於2007年8月21日授權的美國專利號7,260,442，它們在此通過引用以其整體併入本文。
本案內容的一實現方式是一種積體電路裝置，包括：至少一延遲電路以及輸出連接器。在一些實施例中，上述至少一延遲電路還包括輸入和輸出以及複數個電晶體，上述多個電晶體在上述輸入和上述輸出之間彼此電性耦接，上述多個電晶體用以延遲於上述輸入接收到的輸入信號，以產生於上述輸出的經延遲信號；上述輸出連接器電性耦接到上述輸出，其中上述輸出在第一金屬層中，並且上述輸出連接器包括：第一導電圖案，在上述第一金屬層中；以及第二導電圖案，在不同於上述第一金屬層的第二金屬層中，上述第二導電圖案電性耦接上述輸出至上述第一導電圖案。
在一些實施例中，上述積體電路裝置中上述輸入在上述第一金屬層中。
在一些實施例中，上述積體電路裝置中上述多個電晶體包括第一類型的至少一第一電晶體和第二類型的至少一第二電晶體，上述第二類型不同於上述第一類型，上述至少一延遲電路還包括延伸的接觸結構，上述延伸的接觸結構在上述至少一第一電晶體的源極/汲極和上述至少一第二電晶體的源極/汲極二者之上，並與上述至少一第一電晶體的源極/汲極和上述至少一第二電晶體的源極/汲極二 者電性接觸，以及上述第二導電圖案與上述延伸的接觸結構重疊。
在一些實施例中，上述積體電路裝置中上述輸出與上述第一電晶體或上述第二電晶體中一者的上述源極/汲極重疊，並且上述第二導電圖案與下列重疊：上述第一電晶體和上述第二電晶體中另一者的上述源極/汲極，或者在上述第一電晶體的上述源極/汲極和上述第二電晶體的上述源極/汲極間的中間區域。
在一些實施例中，上述積體電路裝置中上述至少一延遲電路包括串聯電性耦接的複數個延遲電路，其中上述多個延遲電路中的前一個延遲電路的上述輸出電性耦接到上述多個延遲電路中的後一個延遲電路的上述輸入。
在一些實施例中，上述積體電路裝置中上述多個電晶體包括第一類型的第一電晶體和第二電晶體，以及第二類型的第三電晶體和一第四電晶體，上述第二類型不同於上述第一類型，上述第一至上述第四電晶體的閘極電性耦接到上述輸入，上述第一電晶體和上述第三電晶體串聯電性耦接在第一電源電壓的第一節點和第二電源電壓的第二節點間，上述第一電晶體的源極/汲極和上述第三電晶體的源極/汲極電性耦接到第三節點，並且上述第二電晶體和上述第四電晶體並聯電性耦接在上述第三節點和上述輸出間。
在一些實施例中，上述積體電路裝置中上述多個電晶體還包括至少一第五電晶體，上述至少一第五電晶體在 上述第一節點和上述第二節點間與上述第一電晶體和上述第三電晶體串聯電性耦接，並且上述至少一第五電晶體的一閘極電性耦接到上述輸入。
在一些實施例中，上述積體電路裝置還包括：第一半導體類型的第一主動區域，其中上述第一主動區域沿著第一軸不連續地延伸，並且上述第一主動區域包括沿著上述第一軸彼此間隔開的第一部分和第二部分；第二半導體類型的第二主動區域，上述第二半導體類型不同於上述第一半導體類型，其中上述第二主動區域沿著上述第一軸連續地延伸，並且上述第二主動區域沿著橫切上述第一軸的第二軸，與上述第一主動區域的上述第一部分和上述第二部分以及上述第一主動區域的上述第一部分和上述第二部分間的間隔重疊；以及第一閘極至第三閘極電極，沿著上述第二軸並在上述第二主動區域之上延伸，其中上述第一閘極電極在上述第一主動區域的上述第一部分之上，上述第二閘極電極在上述第一主動區域的上述第二部分之上，並且上述第三閘極電極在上述第一主動區域的上述第一部分和上述第二部分間的上述間隔之上，其中上述多個電晶體包括：第一類型的第一電晶體和第二電晶體，以及第二類型的第三至一第五電晶體，上述第二類型不同於上述第一類型，上述第一閘極電極和上述第一主動區域的上述第一部分被配置為上述第一電晶體，上述第二閘極電極和上述第一主動區域的上述第二部分被配置為上述第二電晶體，並且上述第一至上述第三閘極電極和上述第二主動區域被 相應地配置為上述第三至上述第五電晶體。
在一些實施例中，上述積體電路裝置進一步包括：一偽閘極電極，上述偽閘極位在上述第二主動區域之上以及在上述第一主動區域的上述第一部分和上述第二部分之間的上述間隔之上沿著上述第二軸延伸。
在一些實施例中，上述積體電路裝置中上述多個電晶體包括第一電晶體，上述至少一延遲電路還包括複數個通孔結構，上述多個通孔結構在上述第一電晶體的閘極電極之上，並與上述第一電晶體的閘極電極電性接觸，並且上述多個通孔結構包括至少一通孔結構，上述至少一通孔結構不與除上述閘極電極之外的導電元件直接電性接觸。
本案內容的另一實現方式是一種積體電路裝置，包括：第一半導體類型的第一主動區域，第二半導體類型的第二主動區域，以及複數個閘極電極。在一些實施例中，上述第一主動區域沿著第一軸不連續地延伸，並且上述第一主動區域包括沿著上述第一軸彼此間隔開的第一部分和第二部分；上述第二半導體類型不同於上述第一半導體類型，其中上述第二主動區域沿著上述第一軸連續地延伸，並且上述第二主動區域沿著橫切上述第一軸的第二軸，與上述第一主動區域的上述第一部分和上述第二部分以及上述第一主動區域的上述第一部分和上述第二部分間的間隔重疊；上述多個閘極電極沿著上述第二軸並在上述第一主動區域和上述第二主動區域上延伸，其中上述多個閘極電極和上述第一主動區域的上述第一部分和上述第二部分被 配置為第一類型的複數個電晶體，上述多個閘極電極和上述第二主動區域被配置為第二類型的複數個電晶體，上述第二類型不同於上述第一類型，並且上述第一類型的上述多個電晶體和上述第二類型的上述多個電晶體電性耦接成至少一延遲電路，上述至少一延遲電路用以延遲於輸入的輸入信號，以產生於輸出的經延遲信號。
在一些實施例中，上述積體電路裝置中上述多個閘極電極包括第一至第三閘極，沿上述第二軸延伸且位在第二主動區域之上，其中上述第一閘極電極在上述第一主動區域的上述第一部分之上，上述第二閘極電極在上述第一主動區域的上述第二部分之上，並且上述第三閘極電極在上述第一主動區域的上述第一部分和上述第二部分之間的上述間隔之上。其中上述至少一延遲電路包括第一類型的第一電晶體和第二電晶體，以及第二類型的第三至第五電晶體，上述第二類型不同於上述第一類型，上述第一閘極電極和上述第一主動區域的上述第一部分被配置為上述第一電晶體，上述第二閘極電極和上述第一主動區域的上述第二部分被配置為上述第二電晶體，並且上述第一至上述第三閘極電極和上述第二主動區域對應配置為上述第三至上述第五電晶體。
在一些實施例中，上述積體電路裝置中上述多個閘極電極還包括一偽閘極電極，上述偽閘極電極在上述第二主動區域之上以及在上述第一主動區域的上述第一部分和上述第二部分之間的上述間隔之上沿著上述第二軸延伸。
在一些實施例中，上述積體電路裝置中上述第一主動區域還包括沿上述第一軸與上述第一部分相對的第三部分，以及包括上述第二部分的複數個第二部分，上述多個第二部分沿上述第一軸佈置在上述第一部分和上述第三部分之間，上述多個第二部分通過複數個間隔彼此間隔開，並且通過上述多個間隔與上述第一部分和上述第三部分間隔開，上述多個間隔包括：上述第一部分和上述第二部分之間的上述間隔，以及上述第二主動區沿著上述第一軸連續延伸，以沿著上述第二軸與上述第一部分、上述多個第二部分、上述第三部分及上述多個間隔重疊。
在一些實施例中，上述積體電路裝置中上述至少一延遲電路包括串聯電性耦接的複數個延遲電路，其中上述多個延遲電路中的前一個延遲電路的輸出電性耦接到上述多個延遲電路中的後一個延遲電路的輸入。
在一些實施例中，上述積體電路裝置中沿著上述第一軸，上述第一部分和上述第三部分中的每一者的第一長度大於上述多個第二部分中的每一者的第二長度，並且上述多個第二部分中的每一者的上述第二長度大於上述多個間隔中的每一者的第三長度。
在一些實施例中，上述積體電路裝置進一步包括：複數個通孔結構，在上述多個閘極電極中的閘極電極之上並與上述多個閘極電極中的上述閘極電極電性接觸，其中上述多個通孔結構包括至少一通孔結構，上述至少一通孔結構不與除上述閘極電極之外的導電元件直接電性接觸。
本案內容的又一實現方式是一種積體電路裝置，包括：第一半導體類型的第一主動區域，上述第一主動區域沿著第一軸延伸；第二半導體類型的第二主動區域，上述第二半導體類型不同於上述第一半導體類型，上述第二主動區域沿著上述第一軸延伸；以及複數個閘極電極，上述多個閘極電極沿著橫切上述第一軸的第二軸並在上述第一主動區域和上述第二主動區域上延伸，其中上述多個閘極電極和上述第一主動區域被配置為第一類型的複數個電晶體，上述多個閘極電極和上述第二主動區域被配置為第二類型的複數個電晶體，上述第二類型不同於上述第一類型，上述第一類型的上述多個電晶體和上述第二類型的上述多個電晶體電性耦接成至少一延遲電路，上述至少一延遲電路用以延遲於輸入的輸入信號，以產生於輸出的經延遲信號。上述積體電路裝置還包括複數個通孔結構，上述多個通孔結構在上述多個閘極電極中的閘極電極之上，並與上述多個閘極電極中的上述閘極電極電性接觸，並且上述多個通孔結構包括不與除上述閘極電極外的導電元件直接電性接觸的至少第一通孔結構，上述至少第一通孔結構在上述第一主動區域和上述第二主動區域中的一者之上。
在一些實施例中，上述積體電路裝置中上述多個通孔結構包括至少一第二通孔結構，上述至少一第二通孔結構不與除上述閘極電極之外的導電元件直接電性接觸，上述至少一第二通孔結構位在上述第一主動區域和第二主動區域中的另一者之上方。
在一些實施例中，上述積體電路裝置中，上述多個通孔結構進一步包括電性耦接到上述輸入的第三通孔結構。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本案的各方面。本領域技術人員應當理解，他們可以容易地使用本案作為設計或修改其他製程和結構，以實現本文介紹的實施例的相同目的及/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應認識到，這樣的等同構造不脫離本案的精神和範圍，並且他們可以在不脫離本案的精神和範圍的情況下在本文中進行各種改變、替換和變更。
200A:電路區域
201:信號路徑
202:處理電路系統
203:延遲電路系統
204,205:信號
206:經延遲信號
D:輸入資料
D1,D2:輸入
Q:輸出資料
Q1,Q2:輸出
FF1,FF2:正反器
CK1,CK2:時脈輸入
clk:時脈信號

Claims (10)

  1. 一種積體電路裝置，包括：至少一延遲電路，包括：一輸入和一輸出；以及複數個電晶體，該些電晶體在該輸入和該輸出之間彼此電性耦接，該些電晶體用以延遲在該輸入處接收到的一輸入信號，以產生於該輸出的一經延遲信號；以及一輸出連接器，該輸出連接器電性耦接到該輸出，其中該輸出在一第一金屬層中，並且該輸出連接器包括：一第一導電圖案，該第一導電圖案在該第一金屬層中；以及一第二導電圖案，該第二導電圖案在不同於該第一金屬層的一第二金屬層中，該第二導電圖案電性耦接該輸出至該第一導電圖案，其中該第二金屬層延著一第一軸與一第二軸形成的一平面延伸，且該第二導電圖案於該平面上的一第一投影與該輸出於該平面上的一第二投影至少部分重疊。
  2. 如請求項1所述之積體電路裝置，其中該輸入在該第一金屬層中。
  3. 如請求項1所述之積體電路裝置，其中該些電晶體包括一第一類型的至少一第一電晶體和一第 二類型的至少一第二電晶體，該第二類型不同於該第一類型，該至少一延遲電路還包括一延伸的接觸結構，該延伸的接觸結構在該至少一第一電晶體的一源極/汲極和該至少一第二電晶體的一源極/汲極二者之上，並與該至少一第一電晶體的一源極/汲極和該至少一第二電晶體的一源極/汲極二者電性接觸，以及該第二導電圖案與該延伸的接觸結構重疊。
  4. 如請求項3所述之積體電路裝置，其中該輸出與該至少一第一電晶體或該至少一第二電晶體中一者的該源極/汲極重疊，並且該第二導電圖案與下列重疊：該至少一第一電晶體和該至少一第二電晶體中另一者的該源極/汲極，或者在該至少一第一電晶體的該源極/汲極和該至少一第二電晶體的該源極/汲極間的一中間區域。
  5. 如請求項1所述之積體電路裝置，其中該至少一延遲電路包括串聯電性耦接的複數個延遲電路，其中該些延遲電路中的前一個延遲電路的該輸出電性耦接到該些延遲電路中的後一個延遲電路的該輸入。
  6. 如請求項1所述之積體電路裝置，其中 該些電晶體包括一第一類型的一第一電晶體和一第二電晶體以及一第二類型的一第三電晶體和一第四電晶體，該第二類型不同於該第一類型，該第一至該第四電晶體的閘極電性耦接到該輸入，該第一電晶體和該第三電晶體串聯電性耦接在一第一電源電壓的一第一節點和一第二電源電壓的一第二節點間，該第一電晶體的一源極/汲極和該第三電晶體的一源極/汲極電性耦接到一第三節點，並且該第二電晶體和該第四電晶體並聯電性耦接在該第三節點和該輸出間。
  7. 如請求項6所述之積體電路裝置，其中該些電晶體還包括至少一第五電晶體，該至少一第五電晶體在該第一節點和該第二節點間與該第一電晶體和該第三電晶體串聯電性耦接，並且該至少一第五電晶體的一閘極電性耦接到該輸入。
  8. 如請求項1所述之積體電路裝置，還包括：一第一半導體類型的一第一主動區域，其中該第一主動區域沿著該第一軸不連續地延伸，並且該第一主動區域包括沿著該第一軸彼此間隔開的一第一部分和一第二部分；一第二半導體類型的一第二主動區域，該第二半導體類型不同於該第一半導體類型，其中 該第二主動區域沿著該第一軸連續地延伸，並且該第二主動區域沿著橫切該第一軸的該第二軸，與該第一主動區域的該第一部分和該第二部分以及該第一主動區域的該第一部分和該第二部分間的一間隔重疊；以及一第一至一第三閘極電極，沿著該第二軸並在該第二主動區域之上延伸，其中該第一閘極電極在該第一主動區域的該第一部分之上，該第二閘極電極在該第一主動區域的該第二部分之上，並且該第三閘極電極在該第一主動區域的該第一部分和該第二部分間的該間隔之上，其中該些電晶體包括：一第一類型的一第一電晶體和一第二電晶體，以及一第二類型的一第三至一第五電晶體，該第二類型不同於該第一類型，該第一閘極電極和該第一主動區域的該第一部分被配置為該第一電晶體，該第二閘極電極和該第一主動區域的該第二部分被配置為該第二電晶體，並且該第一至該第三閘極電極和該第二主動區域被相應地配置為該第三至該第五電晶體。
  9. 一種積體電路裝置，包括：一第一半導體類型的一第一主動區域，其中該第一主動區域沿著一第一軸不連續地延伸，並且該第一主動區域包括沿著該第一軸彼此間隔開的一第一部分和一第二部分；一第二半導體類型的一第二主動區域，該第二半導體類型不同於該第一半導體類型，其中該第二主動區域沿著該第一軸連續地延伸，並且該第二主動區域沿著橫切該第一軸的一第二軸，與該第一主動區域的該第一部分和該第二部分以及該第一主動區域的該第一部分和該第二部分間的一間隔重疊；以及複數個閘極電極，該些閘極電極沿著該第二軸並在該第一主動區域和該第二主動區域上延伸，其中該些閘極電極和該第一主動區域的該第一部分和該第二部分被配置為一第一類型的複數個電晶體，該些閘極電極和該第二主動區域被配置為一第二類型的複數個電晶體，該第二類型不同於該第一類型，並且該第一類型的該些電晶體和該第二類型的該些電晶體電性耦接成至少一延遲電路，該至少一延遲電路用以延遲於一輸入的一輸入信號，以產生於一輸出的一經延遲信號。
  10. 一種積體電路裝置，包括：一第一半導體類型的一第一主動區域，該第一主動區域 沿著一第一軸延伸；一第二半導體類型的一第二主動區域，該第二半導體類型不同於該第一半導體類型，該第二主動區域沿著該第一軸延伸；以及複數個閘極電極，該些閘極沿著橫切該第一軸的一第二軸並在該第一主動區域和該第二主動區域上延伸，其中該些閘極電極和該第一主動區域被配置為一第一類型的複數個電晶體，該些閘極電極和該第二主動區域被配置為一第二類型的複數個電晶體，該第二類型不同於該第一類型，該第一類型的該些電晶體和該第二類型的該些電晶體電性耦接成至少一延遲電路，該至少一延遲電路用以延遲於一輸入的一輸入信號，以產生於一輸出的一經延遲信號，該積體電路裝置還包括複數個通孔結構，該些通孔結構在該些閘極電極中的一閘極電極之上，並與該些閘極電極中的該閘極電極電性接觸，並且該些通孔結構包括至少一第一通孔結構，該至少一第一通孔結構不與除該閘極電極之外的一導電元件直接電性接觸，該至少一第一通孔結構位在該第一主動區域和第二主動區域中的一者之上。
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