TWI814351B - 基於混合單元的元件、佈局和方法 - Google Patents

基於混合單元的元件、佈局和方法 Download PDF

Info

Publication number
TWI814351B
TWI814351B TW111115083A TW111115083A TWI814351B TW I814351 B TWI814351 B TW I814351B TW 111115083 A TW111115083 A TW 111115083A TW 111115083 A TW111115083 A TW 111115083A TW I814351 B TWI814351 B TW I814351B
Authority
TW
Taiwan
Prior art keywords
active
active areas
area
areas
regions
Prior art date
Application number
TW111115083A
Other languages
English (en)
Other versions
TW202244774A (zh
Inventor
黃禹軒
彭士瑋
邱德馨
陳豪育
程冠倫
曾健庭
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202244774A publication Critical patent/TW202244774A/zh
Application granted granted Critical
Publication of TWI814351B publication Critical patent/TWI814351B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Battery Electrode And Active Subsutance (AREA)
  • Battery Mounting, Suspending (AREA)
  • Hybrid Cells (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明實施例係關於一種積體電路(IC)元件，包含：第一多個主動區域，其在第一方向上延伸並在與第一方向垂直的第二方向上具有第一間距；以及第二多個主動區域，其在第一方向上延伸，在第一方向上從第一多個主動區域偏移，且在第二方向上具有第二間距。第二間距與第一間距的比率為3:2。

Description

基於混合單元的元件、佈局和方法
本發明實施例係關於一種基於混合單元的元件、佈局和方法。
積體電路(IC)通常包含多個半導體元件，也稱為IC元件。用以表示IC元件的一種方法，是使用稱為佈局圖或IC佈局圖的平面圖。IC佈局圖是階層式的，包含基於IC元件設計規範執行高階功能的模組。模組通常由單元組合構建而成，這些單元可以包含標準單元和定制單元，每一個單元代表基於IC佈局圖製造的一或多個半導體結構。
單元經配置以提供常見的低階功能，通常由根據與主動區域交叉的閘極區域的電晶體來執行，該主動區域有時被稱為氧化界定(OD)區域。單元的元件佈置在單元邊界內，並通過互連結構電氣連接其他單元。
根據本發明的一實施例，一種積體電路(IC)元件，包含：第一多個主動區域，其在一第一方向上延伸並在與該第一方向垂直的一第二方向上具有一第一間距；及第二多個主動區域，其在該第一方向上延伸，在該第一方向上從該等第一多個主動區域偏移，並且在該第二方向上具有一第二間距，其中該第二間距與該第一間距的比率為3:2。
根據本發明的一實施例，一種積體電路(IC)元件，包含：第一和第二電源軌，其在一第一方向上延伸；第一多個主動區域，其在該第一方向上延伸；及第二多個主動區域，其在該第一方向上延伸並在該第一方向上從該等第一多個主動區域偏移，其中該第一電源軌電氣連接該等第一多個主動區域的一第一主動區域和該等第二多個主動區域的一第一主動區域，該第二電源軌電氣連接該等第一多個主動區域的一第二主動區域和該等第二多個主動區域的一第二主動區域，該等第一多個主動區域包含位於該第一和該第二主動區域之間並電氣連接該第二電源軌的一第三主動區域，及該等第二多個主動區域的該第一和該第二主動區域是該等第二多個主動區域的相鄰主動區域。
根據本發明的一實施例，一種製造積體電路(IC)元件的方法，該方法包含：形成在一第一方向上延伸並在與該第一方向垂直的一第二方向上具有一第一間距的第一多個主動區域；及形成在該第一方向上延伸、在該第一方向上從該等第一多個主動區域偏移並且在該第二方向上具有一第二間距的第二多個主動區域，其中該第二間距與該第一間距的比率為3:2。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在產生限制。例如，在以下描述中，在第二構件上方或第二構件上形成第一構件可包含其中形成直接接觸之第一構件及第二構件的實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文中所使用之空間相對描述詞。
在各種實施例中，基於IC佈局圖的IC元件包含第一區域，其中單元的行具有基於第一單元高度的第一間距，以及第二區域，其中單元行與第一區域的單元行對齊並且具有基於第二單元高度的第二間距，從而比第一區域中的單元更高並且具有更大的速度和功率。在關鍵路徑中包含相對較長的單元和在非關鍵路徑中包含相對較短的單元的電路設計，從而能夠比不包含相對較長和較短的單元的設計更有效地實現高速。
在各種實施例中，第二間距與第一間距的比率是3:2。與不包含具有3:2間距比率的相鄰區域的方法相比，各種實施例能夠包含堆疊在多行中相對較長的單元組與堆疊在多行中相對較短的單元組分開，從而進一步提高單元效率。
如下所述，圖1A-2C描繪了一些實施例的平面圖，圖3描繪了一些實施例的截面圖，圖4A-4E描繪了單元配置的非限制性示例，以及圖5-8描繪了與製造相關的實施例相關的特徵。
下文討論的圖1A-4E中的每一個是結構/佈局圖，其中參考標號代表IC結構特徵和IC佈局特徵兩者，用於在製造過程中至少部分地界定對應的IC結構特徵，例如，下文關於圖5討論的方法500及/或與下文關於圖8討論的IC製造系統800相關聯的IC製造流程。在一些實施例中，圖1A-4E中的一或多個圖是藉由執行下文關於圖6討論的方法600的一些或全部操作而產生的一些或全部IC佈局圖。因此，圖1A-4E中的每一個圖都表示IC佈局圖和從相應視角觀察的相應結構的平面圖或截面圖。
這裡的每一個圖，例如圖1A-4E，為了說明的目的而被簡化。附圖是IC結構和元件的視圖，其中包含和排除了各種特徵以促成下文的討論。在各種實施例中，除了圖1A-4E所描繪的特徵之外，IC結構、元件及/或佈局圖包含對應於功率分佈結構、金屬互連、接點、通孔、閘極結構或其他電晶體元件、隔離結構等的一或多個特徵。
圖1A和1B是根據一些實施例的IC元件100的示意圖。圖1A描繪了IC元件100的頂層平面圖並且包含X和Y方向。圖1B描繪了一部分IC元件100的平面圖、X和Y方向、以及對應於下文關於圖3所討論的截面圖的線A-A'和B-B'。
IC元件100包含區域100A和區域100B。區域100A包含在Y方向上具有單元高度CHA(在一些實施例中也稱為間距CHA)的單元行(圖1A和1B中未單獨示出)，區域100B包含在Y方向上具有單元高度CHB(在一些實施例中也稱為間距CHB)的單元行。在圖1A和1B中描繪的實施例中，區域100A在X方向上鄰接區域100B，使得區域100A中的單元行的子集或全部行在X方向上與區域100B中的單元行的子集或全部行，沿著在Y方向上延伸的至少一個邊界(例如邊界100AB)對齊。在一些實施例中，區域100A中的單元行的子集或全部行與區域100B中的單元行的子集或全部行在X方向上對齊，並且被IC元件100的第三區域分隔(例如隔離結構)。
區域100A中的三行單元行具有3倍單元行高度CHA的總高度，等於區域100B中的兩排單元行的2倍單元行高度CHB的總高度。因此，單元高度CHB與單元高度CHA的比率，在一些實施例中也稱為間距CHB與間距CHA的間距比率等於3:2。在IC佈局圖包含等於3:2的間距比率的實施例中，根據IC佈局圖製造的IC元件100的間距比率具有在3:2的製造公差內的值，在一些實施例中則稱為大約等於3:2。
為了說明的目的，簡化了圖1A中描繪的IC元件100的實施例。在圖1A中描繪的實施例中，區域100A的單一實例包含總共八行單元行並且圍繞包含兩行單元行的區域100B的單一實例。在各種實施例中，IC元件100包含區域100A或100B之一或兩者的一個以上實例，及/或區域100A或100B之一的實例圍繞其他的區域100A或100B中的零個、一或多個實例。在各種實施例中，區域100A或100B的給定實例包含等於一、二、三或更多的單元行的總數。
在圖1A所描繪的實施例中，整個IC元件100以及區域100A和100B中的每一個包含單元行。在各種實施例中，IC元件100、區域100A或區域100B中的一或多個包含一或多個未使用部分，例如，給定單元行的單元之間在X方向上的間隙或在Y方向上的間隙等於單元高度CHA的一半，並對應於區域100B中的奇數單元行。在一些實施例中，除了區域100A和100B之外，IC元件100還包含對應於一或多個特徵的一或多個間隙，例如具有獨立於單元行的配置的諸如電容性元件的IC結構。
圖1B描繪了區域100A和100B中的每一個沿著邊界100AB的部分。區域100A的部分包含單元行CA1-CA3(由虛線邊界表示)，每一個具有單元高度CHA，且區域100B的部分包含單元行CB1和CB2，每一個具有單元高度CHB。在各種實施例中，一或多個單元行CA1-CA3包含單一單元或多於一個單元，及/或一或多個行CB1或CB2包含單一單元或多於一個單元。
單元行CA1包含主動區域AA1和AA2；單元行CA2包含主動區域AA3和AA4；單元行CA3包含主動區域AA5和AA6；單元行CB1包含主動區域AB1和AB2；及，單元行CB2包含主動區域AB3和AB4。
主動區域，例如主動區域AA1-AA6或AB1-AB4，是IC佈局圖中的區域，例如對應於IC元件100的IC佈局圖，包含在製造過程中，作為在半導體基板中界定主動區域(結構，也稱為主動區域AA1-AA6或AB1-AB4)的一部分，也稱為氧化擴散或氧化界定(OD)，例如，下文關於圖3討論的基板100S，其中形成一或多個IC元件特徵，例如源極/汲極區域。在一些實施例中，主動區域是平面電晶體、鰭式場效電晶體(FinFET)或閘極環繞(GAA)電晶體的n型或p型主動區域。在各種實施例中，主動區域(結構)包含一或多種半導體材料，例如矽(Si)、矽鍺(SiGe)、碳化矽(SiC)等，或摻雜劑材料，例如、硼(B)、磷(P)、砷(As)、鎵(Ga)或其他合適的材料。
在一些實施例中，主動區域是IC佈局圖中的區域，包含在製造過程中作為界定奈米片結構的一部分，例如，具有n型或p型摻雜的一或多層的一或多種半導體材料的連續體積。在各種實施例中，單獨的奈米片層包含給定半導體材料的單一單層或多個單層。
主動區域AA1、AA4、AA5、AB1和AB3中的每一個是n型或p型中之一，並且主動區域AA2、AA3、AA6、AB2和AB4中的每一個是n型或p型中的另一個。在邊界100AB處，主動區域AA1接續主動區域AB1，主動區域AA3接續主動區域AB2，主動區域AA4接續主動區域AB3，主動區域AA6接續主動區域AB4，且每一個主動區域AA2和AA5是不相接續的。
在圖1B所描繪的實施例中，每一對連續主動區域對AA1/AB1、AA3/AB2、AA4/AB3和AA6/AB4包含在邊界100AB處沿X方向對齊的頂部或底部邊緣之一，使得該邊緣在邊界100AB處是相接續的，而其他底部或頂部邊緣在X方向上未對齊，使得其他邊緣在邊界100AB處具有不連續性。在一些實施例中，一或多對連續主動區域對AA1/AB1、AA3/AB2、AA4/AB3或AA6/AB4不包含在邊界100AB處沿X方向對齊的頂部或底部邊緣，每一個頂部和底部邊緣從而在邊界100AB處包含不連續性。
在一些實施例中，如下文關於圖2A-2C中所討論，n型主動區域位於p型井中(圖1B中未示出)及/或p型主動區域位於n型井中。在一些實施例中，IC元件100的區域100A或100B中之一或兩者不包含n型井或p型井。
電源軌PR1-PR4在X方向上延伸越過邊界100AB。在圖2B所描繪的實施例中，電源軌PR1沿著單元行CA1和CB1的頂部邊界延伸並覆蓋主動區域AA1和AB1；電源軌PR2沿著覆蓋主動區域AA2和AA3的單元行CA1和CA2之間的邊界延伸，並進入覆蓋主動區域AB2的單元行CB1；電源軌PR3沿著覆蓋主動區域AA4和AA5的單元行CA2和CA3之間的邊界延伸，並進入覆蓋主動區域AB3的單元行CB2；及電源軌PR4沿著覆蓋主動區域AA6和AB4的單元行CA3和CB2的底部邊界延伸。在一些實施例中，一或多個電源軌PR1-PR4不覆蓋一或多個對應的主動區域AA1-AA4、AB1或AB4，例如，在Y方向上與一或多個對應的主動區域AA1-AA4、AB1或AB4相鄰。
電源軌，例如電源軌PR1-PR4，是IC佈局圖中的區域，例如對應於IC元件100的IC佈局圖，包含在製造過程中作為界定導電結構的一部分。導電結構包含一或多種導電材料，例如多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)或一或多種其他金屬，及/或一或多種更多適合為電源供應或參考(例如，接地、電壓)提供低電阻路徑的其他材料。在一些實施例中，電源軌對應於製造過程的第一金屬層，例如金屬零層或金屬一層。
在其中主動區域AA1、AA4、AA5、AB1和AB3中的每一個是n型並且主動區域AA2、AA3、AA6、AB2和AB4中的每一個是p型的實施例中，電源軌PRl和PR3經配置以承載參考電壓，電源軌PR2和PR4經配置以承載電源供應電壓。在其中主動區域AA1、AA4、AA5、AB1和AB3中的每一個是p型並且主動區域AA2、AA3、AA6、AB2和AB4中的每一個是n型的實施例中，電源軌PR1和PR3經配置以承載電源供應電壓，電源軌PR2和PR4經配置以承載參考電壓。
經由上文所討論的和下文關於圖2A-4E進一步討論的配置，IC元件100包含與區域100B中的單元行CB1和CB2鄰接的區域100A中的單元行CA1-CA3，並且間距CHB與間距CHA之比率為3:2。IC元件100由此能夠包含堆疊在多行中相對較長的單元組與堆疊在多行中相對較短的單元組分開，這樣與不包含具有3:2間距比率的相鄰區域的方法相比，提高了電路效率。
圖2A-2C是根據一些實施例的一部分IC元件100的圖。圖2A-2C中的每一個圖描繪了沿著邊界100AB以及X和Y方向，鄰接區域100B的單元行CB1和一部分單元行CB2的區域100A的單元行CA1和CA2。在圖2A-2C中描繪的每一個實施例中，單元行CA1的連續主動區域AA1和單元行CB1的AB1位於連續跨越邊界100AB的井W1中，且單元行CA1的主動區域AA2和單元行CA2的連續主動區域AA3和單元行CB1的AB2中的每一個位於連續跨越邊界100AB的井W2中。
井W1是n型井或p型井中的第一個，對應於主動區域AA1和AB1是相反的p型或n型，而井W2是n型井或p型井中之另一個，對應於主動區域AA2、AA3和AB2是相反的p型或n型。在一些實施例中，井W1或W2中之一是n型井對應於井W1或W2中之另一個是p型基板或磊晶層，或者井W1或W2中之一是p型井對應於井W1或W2中之另一個是n型基板或磊晶層。
為了說明的目的，圖2A-2C中的每一個圖都描繪了井Wl和W2中的每一個的單一實例。在各種實施例中，IC元件100包含井W1的一或多個額外實例，例如，其中單元行CA2的連續主動區域AA4和單元行CB2的AB3所在的實例，及/或井W2的一或多個額外實例。在下文關於圖2A-2C所討論的每一個實施例中，區域100A中的井W2在Y方向上的寬度WWA大於區域100B中的寬度WWB。
井W1和W2，以及在一些實施例中的主動區域AB1-AB3，在邊界100AB處具有對應於IC元件100的各種實施例的配置，如下文關於圖2A-2C所討論的。在一些實施例中，該配置基於符合一或多個最小間隔規則的IC元件100的佈局設計，該規則應用於與主動區域AA1、AA2、AB1或AB2中的一或多個相結合的井W1或W2之一或兩者。
圖2A-2C中的每一個包含在Y方向上具有寬度WA的主動區域AA1-AA4，以及在Y方向上具有寬度WB的主動區域AB1-AB3，寬度WB大於寬度WA。隨著主動區域寬度的增加，總體電晶體通道寬度能夠增加，因此電流、功率和速度也增加。寬度WB大於寬度WA從而對應於，在區域100B中包含的電晶體比在區域100A中包含的電晶體更大、更快並且能夠處理更大功率和產生更多熱量。
在一些實施例中，寬度WB比寬度WA大1.5至10範圍內的因子。在一些實施例中，寬度WB比寬度WA大2到5範圍內的因子。在一些實施例中，寬度WA具有範圍從10奈米(nm)到30nm的值。在一些實施例中，寬度WB具有範圍從30nm到60nm的值。
在圖2A-2C所描繪的實施例中，區域100A中的每一個主動區域，例如主動區域AA1-AA4具有相同的寬度WA值，且在區域100B中的每一個主動區域，例如主動區域AB1-AB3具有相同的寬度WB值。在各種實施例中，區域100A中的一或多個主動區域的值不同於區域100A的一或多個其他主動區域的一或多個值，及/或區域100B中的一或多個主動區域的值不同於區域100B中的一或多個其他主動區域的一或多個值。
在圖2A所描繪的實施例中，井W1和W2共享邊界(未標出)，該邊界在區域100A中的主動區域AA1和AA2之間、在區域100B中的主動區域AB1和AB2之間在X方向上延伸，並且在邊界100AB處包含不連續性。整個井W1在Y方向上的位置高於主動區域AA2，而整個井W2在Y方向上的位置低於主動區域AB1。
在圖2A所描繪的實施例中，區域100A中的邊界在Y方向上的位置比區域100B中的邊界高，使得寬度WWA大於寬度WWB並且Y方向上的偏移O1對應於不連續性。在一些實施例中，偏移O1對應於區域100B中的邊界在Y方向上高於區域100A中的邊界，使得寬度WWB大於寬度WWA。
在一些實施例中，邊界不包含邊界100AB處的不連續性，寬度WWA等於寬度WWB，偏移O1的值為零。在各種實施例中，偏移O1的值使W1和W2的每一個井都成為連續井，符合區域100A中邊界與主動區域AA1和AA2之間以及區域100B中邊界與主動區域AB1和AB2之間距離的最小間隔規則。在一些實施例中，偏移O1具有範圍從大於0nm到20nm的值。在一些實施例中，偏移O1具有範圍從大於0nm到10nm的值。
在圖2B所描繪的實施例中，區域100A中的井Wl和W2之間的邊界在X方向上與主動區域AB1的底部邊緣對齊，且區域100B中的井Wl和W2之間的邊界在X方向上與主動區域AA2對齊，使得井W1的一部分在Y方向上低於主動區域AA2的一部分並且寬度WWA大於寬度WWB。
在圖2B所描繪的實施例中，Y方向上的偏移O2對應於邊界中的不連續性，並且包含區域100A中的井W2和主動區域AA2中的每一個在X方向上與區域100B中的W1井的一部分對齊的部分。在一些實施例中，偏移O2包含在X方向上與區域100B中的井W1的一部分對齊的區域100A中的整個主動區域AA2。
在各種實施例中，偏移O2具有使井Wl和W2中的每一個成為連續井的值，該值符合區域100A中的邊界和主動區域AA1和AA2之間的距離以及區域100B中的邊界和主動區域AB1和AB2之間的距離的最小間隔規則。在一些實施例中，偏移O2的值使寬度WB能夠適應目標特徵尺寸(例如，鰭的數量)。在一些實施例中，偏移O2具有範圍從5nm到50nm的值。在一些實施例中，偏移O2具有範圍從10nm到30nm的值。
在圖2C所描繪的實施例中，每一個主動區域AB1-AB3的中間部分具有寬度WB，且每一個主動區域AB1-AB3的的端點部分具有寬度WA。主動區域對AA1/AB1、AA3/AB2和AA4/AB3中的每一對從而包含在邊界100AB處沿X方向對齊的頂部和底部邊緣中的每一個，使得每一個邊緣在邊界100AB處是相接續的。
具有寬度WA的主動區域AB1-AB3的端點部分在X方向上遠離邊界100AB延伸偏移O3。在圖2C所描繪的實施例中，區域100B中的每一個主動區域(例如，主動區域AB1-AB3)的偏移O3具有相同的值。在一些實施例中，區域100B的一或多個主動區域具有偏移O3值，其不同於區域100B的一或多個其他主動區域的一或多個偏移O3值。
在一些實施例中，偏移O3的值等於IC元件100的閘極間距的一半，在一些實施例中也稱為單元多間距(CPP)。閘極間距對應於IC元件100的相鄰閘極結構之間的間距，且具有等於一半閘極間距的偏移O3值促進區域100A和100B之間的均勻性，從而在一些實施例中支持可製造性。
在圖2C所描繪的實施例中，除了區域100B中的邊界在X方向上從邊界100AB偏移距離小於偏移O3的距離之外，如上文關於圖2B所討論的，IC元件100包含在X方向上對齊的區域100A和100B中的井W1和W2之間的邊界。井W2從而包含在區域100B中與邊界100AB相鄰且寬度為WWA的第一部分，以及在區域100B中具有寬度WWB的第二部分。整個主動區域AA2從而在X方向上與區域100B中的井W2的第一部分對齊。
在圖2A-2C中描繪的每一個實施例中，井W2和在Y方向上位於井W2下方的另一個井(未示出)，例如在Y方向上反轉的井Wl的第二實例，共享一個沿X方向延伸並在邊界100AB處相接續的邊界。在一些實施例中，共享邊界包含邊界100AB處的不連續性，使得在Y方向上存在偏移(未示出)。
經由以上關於圖2A-2C討論的配置，IC元件100能夠包含在區域100A中鄰接區域100B中的單元行CB1和CB2的單元行CA1-CA3，如上所述，從而能夠實現上文關於圖1A和1B所討論的好處。
圖3是根據一些實施例的IC元件100的圖。圖3包含Y方向和Z方向，描繪了對應於兩個Y-Z平面的截面圖：對應於圖1B中所描繪的區域100A的單元行CA1和線A-A'的X坐標位置XA處的YZ平面，以及對應於圖1B中所描繪的區域100B的單元行CB1和線B-B'的X坐標位置XB處的YZ平面。兩個Y-Z平面因此被邊界100AB(圖3中未示出)分開。
區域100A的截面圖包含單元高度CHA，區域100B的截面圖包含單元高度CHB，並且每一個截面圖包含電源軌PR1和PR2，每一個都在上文關於圖1A和1B進行了討論。每一個截面圖還包含沿Z方向在電源軌PR1和PR2下方的通孔VD的實例、沿Z方向位於通孔VD的實例下方的導電區域MD的實例以及基板100S。區域100A的截面圖包含導電區域MD和基板100S的實例之間的磊晶結構EA1-EA3的實例，以及區域100B的截面圖包含導電區域MD和基板100S的實例之間的磊晶結構EB1和EB2的實例。
磊晶層，例如磊晶層EA1-EA3、EB1或EB2，在一些實施例中也稱為源極/汲極(S/D)區域，是包含具有不同於基板100S的晶體結構的一或多種半導體材料的體積，例如藉由包含一或多種具有不同摻雜類型及/或具有不同於基板100S的定向的材料。
導電區域MD是IC佈局圖中包含在製造過程中作為界定類金屬區段的一部分的區域，也稱為導電或MD區段或MD導電線或跡線，在半導體基板中及/或半導體基板上，例如基板100S，及/或S/D結構例如磊晶層EA1-EA3、EB1或EB2。在一些實施例中，MD區段包含至少一個金屬層的一部分，例如接觸層，覆蓋並接觸基板並且具有足夠小的厚度以能夠在MD區段和覆蓋的金屬層之間形成絕緣層，例如，第一金屬層。在各種實施例中，MD區段包含銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或其他金屬或材料，是適合在IC結構元件之間提供低電阻電氣連接的。在各種實施例中，MD區段包含具有摻雜位準的磊晶層，例如根據植入製程，足以使該區段具有低電阻位準。在各種實施例中，摻雜的MD區段包含矽(Si)、矽鍺(SiGe)、碳化矽(SiC)、硼(B)、磷(P)、砷(As)、鎵(Ga)、金屬或其他適合提供低電阻位準的一或多種材料。在各種實施例中，導電區域MD至少部分地界定對應於包含在一或多個電晶體中的一或多個S/D結構的一部分或全部的MD區段。
通孔，例如通孔VD，是IC佈局圖中的一個區域，例如對應於IC元件100的IC佈局圖，包含在製造過程中作為界定包含如上文關於電源軌PR1-PR4所討論的一或多種導電材料的通孔結構的一部分。通孔結構經配置以在上層導電結構(例如，電源軌)和下層導電結構(例如，導電區域MD)之間提供電氣連接。
在圖3所描繪的實施例中，單元行CA1包含通過導電區域MD和通孔VD的第一實例電氣連接電源軌PRl的磊晶層EA1，以及通過導電區域MD和通孔VD的第二實例電氣連接電源軌PR2的磊晶層EA2。電源軌PR1的第一部分覆蓋在磊晶層EA1之上，電源軌PR1的第二部分在Y方向上延伸出單元行CA1並覆蓋在基板100S之上。電源軌PR2的第一部分覆蓋在磊晶層EA2之上，並且電源軌PR2的第二部分在Y方向上延伸出單元行CA1並覆蓋在磊晶層EA2和EA3之間的基板100S之上。因此，單元行CA1不包含電源軌PR1或PR2中任一個在Y方向上的整個寬度，並且不包含覆蓋在磊晶層EA1和EA2之間的基板100S上的電源軌PR1或PR2中的任一個的一部分。
單元行CB1包含通過導電區域MD和通孔VD的第三實例電氣連接電源軌PR1的磊晶層EB1，以及通過導電區域MD和通孔VD的第四實例電氣連接電源軌PR2的磊晶層EB2。電源軌PR1的第一部分覆蓋在磊晶層EB1之上，電源軌PR1的第二部分在Y方向上延伸出單元行CB1並覆蓋在基板100S之上。電源軌PR2的第一部分覆蓋在磊晶層EB2上，並且電源軌PR2的第二部分在Y方向上在單元行CB1內延伸並且覆蓋在磊晶層EB1和EB2之間的基板100S上。因此，單元行CB1包含電源軌PR2在Y方向上的整個寬度，並且包含覆蓋在磊晶層EB1和EB2之間的基板100S上的電源軌PR2的第二部分。
通過以上關於圖3討論的配置，如以上文所討論的，IC元件100能夠包含鄰接區域100B中的單元行CB1和CB2的區域100A中的單元行CA1-CA3，從而能夠實現上文關於圖1A和1B所討論的好處。
圖4A-4E是根據一些實施例的IC元件400A-400C的圖。圖4A中描繪的IC元件400A是能夠被包含在區域100A或100B中的任一個中的單一單元高度反相器陣列的非限制性示例；圖4B中描繪的IC元件400B是能夠被包含在區域100A或100B中的任一個中的雙單元高度反相器陣列的非限制性示例；圖4C-4E中描繪的IC元件400C和IC元件400C是能夠被包含在區域100A中的三單元高度正反器的非限制性示例。
在圖4A中描繪的非限制性示例中，IC元件400A或者包含主動區域AA1和AA2並且具有對應於區域100A的單元高度CHA，或者包含主動區域AB1和AB2並且具有對應於區域100B的單元高度CHB。IC元件400A包含覆蓋主動區域AA1或AB1的導電區域MD2的三個實例、覆蓋主動區域AA2或AB2的導電區域MD的三個實例、覆蓋主動區域AA1和AA2或AB1和AB2二者的導電區域MD的兩個實例，以及覆蓋主動區域AA1和AA2或AB1和AB2的閘極G的六個實例。
閘極，例如閘極G，是IC佈局圖中的區域，例如對應於IC元件100的IC佈局圖，包含在製造過程中作為界定閘極結構的一部分。閘極結構是一體積包含一或多個導電區段(例如，閘極電極)、包含一或多種導電材料，例如，多晶矽、一或多種金屬及/或一或多種其他合適的材料，實質上被一或多種絕緣材料包圍，該一或多個導電區段由此經配置以控制提供給下層的閘極介電層的電壓。
介電層，例如閘極介電層，是一體積包含一或多種絕緣材料，例如，二氧化矽及/或一或多種其他合適材料，諸如k值小於3.8的低k材料或k值大於3.8的高k材料，適用於在IC結構元件之間提供高電阻，即高於預定閾值的電阻位準，對應於根據電阻對電路性能的影響的一或多個公差位準。
除了圖4A中描繪的特徵之外，IC元件400A包含導電特徵，例如，諸如上文關於圖3所討論的通孔VD的通孔實例，其經配置以在導電區域MD和電源軌PR1和PR2的實例之間、以及在閘極G和導電區域MD的實例中、和一或多個經配置以傳播一或多個電子信號的導電區段之間提供電氣連接。IC元件400A包含圖4A中描繪的特徵和佈置為四個反相器陣列的額外特徵。
在圖4B中描繪的非限制性示例中，IC元件400B或者包含主動區域AA1-AA4並且具有對應於區域100A的兩倍單元高度CHA，或者包含主動區域AB1-AB4並且具有對應於區域100B的兩倍單元高度CHB。IC元件400B包含覆蓋主動區域AA1或AB1的導電區域MD的兩個實例、覆蓋主動區域AA2或AB2的導電區域MD的兩個實例、覆蓋主動區域AA3或AB3的導電區域MD的兩個實例、覆蓋主動區域AA4或AB4的導電區域MD的兩個實例、覆蓋主動區域AA1和AA2或AB1和AB2二者的導電區域MD的一個實例、覆蓋主動區域AA3和AA4或AB3和AB4二者的導電區域MD的一個實例、覆蓋主動區域AA1和AA2或AB1和AB2二者的閘極G的兩個實例、覆蓋主動區域AA3和AA4或AB3和AB4二者的閘極G的兩個實例、以及覆蓋每一個主動區域AA1-AA4或AB1-AB4的的閘極G的兩個實例。
除了圖4B中描繪的特徵之外，IC元件400B包含導電特徵，例如，諸如上文關於圖3所討論的通孔VD的通孔實例，其經配置以在導電區域MD和電源軌PR1-PR4的子集的實例之間、以及在閘極G和導電區域MD的實例之間、和一或多個經配置以傳播一或多個電子信號的導電區段提供電氣連接。IC元件400B包含圖4B中描繪的特徵和佈置為四個反相器陣列的額外特徵。
通過以上討論的配置，IC元件400A和400B中的每一個包含IC元件100的區域100A的一些或全部主動區域AA1-AA4，或IC元件100的區域100B的一些或全部主動區域AB1-AB4。因此，在區域100A中實現的IC元件400A經配置以具有與在區域100A中實現的IC元件400B相同的元件性能，並且由此在區域100B中實現的IC元件400A經配置以具有與在區域100B中實現的IC元件400B的元件性能相同的元件性能。
IC元件400A在X方向上具有對應於閘極G的閘極間距五倍的寬度，並且在Y方向上具有等於單一單元高度CHA或CHB的高度，IC元件400B在X方向上具有對應於閘極間距三倍的寬度，並且在Y方向上具有等於單元高度CHA或CHB兩倍的高度。IC元件400A由此能夠具有比IC元件400B的面積小的面積。因為IC元件400B包含總共十個導電區域MD實例並且IC元件400A包含總共八個導電區域MD實例，所以IC元件400B能夠具有比IC元件400A更大的路由靈活性。
一種IC元件，例如上文關於圖1A-3所討論的IC元件100，基於包含能夠被包含在區域100A及/或100B中的IC元件的設計過程，例如，IC元件400A及/或400B的一個或多個實例，從而能夠比基於其他設計方法的IC元件更有效地結合面積和性能設計目標。IC元件400A和400B是提供為說明目而非限制性示例。在各種實施例中，具有不同於IC元件400A和400B的配置的一或多個IC元件能夠被包含在IC元件100的區域100A及/或100B中，從而能夠比基於其他設計方法的IC元件更有效地結合面積和性能設計目標。
在圖4C-4E中描繪的非限制性示例中，IC元件400C包含主動區域AA1-AA6和電源軌PR1-PR4，每一個都在上文關於IC元件100和圖1A-3進行了討論。IC元件400C對應於根據圖4C中描繪的示意圖配置的正反器電路、圖4D中描繪的後端製程(BEOL)特徵的佈置、以及圖4E中描繪的中端製程(MEOL)及/或前端製程(FEOL)特徵的佈置。
如圖4C的示意圖所繪示，IC元件400C包含電路部分P1-P7，其中每一個電路部分包含一或多個PMOS電晶體(未標出)和一或多個NMOS電晶體(未標出)。部分P1是一個選擇電路，經配置以接收外部信號SI、SE和D和來自部分P5的信號SEB，並且反應於信號SI、SE、SEB和D而輸出信號mx1和mx2。部分P2是一個主開關，經配置以接收來自部分P1的信號mx1和mx2、來自部分P3的信號mlb、來自部分P6的時鐘信號cb和來來自部分P7的時鐘信號cbb，並且反應於信號mx1和mx2以及時鐘信號cb和cbb而輸出信號mxx。部分P3是從屬開關，經配置以接收來自部分P2的信號mxx、來自部分P4的信號slbx、來自部分P6的時鐘信號cb和來自部分P7的時鐘信號cbb，並且反應於信號mxx和slbx以及時鐘信號cb和cbb而輸出信號mlb和sla。部分P4是輸出電路，經配置以接收信號sla，並且反應於信號sla而輸出信號slbx和Q。部分P5為反相器，經配置以接收信號SE，並且反應於信號SE而輸出信號SEB；部分P6為反相器，經配置以接收時鐘信號CP，並且反應於時鐘信號CP而輸出時鐘信號cb；部分P7是反相器，經配置以接收時鐘信號cb，並且反應於時鐘信號cb而輸出時鐘信號cbb。
如圖4D所示，IC元件400C的部分P1和P7位於電源軌PR4和PR3之間彼此相鄰、部分P2和P6位於電源軌PR3和PR2之間彼此相鄰、部分P3和P5位於電源軌PR2和PR1之間彼此相鄰、以及部分P4位於電源軌PR3和PR1之間與部分P2和P3相鄰。
除了包含電源軌PR1-PR4的對應部分之外，IC元件400C的部分P1-P7中的每一個包含上文關於圖4A和4B所討論的閘極G的每一個的一或多個實例的一部分或全部、金屬區段M1、通孔V1和金屬區段M2。為了清楚起見，標記了閘極G、通孔V1以及金屬區段M1和M2中的每一個的單一實例。
金屬區段Ml是與電源軌PRl-PR4位於同一層中的導電結構，例如，第一金屬或金屬零層。金屬區段M2是位於金屬區段M1和電源軌PR1-PR4之上的金屬層中的導電結構，例如第二金屬或金屬單層。通孔V1是位於金屬區段M1和M2之間並經配置以將金屬區段M1和M2彼此電氣連接的通孔結構。
如圖4E中所描繪的，IC元件400C還包含上文關於圖3所討論的導電區段MD和通孔VD的實例，以及閘極通孔VG。為了清楚起見，標記了每一個導電區段MD、通孔VD和閘極通孔VG的單一實例。
閘極通孔VG是位於閘極G和金屬區段Ml之間並經配置以將閘極G和金屬區段Ml的閘極電極彼此電氣連接的通孔結構。
IC元件400C在X方向上具有對應於閘極G的閘極間距的七倍的寬度，以及在Y方向上具有等於單元高度CHA三倍的高度。IC元件400C由此能夠具有比其他方法中的正反器電路面積更小的面積，例如，其中Y方向上的高度等於單元高度的一倍或兩倍的方法。IC元件400C是提供為說明目的而非限制性示例。在各種實施例中，具有不同於IC元件400C的配置的一或多個IC元件包含大於兩倍單元高度的高度，並且由此能夠具有比不包含大於兩倍單元高度的高度的方法更小的面積。
一種IC元件，例如上文關於圖1A-3所討論的IC元件100，基於包含能夠被包含在區域100A中的如圖4C-4E中所描繪的IC元件400C的設計製程，因此能夠具有比基於其他設計方法的IC元件減小的面積，例如，其中Y方向高度的倍數限制於一或兩個的方法。
圖5是根據一些實施例的製造IC元件的方法500的流程圖。方法500可操作以形成上文關於圖1A-3所討論的IC元件100及/或上文關於圖4A-4E所討論的IC元件400A-400C。
在一些實施例中，方法500的操作以圖5中描繪的順序執行。在一些實施例中，方法500的操作以不同於圖5的順序執行。在一些實施例中，在方法500的操作之前、之中及/或之後執行一或多個額外操作。
在一些實施例中，執行方法500的一些或全部操作包含執行如下文關於IC製造系統800和圖8所討論的一或多個操作。
在操作510，在一些實施例中，在半導體基板中形成第一井。形成第一井包含執行一或多個製造操作，例如沉積、植入或其他適於在基板中形成摻雜區域的製程。
在各種實施例中，形成第一井包含在p型基板或磊晶層中形成n型井或在n型基板或磊晶層中形成p型井。在一些實施例中，形成第一井包含在基板或磊晶層中形成第一井和第二井，第一井和第二井包含n型井和p型井。
在一些實施例中，形成第一井包含形成在第一區域中具有第一寬度並且在與第一區域相鄰的第二區域中具有第二寬度的第一井，第一寬度大於第二寬度。在一些實施例中，形成第一井包含在區域100A中形成具有寬度WWA並且在區域100B中具有寬度WWB的井W1，如上文關於圖2A-2C所討論的。在一些實施例中，形成第一井包含在區域100A和100B中形成井W1和W2中的每一個，如上文關於圖2A-2C所討論的。
在一些實施例中，形成第一井包含在形成第一區域的中第一部分和在第二區域中的第二部分，第一部分和第二部分由例如隔離結構的IC結構隔開。
在操作520，在基板中形成第一和第二多個主動區域。形成第一和第二主動區域包含根據形成一或多個主動區域(例如，如上文關於圖1A-4E所討論的主動區域AA1-AA6和AB1-AB4)執行一或多個製造操作，例如沉積及/或植入製程。
形成第一多個主動區域包含在第一方向上延伸並且在與第一方向垂直的第二方向上具有第一間距的第一多個主動區域，並且形成第二多個主動區域包含在第一方向上延伸、在第一方向上從第一多個主動區域偏移並且在第二方向上具有第二間距的第二多個主動區域。第二間距與第一間距的比率為3:2。
在一些實施例中，形成第一和第二多個主動區域包含形成具有間距CHA的主動區域AA1-AA6和形成具有間距CHB的主動區域AB1-AB4，如上文關於圖1A-3所討論的。
在一些實施例中，形成第一多個主動區域包含在井中形成第一多個主動區域的第一和第二主動區域，例如，如上文關於圖2A-2C所討論的在井Wl中形成主動區域AA2和AA3，並且形成第二多個主動區域包含在井中形成第二多個主動區域中的第一主動區域並且與第一多個主動區域中的第一主動區域相接續，例如，如上文關於圖2A-2C所討論的在井W1中形成主動區域AB2。
在操作530，在一些實施例中，形成包含第一多個主動區域的第一多個電晶體並且形成包含第二多個主動區域的第二多個電晶體。形成第一多個電晶體和第二多個電晶體的電晶體包含執行多個製造操作，例如微影、擴散、沉積、蝕刻、平坦化或其他適合於構建與源極和汲極結構相鄰並覆蓋半導體晶圓的主動區域的閘極結構的操作中的一或多個操作。在各種實施例中，形成第一和第二多個電晶體包含形成平面電晶體、FinFET電晶體、GAA電晶體或其他合適的IC元件。
在各種實施例中，形成第一和第二多個電晶體包含根據在第一和第二多個主動區域中及/或上形成S/D結構(例如，如上文關於圖3所討論的磊晶結構EA1-EA3、EB1和EB2)、在S/D結構上的導電結構(例如，上文關於圖3-4E所討論的導電區域MD)、閘極結構(例如，如上文關於圖4A-4E所討論的閘極G)、以及通孔結構(例如，如上文關於圖3-4E所討論的通孔VD和VG)來執行一或多個製造操作。
在操作540，在一些實施例中，構建第一和第二多個電晶體中的每一個的電氣連接，電氣連接包含多個電源軌。構建電氣連接包含構建經配置以傳播一或多個電子信號及/或功率位準的多個導電結構。
形成導電結構，例如閘極或汲極通孔、信號線、金屬線、電源軌等，包含執行多個製造操作，包含沉積和圖案化一或多個光阻層、執行一或多個蝕刻製程，並執行一或多個沉積製程，由此一或多種導電材料經配置以形成由一或多個連續介電層包圍的連續低電阻結構，從而使該連續低電阻結構選擇性地電氣連接各種相鄰特徵或與各種相鄰特徵隔離。在一些實施例中，形成導電結構包含執行鑲嵌或雙鑲嵌製程。
在一些實施例中，構建電氣連接包含構建上文關於圖3-4E所討論的通孔VD、VG或Vl和金屬區段MD、Ml或M2中的一或多個。
在一些實施例中，構建包含多個電源軌的電氣連接包含構建上文關於圖1B-4E所討論的電源軌PR1-PR4。在一些實施例中，構建多個電源軌包含構建覆蓋第一多個主動區域的第一和第二主動區域以及第二多個主動區域的第一主動區域的多個電源軌中的一電源軌，例如，如上文關於圖1B所討論的，構建覆蓋主動區域AA2、AA3和AB2的電源軌PR2。
藉由執行方法500的一些或全部操作，製造包含第一區域的IC元件，該第一區域包含具有第一間距的第一多個主動區域，該第一多個主動區域從具有第二間距的第二多個主動區域偏移，從而獲得上文關於IC元件100和400A-400C討論的好處。
圖6是根據一些實施例的產生對應於IC元件的IC佈局圖的方法600的流程圖，例如，上文關於圖1A-4E所討論的IC佈局圖/元件100或400A-400C。
在一些實施例中，方法600的一些或全部由電腦的處理器執行，例如，如下文關於圖7所討論的IC設計系統700的處理器702。
方法600的一些或全部操作能夠作為在設計公司中執行的設計過程的一部分來執行，例如，如下文關於圖8所討論的設計公司820。
在一些實施例中，方法600的操作按圖6中的順序執行。在一些實施例中，方法600的操作同時執行及/或以不同於圖6中的順序執行。在一些實施例中，在執行方法600的一或多個操作之前、之間、期間及/或之後執行一或多個操作。
在操作610，在一些實施例中，在IC佈局圖中界定第一井。在各種實施例中，界定第一井包含在p型基板或磊晶層中界定n型井或在n型基板或磊晶層中界定p型井。在一些實施例中，界定第一井包含在基板或磊晶層中界定第一和第二井，第一和第二井包含n型井和p型井。
在一些實施例中，界定第一井包含在IC佈局圖的相應的第一和第二區域中界定第一井的第一和第二部分，例如，如上文關於圖1A-4E所討論的IC元件100的區域100A和100B。
在一些實施例中，界定第一井包含界定在第一區域中具有第一寬度並且在與第一區域相鄰的第二區域中具有第二寬度的第一井，第一寬度大於第二寬度。在一些實施例中，界定第一井包含界定在區域100A中具有寬度WWA並且在區域100B中具有寬度WWB的井W1，如上文關於圖2A-2C所討論的。在一些實施例中，界定第一井包含界定區域100A和100B中的井W1和W2中的每一個，如上文關於圖2A-2C所討論的。
在一些實施例中，界定第一井包含界定第一區域中的第一部分和第二區域中的第二部分，第一和第二部分被界定IC結構的區域分隔，例如，界定隔離結構的區域。
在操作620，第一多個主動區域佈置在IC佈局圖的第一區域中，並且第二多個主動區域佈置在IC佈局圖的第二區域中。第二多個主動區域的相應第二間距與第一多個主動區域的相應第一間距的比率為3:2。
佈置第一多個主動區域包含在第一方向上延伸並且在與第一方向垂直的第二方向上具有第一間距的第一多個主動區域，並且佈置第二多個主動區域包含在第一方向上延伸、在第一方向上從第一多個主動區域偏移並且在第二方向上具有第二間距的第二多個主動區域。
在一些實施例中，佈置第一和第二多個主動區域包含將第一和第二多個主動區域佈置在IC佈局圖的相應第一和第二區域中，例如，如上文關於圖1A-4E所討論的IC元件100的區域100A和100B。
在一些實施例中，佈置第一和第二多個主動區域包含佈置具有間距CHA的主動區域AA1-AA6和形成具有間距CHB的主動區域AB1-AB4，如上文關於圖1A-3所討論的。
在一些實施例中，佈置第一多個主動區域包含在井中界定第一多個主動區域的第一和第二主動區域，例如，如上文關於圖2A-2C所討論的在井Wl中界定主動區域AA2和AA3，並且佈置第二多個主動區域包含在井中界定第二多個主動區域的第一主動區域並且與第一多個主動區域的第一主動區域相接續，例如，如上文關於圖2A-2C所討論的在井W1中界定主動區域AB2。
在操作630，具有等於第一間距的第一單元高度的第一多個單元被放置在第一區域中，並且具有等於第二間距的第二單元高度的第二多個單元被放置在第二區域中。
在一些實施例中，將具有第一單元高度的第一多個單元放置在第一區域中和將具有第二單元高度的第二多個單元放置在第二區域中包含，將具有單元高度CHA的一或多個單元行CA1-CA3放置在區域100A中，以及將具有單元高度CHB的單元行CB1和CB2之一或兩者放置在區域100B中，如上文關於圖1A-3所討論的。
在各種實施例中，在第一區域中放置具有第一單元高度的第一多個單元包含，放置具有總高度等於單元高度或兩倍單元高度的一或多個單元，例如，如下文關於圖4A和4B所討論的基於單元高度CHA的IC元件400A及/或400B，及/或具有大於兩倍單元高度的一或多個單元，例如，如下文關於圖4C-4E所討論的IC元件400C。
在各種實施例中，在第二區域中放置具有第二單元高度的第二多個單元包含，放置具有總高度等於單元高度或兩倍單元高度的一或多個單元，例如，如下文關於圖4A和4B所討論的基於單元高度CHB的IC元件400A及/或400B，及/或具有大於兩倍單元高度的一或多個單元，例如，單元高度CHB的倍數。
在一些實施例中，將具有第一單元高度的第一多個單元放置在第一區域中和將具有第二單元高度的第二多個單元放置在第二區域中包含，確定第二多個單元中的一或多個單元包含在對應於IC佈局圖的IC元件的時序關鍵路徑中。
確定單元是IC元件的時序關鍵路徑的一部分包含確定單元的一或多個電晶體對與時序相關的單元性能具有顯著影響。對與時序相關的單元性能的影響的重要性是根據一或多個預定標準，例如上升時間、下降時間、切換速度、電路頻寬等。
在各種實施例中，確定單元是IC元件的時序關鍵路徑的一部分是藉由接收使用者輸入及/或藉由根據對應於包含單元的IC元件的所有IC佈局圖中的一些佈局設計執行一或多種演算法(例如，一或多種電路模擬)來執行。
在各種實施例中，確定單元是IC元件的時序關鍵路徑的一部分是根據一或多個製造配方參數、一或多個電路性能規範及/或一或多個電路配置標準，例如，並聯或串聯電晶體佈置。
在一些實施例中，將具有第一單元高度的第一多個單元放置在第一區域中並且將具有第二單元高度的第二多個單元放置在第二區域中包含，界定與第一和第二區域中的每一個重疊的多個電源軌，例如，界定如上文關於圖1A-4E所討論的電源軌PR1-PR4。
在操作640，產生IC佈局圖，並且在一些實施例中，將IC佈局圖儲存在儲存裝置中。在一些實施例中，產生IC佈局圖包含使用IC設計系統產生具有GDSII文件格式、DFII文件格式或其他合適格式的電子文件，例如，如下文關於圖7所討論的IC設計系統700。
在各種實施例中，將IC佈局圖儲存在儲存裝置中包含將IC佈局圖儲存在非揮發性電腦可讀取記憶體或單元庫(例如數據庫)中，及/或包含通過網路儲存IC佈局圖。在一些實施例中，將IC佈局圖儲存在儲存裝置中包含將IC佈局圖儲存在IC設計儲存器707中或通過IC設計系統700的網路714，如下文關於圖7所討論的。
在操作650，在一些實施例中，基於IC佈局圖製造一或多個半導體光罩中的至少一個或半導體IC的一層中的至少一組件。下文關於圖8所討論的在半導體IC的層中製造一或多個半導體光罩或至少一組件。
在操作660，在一些實施例中，基於IC佈局圖執行一或多個製造操作。在一些實施例中，執行一或多個製造操作包含基於IC佈局圖執行一或多個微影曝光。下文關於圖8所討論的基於IC佈局圖執行一或多個製造操作，例如，一或多個微影曝光。
藉由執行方法600的一些或全部操作，產生對應於包含第一區域的IC元件的IC佈局圖，該第一區域包含具有第一間距的第一多個主動區域，該第一多個主動區域從具有第二間距的第二多個主動區域偏移，從而獲得上文關於IC元件100和400A-400C所討論的好處。
圖7是根據一些實施例的IC設計系統700的區塊圖。根據一些實施例，這裡描述的根據一或多個實施例設計IC佈局圖的方法是可實現的，例如，使用IC設計系統700。在一些實施例中，IC設計系統700是APR系統、包含APR系統、或者是APR系統的一部分，可用於執行APR方法。
[0128] 在一些實施例中，IC設計系統700是包含硬體處理器702和非暫時性電腦可讀取儲存媒體704的通用電腦裝置。儲存媒體704，除其他外，用電腦程式碼706(即，一組可執行指令)編碼(即，儲存)。硬體處理器702對指令706的執行代表(至少部分地)EDA工具，其實現了方法的一部分或全部，例如，產生上述IC佈局圖的方法600(下文中，提到的過程及/或方法)。
處理器702經由匯流排708電氣耦接電腦可讀取儲存媒體704。處理器702還通過匯流排708電氣耦接I/O介面77。網路介面712還通過匯流排708電氣連接處理器702。網路介面712連接到網路714，使得處理器702和電腦可讀取儲存媒體704能夠通過網路714連接到外部元件。處理器702經配置以執行在電腦可讀取儲存媒體704中編碼的電腦程式碼706，以便使IC設計系統700可用於執行部分或全部所提到的過程及/或方法。在一或多個實施例中，處理器702是中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體704是電子、磁、光、電磁、紅外線及/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體704包含半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體704包含光碟唯讀記憶體(CD-ROM)、光碟讀/寫(CD-R/W)及/或數位影音光碟(DVD)。
在一或多個實施例中，儲存媒體704儲存電腦程式碼706，該電腦程式碼706經配置以使IC設計系統700(其中這樣的執行代表(至少部分地)EDA工具)可用於執行部分或全部所提到的過程及/或方法。在一或多個實施例中，儲存媒體704還儲存有助於執行部分或全部所提到的過程及/或方法的信息。在一或多個實施例中，儲存媒體704包含IC設計儲存器707，其經配置以儲存一或多個IC佈局圖，例如上文關於圖1-4E所討論的IC佈局圖100或400A-400C。
IC設計系統700包含I/O介面710。I/O介面710耦接外部電路。 在一或多個實施例中，I/O介面710包含用於向處理器702傳送信息和命令的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控屏幕及/或游標鍵。
IC設計系統700還包含耦接處理器702的網路介面712。網路介面712允許IC設計系統700與網路714通訊、一或多個其他電腦系統連接到網路714。網路介面712包含藍牙、WIFI、WIMAX、GPRS、WCDMA等無線網路介面；或有線網路介面，例如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或多個IC設計系統700中實施部分或全部所提到的過程及/或方法。
IC設計系統700經配置以通過I/O介面710接收信息。通過I/O介面710接收的信息包含指令、數據、設計規則、標準單元庫及/或由處理器702處理的其他參數中的一或多個。該信息經由匯流排708被傳送到處理器702。IC設計系統700經配置以通過I/O介面710接收與UI相關的信息。該信息作為使用者介面(UI)742儲存在電腦可讀取媒體704中。
在一些實施例中，部分或全部所提到的過程及/或方法被實現為由處理器執行的獨立軟體應用程式。在一些實施例中，部分或全部所提到的過程及/或方法被實現為作為一部分額外軟體應用程式的軟體應用程式。在一些實施例中，部分或全部所提到的過程及/或方法被實現為軟體應用程式的外掛程式。在一些實施例中，所提到的過程及/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用程式。在一些實施例中，部分或全部所提到的過程及/或方法被實現為由IC設計系統700使用的軟體應用程式。在一些實施例中，包含標準單元的佈局圖是使用諸如可從CADENCE DESIGN SYSTEMS，Inc.取得的工具或其他合適的佈局產生工具產生的。
在一些實施例中，這些過程被實現為儲存在非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的示例包含但不限於外部/可移除及/或內部/內建儲存器或記憶體單元，例如，一或多個光碟，例如，DVD、磁碟，例如硬碟、半導體記憶體，例如ROM、RAM、記憶卡等。
圖8是根據一些實施例的IC製造系統800和與其相關聯的IC製造流程區塊圖。在一些實施例中，基於IC佈局圖，使用製造系統800製造(A)一或多個半導體光罩，或(B)半導體積體電路層中的至少一個組件中的至少一個。
在圖8中，IC製造系統800包含在與製造IC元件860相關的設計、開發、製造週期及/或服務中彼此互動的企業，例如設計公司820、光罩公司830和IC製造商/代工廠("fab")850。系統800中的企業通過通訊網路連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是各種不同的網路，例如內部網路和網際網路。通訊網路包含有線及/或無線通訊通道。每一個企業與一或多個其他企業互動並向一或多個其他企業提供服務，及/或從一或多個其他企業接收服務。在一些實施例中，設計公司820、光罩公司830和IC製造廠850中的兩個或更多個由單一更大的公司持有。在一些實施例中，設計公司820、光罩公司830和IC製造廠850中的兩個或更多個共存於共同設備中並使用共同資源。
設計公司(或設計團隊)820產生IC設計佈局圖822。IC設計佈局圖822包含各種幾何圖案，例如，上文討論的IC佈局圖。幾何圖案對應於構成要製造的IC元件860的各種組件的金屬、氧化物或半導體層的圖案。各種層結合形成各種IC特徵。例如，IC設計佈局圖822的一部分包含各種IC特徵，例如主動區域、閘極電極、源極和汲極、層間互連的金屬線或通孔以及用於接合焊盤的開口，以形成在半導體基板(例如，矽晶圓)中和位於半導體基板上的各種材料層。設計公司820實施合適的設計程式以形成IC設計佈局圖822。設計程式包含邏輯設計、物理設計或佈局佈線中的一或多項。IC設計佈局圖822呈現在一或多個具有幾何圖案信息的數據文件中。例如，IC設計佈局圖822可以用GDSII文件格式或DFII文件格式表達。
光罩公司830包含數據準備832和光罩製造844。光罩公司830使用IC設計佈局圖822來製造一或多個光罩845以用於根據IC設計佈局圖822製造IC元件860的各個層。光罩公司830執行光罩數據準備832，其中IC設計佈局圖822轉換成代表性數據文件(RDF)。光罩數據準備832提供RDF給光罩製造844。光罩製造844包含光罩寫入器。光罩寫入器將RDF轉換為基板上的影像，例如光罩(倍縮光罩)845或半導體晶圓853。設計佈局圖822由光罩數據準備832控制以符合光罩寫入器的特定特性及/或IC製造廠850的要求。在圖8中，光罩數據準備832和光罩製造844被繪示為單獨的元件。在一些實施例中，光罩數據準備832和光罩製造844可以統稱為光罩數據準備。
在一些實施例中，光罩數據準備832包含光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，例如可能由繞射、干涉、其他製程效應等引起的影像誤差。OPC調整IC設計佈局圖822。在一些實施例中，光罩數據準備832包含進一步的解析度增強技術(RET)，例如離軸照明、次級解析度輔助特徵、相移光罩、其他合適的技術等或其組合。在一些實施例中，還使用反相微影技術(ILT)，其將OPC視為反相成像問題。
在一些實施例中，光罩數據準備832包含光罩規則檢查器(MRC)，其檢查經過具有一組光罩產生規則的OPC處理的IC設計佈局圖822，這些規則包含某些幾何及/或連接限制以確保足夠的裕度，以考慮半導體製造過程中的可變性等。在一些實施例中，MRC修改IC設計佈局圖822以補償光罩製造844期間的限制，這可以回復由OPC執行的部分修改以滿足光罩產生規則。
在一些實施例中，光罩數據準備832包含微影製程檢查(LPC)，模擬將由IC製造廠850實施以製造IC元件860的過程。LPC根據IC設計佈局圖822模擬該過程以產生模擬的製造元件，例如，IC元件860。LPC模擬中的製程參數可以包含與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造過程的其他方面相關聯的參數。LPC考慮各種因素，例如空間影像對比度、聚焦深度("DOF")、光罩誤差增強因子("MEEF")、其他合適的因素等或其組合。在一些實施例中，在已經由LPC產生模擬製造的元件之後，如果模擬元件的形狀不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步改善IC設計佈局圖822。
應當理解的是，為了清楚起見，已經簡化了光罩數據準備832的以上描述。在一些實施例中，數據準備832包含額外特徵，例如根據製造規則修改IC設計佈局圖822的邏輯操作(LOP)。此外，在數據準備832期間應用於IC設計佈局圖822的過程可以以各種不同的順序執行。
在光罩數據準備832之後和光罩製造844期間，根據修改的IC設計佈局圖822製造一光罩845或一組光罩845。在一些實施例中，光罩製造844包含根據IC設計佈局圖822執行一或多次微影曝光。在一些實施例中，根據修改的IC設計佈局圖822，使用一電子束(e-beam)或多個電子束的機制在光罩(光罩或倍縮光罩)845上形成圖案。光罩845可以是以各種技術形成。在一些實施例中，使用二元技術形成光罩845。在一些實施例中，光罩圖案包含不透明區域和透明區域。用於曝光已塗覆在晶圓上的影像敏感材料層(例如，光阻)的輻射束，例如紫外線(UV)或EUV束，被不透明區域阻擋並透射穿過透明區域。在一示例中，光罩845的二元光罩版本包含透明基板(例如，熔融石英)和塗覆在二元光罩的不透明區域中的不透明材料(例如，鉻)。在另一示例中，使用相移技術形成光罩845。在光罩845的相移光罩(PSM)版本中，形成在相移光罩上的圖案中的各種特徵經配置以具有適當的相位差以提高解析度和成像質量。在各種示例中，相移光罩可以是減弱的PSM或交替PSM。光罩製造844產生的光罩用於多種製程。例如，這樣的光罩用於離子植入製程以在半導體晶圓853中形成各種摻雜區域、在蝕刻製程中以在半導體晶圓853中形成各種蝕刻區域、及/或在其他合適的製程中。
IC製造廠850是IC製造行業，其包含一或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC製造廠850是半導體代工廠。例如，可以有一家製造設施用於多個IC產品的前端製造(生產線前端(FEOL)製造)，而第二家製造設施可以為IC產品的互連和封裝提供後端製造(生產線後端(BEOL)製造)，而第三家製造設施可以為代工業務提供其他服務。
IC晶圓廠850包含晶圓製造工具852，該晶圓製造工具852經配置以在半導體晶圓853上執行各種製造操作，從而根據光罩(例如光罩845)製造IC元件860。在各種實施例中，製造工具852包含晶圓步進機、離子植入機、光阻塗布機、處理腔室(例如，CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統中的一或多個，或能夠執行如本文所討論的一或多種合適的製造製程的其他製造設備。
IC製造廠850使用由光罩公司830製造的光罩845來製造IC元件860。因此，IC製造廠850至少間接地使用IC設計佈局圖822來製造IC元件860。在一些實施例中，半導體晶圓853由IC製造廠850使用光罩845製造形成IC元件860。在一些實施例中，IC製造包含至少間接地根據IC設計佈局圖822執行一或多次微影曝光。半導體晶圓853包含其上形成有材料層的矽基板或其他合適的基板。半導體晶圓853還包含各種摻雜區域、介電特徵、多層互連件等中的一或多個(在隨後的製造步驟中形成)。
關於IC製造系統(例如，圖8的系統800)以及與其相關聯的IC製造流程的細節可以在，例如，於2016年2月9日授權的美國專利第9,256,709號、於2015年10月1日公開的美國早期公開第20150278429號、於2014年2月6日公開的美國早期公開第20140040838號、和2007年8月21日授權的美國專利第7,260,442號中找到，通過引用將其全部內容併入本文。
在一些實施例中，IC元件包含：第一多個主動區域，其在第一方向上延伸並在與第一方向垂直的第二方向上具有第一間距，以及第二多個主動區域，其在第一方向上延伸，在第一方向上從第一多個主動區域偏移，且在第二方向上具有第二間距，第二間距與第一間距的比率為3:2。在一些實施例中，第一多個主動區域包含與相鄰的n型主動區域對交替的相鄰p型主動區域對，並且第二多個主動區域包含一或多個子集，每一個子集包含總共四個相鄰的主動區域，佈置為單獨的p型主動區域，與單獨的n型主動區域交替。在一些實施例中，第一多個主動區域中的主動區域在第二方向上具有第一寬度，並且第二多個主動區域中的主動區域在第二方向上具有大於第一寬度的第二寬度。在一些實施例中，第一多個主動區域中的每一個主動區域具有相同第一寬度的第一寬度，並且第二多個主動區域的每一個主動區域具有相同第二寬度的第二寬度。在一些實施例中，IC元件包含沿第一方向上延伸的多個電源軌，其中多個電源軌中的每一個電源軌位於第一多個主動區域的相鄰p型主動區域或第一多個主動區域的相鄰n型主動區域之間，多個電源軌的第一至第四相鄰電源軌與第二多個主動區域的一或多個子集的子集對齊。在一些實施例中，多個電源軌的第一至第四相鄰電源軌的第二電源軌覆蓋第二多個主動區域的單獨的p型主動區域，並且多個電源軌的第一至第四相鄰電源軌的第三電源軌覆蓋第二多個主動區域中的單獨的n型主動區域。在一些實施例中，第一多個主動區域在沿第二方向延伸的邊界處與第二多個主動區域相鄰，連續井延伸跨越邊界，第一多個主動區域的相鄰主動區域對位於連續井中，並且第二多個主動區域中的單一主動區域位於連續井中並且與第一多個主動區域的相鄰主動區域對中的第一主動區域相接續。在一些實施例中，對應於第一多個主動區域中的相鄰主動區域對的位置的連續井的第一部分在第二方向上具有第一寬度，對應於第二多個主動區域中的單一主動區域的位置的連續井的第二部分在第二方向上具有第二寬度，並且第一寬度大於第二寬度。在一些實施例中，連續井的第二部分在第一方向上與第一多個主動區域的相鄰主動區域對中的第二主動區域對齊。在一些實施例中，連續井是n型井，並且第一多個主動區域的相鄰主動區域對以及第二多個主動區域的單一主動區域的每一個主動區域是p型主動區域。
在一些實施例中，IC元件包含：第一和第二電源軌，其在第一方向上延伸；第一多個主動區域，其在第一方向上延伸；以及第二多個主動區域，其在第一方向上延伸並在第一方向上從第一多個主動區域偏移。第一電源軌電氣連接第一多個主動區域的第一主動區域和第二多個主動區域的第一主動區域，第二電源軌電氣連接第一多個主動區域的第二主動區域和第二多個主動區域中的第二主動區域，第一多個主動區域包含位於第一主動區域和第二主動區域之間並電氣連接第二電源軌的第三主動區域，以及第二多個主動區域的第一主動區域和第二主動區域是第二多個主動區域的相鄰主動區域。在一些實施例中，第一多個主動區域中的第一主動區域與第二多個主動區域中的第一主動區域相接續，並且第一多個主動區域中的第二主動區域與第二多個主動區域中的第二主動區域相接續。在一些實施例中，IC元件包含井，其中第一多個主動區域的第二和第三主動區域和第二多個主動區域的第二主動區域中的每一個都位於井中。在一些實施例中，第一電源軌覆蓋第一多個主動區域的第一主動區域和第二多個主動區域的第一主動區域中的每一個，並且第二電源軌覆蓋第一多個主動區域的第二主動區域和第二多個主動區域中的第二主動區域中的每一個。在一些實施例中，第一和第二多個主動區域中的每一個都覆蓋在基板上，並且第二電源軌覆蓋在第一多個主動區域的第二和第三主動區域之間以及第二多個主動區域的第一和第二主動區域之間的基板上。在一些實施例中，第一多個主動區域中的每一個主動區域在與第一方向垂直的第二方向上具有第一寬度，並且第二多個主動區域中的每一個主動區域在第二方向上具有大於第一寬度的第二寬度。
在一些實施例中，一種製造IC元件的方法包含：形成在第一方向上延伸並在與第一方向垂直的第二方向上具有第一間距的第一多個主動區域，以及形成在第一方向上延伸、在第一方向上從第一多個主動區域偏移並且在第二方向上具有第二間距的第二多個主動區域。第二間距與第一間距的比率為3:2。在一些實施例中，該方法包含形成井，其中形成第一多個主動區域包含在井中形成第一多個主動區域的第一和第二主動區域，並且形成第二多個主動區域包含在井中形成第二多個主動區域的第一主動區域並且與第一多個主動區域的第一主動區域相接續。在一些實施例中，形成井包含形成在第二方向上具有對應於第一多個主動區域的第一主動區域和第二主動區域的第一寬度以及在第二方向上具有對應於第二多個主動區域的第一主動區域的第二寬度的井，並且第一寬度大於第二寬度。在一些實施例中，該方法包含形成包含第一多個主動區域的第一多個電晶體和包含第二多個主動區域的第二多個電晶體，以及構建第一和第二多個電晶體中的每一個的電氣連接，電氣連接包含多個電源軌，其中，多個電源軌中的電源軌覆蓋第一多個主動區域的第一和第二主動區域以及第二多個主動區域的第一主動區域。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作設計或修改其他程式及結構以實施相同於本文中所引入之實施例之目的及/或達成相同於本文中所引入之實施例之優點的一基礎。熟習技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。
100:積體電路(IC)元件 100A:區域 100B:區域 100AB:邊界 100S:基板 400A-400C:IC元件 500:方法 510:操作區塊 520:操作區塊 530:操作區塊 540:操作區塊 600:方法 610:操作區塊 620:操作區塊 630:操作區塊 640:操作區塊 650:操作區塊 660:操作區塊 700:系統 702:處理器 704:儲存媒體 706:指令 707:IC設計儲存器 708:匯流排 710:I/O介面 712:網路介面 714:網路 742:使用者介面(UI) 800:系統 820:設計公司 822:IC設計佈局圖 830:光罩公司 832:數據準備 844:光罩製造 845:光罩 850:IC製造廠 852::製造工具 853:晶圓 860:IC元件 A-A'/B-B':截面線 AA1-AA6:主動區域 AB1-AB4:主動區域 CA1-CA3:單元行 CB1-CB2:單元行 cb:時鐘信號 cbb:時鐘信號 CP:時鐘信號 CHA:單元高度 CHB:單元高度 D:信號 EA1-EA3:磊晶結構 EB1-EB2:磊晶結構 G:閘極 MD:金屬區段 Ml:金屬區段 M2:金屬區段 mlb:信號 mx1:信號 mx2:信號 mxx:信號 O1-O3:偏移 P1-P7:IC元件400C的部分 PR1-PR4:電源軌 Q:信號 sla:信號 slbx:信號 SE:信號 SEB:信號 SI:信號 VD:通孔 VG:通孔 Vl:通孔 WA:寬度 WWA:寬度 WB:寬度 WWB:寬度 W1:井
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A和1B是根據一些實施例的IC元件圖。
圖2A-2C是根據一些實施例的IC元件圖。
圖3是根據一些實施例的IC元件圖。
圖4A-4E是根據一些實施例的IC元件圖。
圖5是根據一些實施例的製造IC元件的方法流程圖。
圖6是根據一些實施例的產生IC佈局圖的方法流程圖。
圖7是根據一些實施例的IC佈局圖產生系統的區塊圖。
圖8是根據一些實施例的IC製造系統和與其相關聯的IC製造流程區塊圖。
100:積體電路元件
100A:區域
100B:區域
100AB:邊界
CHA:單元高度
CHB:單元高度

Claims (10)

  1. 一種積體電路(IC)元件，包含：第一多個主動區域，其在一第一方向上延伸並在與該第一方向垂直的一第二方向上具有一第一間距；及第二多個主動區域，其在該第一方向上延伸，在該第一方向上從該等第一多個主動區域偏移，並且在該第二方向上具有一第二間距，其中該第二間距與該第一間距的比率為3：2。
  2. 如請求項1之IC元件，其中該等第一多個主動區域包含與相鄰n型主動區域對交替的相鄰p型主動區域對，及該等第二多個主動區域包含一或多個子集，每一個子集包含總共四個相鄰主動區域，經佈置為與單獨的n型主動區域交替的單獨的p型主動區域。
  3. 如請求項2之IC元件，其中該等第一多個主動區域的該等主動區域在該第二方向上具有第一寬度，及該等第二多個主動區域的該等主動區域在該第二方向上具有大於該等第一寬度的第二寬度。
  4. 一種積體電路(IC)元件，包含： 第一和第二電源軌，其在一第一方向上延伸；第一多個主動區域，其在該第一方向上延伸；及第二多個主動區域，其在該第一方向上延伸並在該第一方向上從該等第一多個主動區域偏移，其中該第一電源軌電氣連接該等第一多個主動區域的一第一主動區域和該等第二多個主動區域的一第一主動區域，該第二電源軌電氣連接該等第一多個主動區域的一第二主動區域和該等第二多個主動區域的一第二主動區域，該等第一多個主動區域包含位於該第一和該第二主動區域之間並電氣連接該第二電源軌的一第三主動區域，及該等第二多個主動區域的該第一和該第二主動區域是該等第二多個主動區域的相鄰主動區域。
  5. 如請求項4之IC元件，其中該等第一多個主動區域的該第一主動區域與該等第二多個主動區域的該第一主動區域相接續，及該等第一多個主動區域的該第二主動區域與該等第二多個主動區域的該第二主動區域相接續。
  6. 如請求項4之IC元件，其中該第一電源軌覆蓋該等第一多個主動區域的該第一主動區域和該等第二多個主動區域的該第一主動區域的每一個，及 該第二電源軌覆蓋該等第一多個主動區域的該第二主動區域和該等第二多個主動區域的該第二主動區域的每一個。
  7. 如請求項4之IC元件，其中該等第一多個主動區域的每一個主動區域在與該第一方向垂直的一第二方向上具有一第一寬度，及該等第二多個主動區域的每一個主動區域在該第二方向上具有大於該第一寬度的一第二寬度。
  8. 一種製造積體電路(IC)元件的方法，該方法包含：形成在一第一方向上延伸並在與該第一方向垂直的一第二方向上具有一第一間距的第一多個主動區域；及形成在該第一方向上延伸、在該第一方向上從該等第一多個主動區域偏移並且在該第二方向上具有一第二間距的第二多個主動區域，其中該第二間距與該第一間距的比率為3：2。
  9. 如請求項8之方法，進一步包含形成一井，其中形成該等第一多個主動區域包含在該井中形成該等第一多個主動區域的第一和第二主動區域；及形成該等第二多個主動區域包含在該井中形成該等第二多個主動區域的一第一主動區域並且與該等第一多個主動區域的該第一主動區域相接續。
  10. 如請求項8之方法，進一步包含：形成包含該等第一多個主動區域的第一多個電晶體和包含該等第二多個主動區域的第二多個電晶體；及構建該等第一和該等第二多個電晶體中的每一個的電氣連接，該等電氣連接包含多個電源軌，其中該等多個電源軌中的一電源軌覆蓋該等第一多個主動區域的第一和第二主動區域以及該等第二多個主動區域的一第一主動區域。
TW111115083A 2021-05-13 2022-04-20 基於混合單元的元件、佈局和方法 TWI814351B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163188329P 2021-05-13 2021-05-13
US63/188,329 2021-05-13
US17/452,338 2021-10-26
US17/452,338 US20220367460A1 (en) 2021-05-13 2021-10-26 Hybrid cell-based device, layout, and method

Publications (2)

Publication Number Publication Date
TW202244774A TW202244774A (zh) 2022-11-16
TWI814351B true TWI814351B (zh) 2023-09-01

Family

ID=83121093

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115083A TWI814351B (zh) 2021-05-13 2022-04-20 基於混合單元的元件、佈局和方法

Country Status (3)

Country Link
US (1) US20220367460A1 (zh)
CN (1) CN115036304A (zh)
TW (1) TWI814351B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201816979A (zh) * 2016-08-08 2018-05-01 台灣積體電路製造股份有限公司 靜電放電裝置以及積體電路佈局產生系統
TW201944576A (zh) * 2018-04-19 2019-11-16 台灣積體電路製造股份有限公司 積體電路元件、記憶體陣列及積體電路元件的製造方法
TW201945828A (zh) * 2018-03-16 2019-12-01 台灣積體電路製造股份有限公司 具有非對稱鏡像佈局類比單元的積體電路
TW202018787A (zh) * 2018-10-31 2020-05-16 台灣積體電路製造股份有限公司 具有不同寬度之源極與汲極觸點的半導體裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610241B1 (en) * 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
KR102413610B1 (ko) * 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US9935012B1 (en) * 2016-11-28 2018-04-03 Globalfoundries Inc. Methods for forming different shapes in different regions of the same layer
US10629706B2 (en) * 2018-05-10 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin and gate dimensions for optimizing gate formation
US11063041B2 (en) * 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device including a power supply line and method of forming the same
US11682665B2 (en) * 2019-06-19 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor layout with different row heights

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201816979A (zh) * 2016-08-08 2018-05-01 台灣積體電路製造股份有限公司 靜電放電裝置以及積體電路佈局產生系統
TW201945828A (zh) * 2018-03-16 2019-12-01 台灣積體電路製造股份有限公司 具有非對稱鏡像佈局類比單元的積體電路
TW201944576A (zh) * 2018-04-19 2019-11-16 台灣積體電路製造股份有限公司 積體電路元件、記憶體陣列及積體電路元件的製造方法
TW202018787A (zh) * 2018-10-31 2020-05-16 台灣積體電路製造股份有限公司 具有不同寬度之源極與汲極觸點的半導體裝置

Also Published As

Publication number Publication date
CN115036304A (zh) 2022-09-09
US20220367460A1 (en) 2022-11-17
TW202244774A (zh) 2022-11-16

Similar Documents

Publication Publication Date Title
US11861282B2 (en) Integrated circuit fin structure manufacturing method
CN108155186B (zh) 具有单元结构的半导体器件及其布局方法
CN110660800B (zh) 半导体器件和生成布局图的方法
TWI709160B (zh) 產生積體電路及其胞元的佈局圖的方法與積體電路裝置
KR102459562B1 (ko) 하이브리드 시트 레이아웃, 방법, 시스템, 및 구조물
KR102558320B1 (ko) 집적 회로 디바이스 및 방법
TW202213645A (zh) 半導體裝置及製造積體電路之方法
CN115528023A (zh) 集成电路装置及其制造方法
KR102367627B1 (ko) 집적 회로
US20230342535A1 (en) Integrated circuit, system and method of forming the same
TWI753307B (zh) 半導體結構、半導體裝置及產生積體電路佈局圖的方法
TW202334955A (zh) 積體電路裝置及製造積體電路裝置的方法
TWI806282B (zh) 積體電路裝置
US20230008866A1 (en) Semiconductor device and method of making
TWI782491B (zh) 積體電路佈局產生系統、積體電路結構以及產生積體電路佈局圖的方法
TWI814351B (zh) 基於混合單元的元件、佈局和方法
US20230067734A1 (en) Integrated circuit device, method and system
US20210343744A1 (en) Integrated circuit, system and method of forming the same
TWI810664B (zh) 阻抗降低之半導體裝置及其製造方法
CN219610436U (zh) 集成电路结构及集成电路装置
TWI831131B (zh) 積體電路及用於形成半導體結構的方法
CN219642839U (zh) 集成电路结构
US20230387014A1 (en) Method of manufacturing integrated circuit
TW202312440A (zh) 一次性可程式化位元單元