CN219642839U - 集成电路结构 - Google Patents
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Abstract
一种集成电路(integrated circuit,IC)结构包括在第一方向上在半导体基板中延伸的第一及第二主动区域；第一及第二栅极结构在垂直于第一方向的第二方向上延伸，其中第一及第二栅极结构中的每一者上覆于第一及第二主动区域中的每一者；第一类金属定义(metal‑like defined,MD)区段，其在第二方向上在第一与第二栅极结构之间延伸，且上覆于第一及第二主动区域中的每一者；及定位在第一MD区段与第一主动区域之间的隔离结构。第一MD区段电连接至第二主动区域且与第一主动区域的在第一及第二栅极结构之间的部分电隔离。
Description
技术领域
本揭示的一实施例是关于一种集成电路结构，特别是关于一种包含类金属定义区段以及隔离结构的集成电路结构。
背景技术
将集成电路(integrated circuit,IC)小型化的最新趋势已导致不断变得更小的装置，相比于早先技术，此些装置消耗更少功率，但以更高速度提供更多功能。已经由与日益严格的规范挂钩的设计及制造创新实现了此种小型化。使用各种电子设计自动化(electronic design automation,EDA)工具来产生、修订并验证半导体装置的设计，而同时确保符合IC结构设计及制造规范。
实用新型内容
本揭露的一实施例提供一种集成电路结构，包括第一主动区域及第二主动区域、第一栅极结构及第二栅极结构、第一类金属定义区段以及隔离结构。第一主动区域及第二主动区域在第一方向上在半导体基板中延伸。第一栅极结构及第二栅极结构在垂直于第一方向的第二方向上延伸。第一栅极结构及第二栅极结构中的每一者上覆于第一主动区域及第二主动区域中的每一者。第一类金属定义区段在第二方向上在第一栅极结构及第二栅极结构之间延伸，且上覆于第一主动区域及第二主动区域中的每一者。隔离结构定位在第一类金属定义区段与第一主动区域之间。第一类金属定义区段电连接至第二主动区域且与第一主动区域的在第一栅极结构及第二栅极结构之间的部分电隔离。
本揭露的另一实施例提供一种集成电路结构，包括第一电力导轨、第一主动区域及第二主动区域、第一栅极结构及第二栅极结构、第一类金属定义区段以及第一隔离结构。第一电力导轨在第一方向上在半导体基板中延伸。第一主动区域及第二主动区域在第一方向上在半导体基板中延伸。第一栅极结构及第二栅极结构在垂直于第一方向的第二方向上延伸。第一栅极结构及第二栅极结构中的每一者上覆于第一主动区域及第二主动区域中的每一者。第一类金属定义区段在第二方向上在第一栅极结构及第二栅极结构之间延伸且上覆于第一主动区域及第二主动区域中的每一者。第一隔离结构定位在第一类金属定义区段与第一主动区域的在第一栅极结构及第二栅极结构之间的部分之间。第一主动区域的在第一栅极结构及第二栅极结构之间的部分电连接至第一电力导轨。第一类金属定义区段电连接至第二主动区域的在第一栅极结构及第二栅极结构之间的部分且与第一电力导轨电隔离。
本揭露的另一实施例提供一种集成电路结构，包括第一主动区域及第二主动区域、第一栅极结构及第二栅极结构、隔离结构以及第一类金属定义区段。第一主动区域及第二主动区域在第一方向上在半导体基板中延伸。第一栅极结构及第二栅极结构在垂直于第一方向的第二方向上延伸，其中第一栅极结构及第二栅极结构中的每一者上覆于第一主动区域及第二主动区域中的每一者。隔离结构上覆于第一主动区域的在第一栅极结构及第二栅极结构之间的部分。第一类金属定义区段在第二方向上延伸且上覆于第一主动区域及第二主动区域中的每一者以及隔离结构。第一类金属定义区段电连接至第二主动区域且与第一主动区域的在第一栅极结构及第二栅极结构之间的部分电隔离。
附图说明
当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1A至图1E为根据一些实施例的IC布局图及对应IC结构的附图；
图2A及图2B为根据一些实施例的IC布局图及对应IC结构的附图；
图2C及图2D为根据一些实施例的IC布局图及对应IC结构的附图；
图3A至图3C为根据一些实施例的IC布局图及对应IC结构的附图；
图4为根据一些实施例的IC布局图及对应IC装置的平面图的附图；
图5为根据一些实施例的IC布局图及对应IC装置的平面图的附图；
图6为根据一些实施例的IC布局图及对应IC装置的平面图的附图；
图7为根据一些实施例的IC布局图及对应IC装置的平面图的附图；
图8为根据一些实施例的制造IC结构的方法的流程图；
图9为根据一些实施例的产生IC布局图的方法的流程图；
图10为根据一些实施例的IC布局图产生系统的方块图；
图11为根据一些实施例的IC制造系统的方块图以及与其相关联的IC制造流程。
【符号说明】
100A:IC布局/结构
100B:IC布局/结构
100C:IC布局/结构
100D:IC布局/结构
100E:IC布局/结构
200A:IC布局/结构
200C:IC布局/结构
300A:IC布局/结构
300B:IC布局/结构
300C:IC布局/结构
400:IC布局/装置
500:IC布局/装置
600:IC布局/装置
700:IC布局/装置
800:方法
810:操作
820:操作
830:操作
840:操作
850:操作
860:操作
900:方法
910:操作
920:操作
930:操作
940:操作
950:操作
960:操作
970:操作
1000:IC制造系统,IC布局图产生系统
1002:硬件处理器
1004:非暂时性的计算机可读储存媒体
1006:计算机程序码,指令
1007:布局库
1008:总线
1010:I/O接口
1012:网络接口
1014:网络
1042:使用者界面
1100:IC制造系统
1120:设计室
1122:IC设计布局图
1130:遮罩室
1132:遮罩数据准备
1144:遮罩制造
1145:遮罩
1150:IC晶圆厂
1152:制造工具
1153:半导体晶圆
1160:IC装置
A1:栅极
A2:栅极
AA:主动区/区域
AA1:主动区/区域
AA2:主动区/区域
AA3:主动区/区域
AA4:主动区/区域
B1:S/D端子
B2:S/D端子
B3:S/D端子
BP:电力导轨
BPR:电力导轨
BPR1:电力导轨
BPR2:电力导轨
BPR3:电力导轨
CP:信号
D:信号
D1:MD区/区段
D2:MD区/区段
D3:MD区/区段
D4:MD区/区段
D5:MD区/区段
D6:MD区/区段
D7:MD区/区段
D8:MD区/区段
D9:MD区/区段
D10:MD区/区段
D11:MD区/区段
D12:MD区/区段
D13:MD区/区段
EPI:磊晶层
G1:栅极区/结构
G2:栅极区/结构
G3:栅极区/结构
G4:栅极区/结构
G5:栅极区/结构
G6:栅极区/结构
G7:栅极区/结构
G8:栅极区/结构
G9:栅极区/结构
G10:栅极区/结构
G11:栅极区/结构
G12:栅极区/结构
G13:栅极区/结构
G14:栅极区/结构
GS:栅极区/结构
IS:隔离结构
M0:金属区/区段
MD:MD区/区段
MD/MD2:MD区/区段
MD2:第二MD区/区段
MS:金属区/区段
Q:信号
SE:信号
SI:信号
SUB:基板
T1:晶体管
T2:晶体管
V0:通孔区/结构
VB:通孔区/结构
VD:通孔区/结构
VDD:电源供应电压
VG:通孔区/结构
VSS:电源供应参考电压
X:方向
Y:方向
Z:方向
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件、值、步骤、操作、材料、布置或其类似者的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。预期其他部件、值、操作、材料、布置或其类似者。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖装置在使用中或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
在各种实施例中，基于IC布局图的IC结构包括至少一个隔离结构，其上覆于两个栅极结构之间的主动区域的一部分，例如，包括源极/漏极(source/drain,S/D)结构的一部分。此隔离结构使主动区域部分与上覆的类金属定义(metal-like defined,MD)区段电隔离，借以使上覆MD区段能够被包括在与包括主动区域部分的路径(例如，一系列晶体管连接或电源供应路径)分离的电路径中。通过在电路径中包括MD区段(在一些实施例中称作源极飞线连接)，可在各种电路(例如，正反器电路)中减少或消除金属区段的使用，借此与在MD区段与下伏主动区域之间不包括隔离结构的方法相比较而言减小了成本及面积。
如以下所论述，图1A至图7描绘一些实施例中的平面图及横截面图。图1A至图7中的每一者为结构图/布局图，其中元件符号表示用以至少部分地定义制造工艺(例如，以下关于图8论述的方法800及/或以下关于图11论述的与IC制造系统1100相关联的IC制造流程)中的对应IC结构特征的IC结构特征及IC布局特征。在一些实施例中，图1A至图7中的一或更多者为通过执行以下关于图9论述的方法900的操作中的一些或全部而产生的IC布局图的部分或全部。因此，图1A至图7中的每一者表示IC布局图及对应IC结构的平面图或横截面图。
出于说明目的，简化本文中诸图(例如，图1A至图7)中的每一者。诸图为IC布局图、结构及装置的视图，其中包括及排除了各种特征以便于以下论述。在各种实施例中，除了图1A至图7中所描绘的特征以外，IC结构、装置及/或布局图包括一或更多个特征，其对应于功率分配结构、金属互连件、接触件、通孔、栅极结构、源极/漏极(source/drain,S/D)结构或其他晶体管元件、隔离结构，或其类似者。
图1A至图1E为IC布局/结构100A至100E的附图，其包括主动区/区域AA的一部分，此主动区/区域AA在两个栅极区/结构GS之间且通过隔离结构IS与上覆的MD区/区段MD电隔离。图2A至图2D为IC布局/结构200A及200C的附图，其中上覆的MD区/区段MD/MD2连同金属区段M0及通孔区/结构VD一起被包括在两个主动区/区域AA之间的电路径中。图3A至图3C为IC布局/结构300A～300C的附图，其中MD区/区段MD上覆于一或更多个主动区域AA。图4至图7为IC布局/装置400～700的附图，其对应于正反器电路，此些正反器电路包括通过多个隔离结构IS个例与主动区/区域电隔离的MD区/区段。
除了IC布局/结构100A～300C或IC布局/装置400～700中的对应者以外，图1A至图7中的每一者根据附图角度描绘了方向X、Y或Z中的两者。
主动区(例如，以下论述的主动区/区域AA或AA1～AA4)是位于被包括在制造工艺中的IC布局图中的区，作为定义主动区域(亦称作氧化物扩散或定义(oxide diffusion ordefinition,OD))的一部分在半导体基板(例如，以下论述的基板SUB)中，直接地或在n型阱或p型阱区/区域(出于清楚目的未示出)中，其中形成有一或更多个IC装置特征(例如，S/D结构)。在一些实施例中，主动区域为平面晶体管结构、鳍片式场效应晶体管(fin field-effect transistor,FinFET)结构、环绕式栅极(gate-all-around,GAA)晶体管结构、纳米薄片结构或纳米导线结构的n型或p型主动区域。在各种实施例中，主动区域(结构)包括半导体材料(例如，硅(Si)、硅锗(SiGe)、碳化硅(SiC)或其类似者)、掺杂剂材料(例如，硼(B)、磷(P)、砷(As)、镓(Ga))或另一适当材料中的一或更多者。
在一些实施例中，纳米薄片结构包括具有n型或p型掺杂的一或更多种半导体材料的一或更多个层的连续体积。在各种实施例中，个别纳米薄片层包括给定半导体材料的单个单层或多个单层。在一些实施例中，主动区域(例如，纳米薄片结构)包括一或更多个磊晶层，例如，以下论述的磊晶层EPI。
MD区(例如，MD区/区段MD或多个MD区/区段D1～D13中的一者的区/区段)是位于被包括在制造工艺中的IC布局图中的导电区，作为定义半导体基板中及/或在半导体基板上的MD区段(亦称作导电区段或MD导电线或迹线)的一部分。在一些实施例中，MD区段包括至少一个金属层(例如，接触层)的一部分，此至少一个金属层上覆且接触基板且具有一厚度，该厚度足够小以使得能够在MD区段与上覆金属层(例如，第一金属层)之间形成绝缘层。在各种实施例中，MD区段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或适合于提供IC结构元件之间的低电阻电连接(即，电阻位准低于预定临限值，此预定临限值对应于对电路效能的基于电阻的效应的一或更多个容限位准)的另一金属或材料中的一或更多者。
在各种实施例中，MD区段包括半导体基板的部分及/或磊晶层，此磊晶层具有足以使区段具有低电阻位准的掺杂等级(例如，基于布植工艺)。在一些实施例中，经掺杂的MD区段包括一或更多种掺杂剂材料，其具有约1*1016每立方厘米(cm-3)或更大的掺杂浓度。
在一些实施例(例如，在图1B、图1D、图2A、图2B、图4及图5中描绘的实施例)中，制造工艺包括单个MD层，且MD区/区段对应于MD区/区段MD或多个MD区/区段D1～D13中的一者的MD区/区段。在一些实施例(例如，在图1C、图1E、图2C、图2D、图6及图7中描绘的实施例)中，制造工艺包括两个MD层(包括第一MD区/区段MD及第二MD区/区段MD2)，且多个MD区/区段D1～D13指示制造工艺中的两个MD层。
在图1A至图7中所描绘的各种实施例中，MD区/区段重叠/上覆于给定主动区/区域时所处的主动区/区域中的一些或全部对应于出于清楚目的而未进一步描绘的S/D结构。除了如以下关于隔离结构IS的个例所论述的以外，MD区/区段重叠/上覆主动区/区域时所处的位置对应于MD区段与下伏的主动区域部分及/或S/D结构之间的电连接。
图4至图7中所描绘的多个MD区/区段D1～D13中的MD区/区段具有根据切割MD区(出于清楚目的而未描绘)(在一些实施例中亦称作切割金属区)沿Y方向的配置。切割MD区是位于被包括在制造工艺中的IC布局图中的区，作为定义给定MD区段中的不连续性的一部分，借此使对应的相邻MD区段彼此电隔离。
隔离区/结构IS是位于被包括在制造工艺中的IC布局图中的区，作为定义包括一或更多种绝缘材料的体积的一部分，此一或更多种绝缘材料用以使下伏特征(例如，主动区域AA或AA1～AA4或MD区段MD)与上覆特征(例如，MD区段MD或MD2)电隔离。在各种实施例中，一或更多种绝缘材料包括二氧化硅、氮化硅(Si3N4)，及/或适合于在下伏特征与上覆特征之间提供高电阻路径(例如，电阻等于或大于针对给定制造工艺的指定临限值)的另一材料。
栅极区(例如，栅极区/结构GS或多个栅极区/结构G1～G14中的栅极区/结构)是位于被包括在制造工艺中的IC布局图中的区，作为定义栅极结构的一部分。栅极结构为包括一或更多个导电区段的体积，例如，栅电极，其包括大体上被一或更多种绝缘材料环绕的一或更多种导电材料(例如，多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一或更多种其他金属或其他适当材料)，此一或更多个导电区段借此用以控制提供给相邻栅极介电质层的电压。
介电层(例如，栅极介电层)为包括一或更多种绝缘材料的体积，例如，二氧化硅、氮化硅(Si3N4)及/或一或更多种其他适当材料(如具有小于3.8的介电常数值的低介电常数材料，或具有大于3.8或7.0的介电常数值的高介电常数材料，诸如，氧化铝(Al2O3)、氧化铪(HfO2)、五氧化二钽(Ta2O5)或氧化钽(TiO2))，其适合于提供IC结构元件之间的高电阻，即，电阻位准高于对应于对电路效能的基于电阻的效应的一或更多个容限位准的预定临限值。
多个栅极区/结构G1～G14具有根据切割栅极区(出于清楚目的而未绘示)(在一些实施例中亦称作切割多晶硅区)沿Y方向的配置。切割栅极区是位于被包括在制造工艺中的IC布局图中的区，作为定义给定栅极结构的栅电极中的不连续性的一部分，借此使栅电极的对应的相邻部分彼此电隔离。
金属区(例如，金属区/区段M0或MS或以下所论述的电力导轨BPR、BPR1～BPR3、BP或BP1～BP3)是位于被包括在制造工艺中的IC布局图中的区，作为定义在制造工艺的给定金属层中的包括一或更多种导电材料(例如，多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一或更多种其他金属或其他适当材料)的金属区段的一部分。
在图2A至图2D及图4至图7中所描绘的实施例中，金属区/区段M0及MS的个例在X方向上在第一金属层(在一些实施例中亦称作金属零层)中延伸。在图5及图7中所描绘的实施例中，金属区/区段MS的个例亦在Y方向上在第二金属层(在一些实施例中亦称作金属一层)中延伸。在一些实施例中，金属区/区段MS另外在X及Y方向上在金属层中延伸，例如，通过在Y方向上在第一金属层中延伸且在X方向上在第二金属层上延伸。
在图1D、图2A、图2B、图4及图5中所描绘的实施例中，电力导轨BPR及BPR1～BPR3(亦称作背侧电力导轨BPR及BPR1～BPR3)中的每一者对应于背侧制造工艺的一部分形成在半导体基板的背侧中的一或更多个金属层。在图1E、图2C、图2D、图6及图7中所描绘的实施例中，电力导轨BP及BP1～BP3中的每一者对应于制造工艺的内埋式金属层。在以下所论述的各种实施例中，电力导轨BPR、BPR1～BPR3、BP或BP1～BP3中的一者用以携载电源供应电压VDD或电源供应参考电压VSS。
通孔区(例如，以下论述的通孔区/结构VD、VG、V0或VB)是位于被包括在制造工艺中的IC布局图中的区，作为定义包括一或更多种导电材料的通孔结构的一部分，此一或更多种导电材料用以提供上覆导电结构与下伏导电结构之间的电连接。此上覆层在通孔区/结构VD、VG或V0的情形下对应于金属区段M0或MS，且在通孔区/结构VB的情形下对应于主动区/区域AA或AA1～AA4。下伏导电结构在通孔区/结构VD的情形下对应于MD区段或S/D结构，在通孔区/结构VG的情形下对应于栅电极，在通孔区/结构V0的情形下对应于第一金属层区/区段(例如，金属区/区段MS)，且在通孔区/结构VB的情形下对应于背侧电力导轨BPR或BPR1～BPR3。
在通孔区/结构VD、VG或V0的情形下，通孔结构借此在定位于半导体基板的前侧上的两个特征之间延伸。在通孔区/结构VB的情形下，通孔结构借此自定位于半导体基板的前侧上的主动区域延伸穿过半导体基板至背侧电力导轨中。
图1A描绘根据一些实施例的IC布局/结构100A的晶体管系列示意图及对应平面图。晶体管系列100A包括晶体管T1及T2，此两者为同一晶体管类型，n型金属氧化物半导体(n-type metal oxide semiconductor,NMOS)晶体管或p型金属氧化物半导体(p-typemetal oxide semiconductor,PMOS)晶体管。
晶体管T1包括栅极A1及S/D端子B1及B2，且晶体管T2包括栅极A2及S/D端子B2及B3，S/D端子B2借此为晶体管T1及T2的共享S/D端子。
晶体管系列100A包括在X方向上在基板SUB上延伸的主动区/区域AA的部分，及在Y方向上延伸且重叠/上覆于主动区/区域AA的栅极区/结构A1及A2的部分。MD区/区段MD的个例在对应于S/D结构B1、B2及B3的位置处重叠/上覆于主动区/区域AA。根据图1B及图1C中所描绘的实施例，对应于S/D结构B1及B3的MD区段MD的个例电连接至主动区域AA的下伏部分，且对应于S/D结构B2的MD区段MD的个例通过隔离结构IS(图1A中未示出)与栅极结构A1及A2之间的主动区域AA的部分电隔离。
图1B描绘根据一些实施例的IC布局/结构100B的横截面图，且图1C描绘根据一些实施例的IC布局/结构100C的横截面图。IC布局/结构100B为晶体管系列100A的实施例，其对应于包括单个MD层的制造工艺，且IC布局/结构100C为晶体管系列100A的实施例，其对应于包括两个MD层的制造工艺。
IC布局/结构100B及100C中的每一者包括主动区/区域AA的三个个例，中间个例包括对应于S/D结构B2的在栅极区/结构A1及A2之间的部分。隔离区/结构IS重叠/上覆于对应于S/D结构B2的主动区/区域部分。
在IC布局/结构100B中，隔离结构IS使S/D结构B2与MD区段MD电隔离。在IC布局结构100C中，S/D结构B2电连接至第一MD层中的上覆MD区段MD，且隔离结构IS使MD区段MD与第二MD层中的上覆MD区段MD2电隔离，借此亦使S/D结构B2与MD区段MD2电隔离。
在图1B及图1C中所描绘的实施例中的每一者中，隔离结构IS借此用以使S/D结构B2及主动区域AA的在栅极结构A1及A1之间的部分与对应的上覆MD区段MD或MD2隔离，以使得IC结构100B的MD区段MD及IC结构100C的MD区段MD2中的每一者能够被包括在与S/D结构B2分离的电路径中。
在图1B及图1C中所描绘的实施例中，此单独电路径包括主动区域AA的与包括S/D结构B2的个例相邻的额外个例，且在IC结构100C的情形下，为MD区段MD的额外个例。在各种实施例中，此单独电路径包括除了图1B及图1C中所描绘的彼些以外的元件及配置。
通过包括隔离区/结构IS及对应的MD区/区段MD或MD2，IC布局/结构100B及100C中的每一者包括与晶体管系列100A的S/D结构B2分离的电路径，且包括MD区段，借以可在包括IC布局/结构100B或100C中的一者的电路中减少金属区段的使用，借此与未在MD区段与下伏主动区域之间包括隔离结构的方法相比较而言减少了成本及面积。
图1D描绘根据一些实施例的IC布局/结构100D的横截面图，且图1E描绘根据一些实施例的IC布局/结构100E的横截面图。IC布局/结构100D对应于包括单个MD层的制造工艺，且IC布局/结构100E对应于包括两个MD层的制造工艺。
IC布局/结构100D及100E中的每一者包括主动区/区域AA的三个个例、隔离区/结构IS，及如以上关于图1A至图1C所论述进行配置的MD区/结构MD及MD2的对应个例。
IC布局/结构100D亦包括定位在基板SUB的背侧中的电力导轨BPR，及通孔区/结构VB，此通孔区/结构VB用以使电力导轨BPR电连接至主动区域AA的中间个例的下伏于隔离结构IS的部分。
IC布局/结构100E亦包括与主动区域/区域AA的中间个例相邻的内埋式电力导轨BP，及MD区/区段MD的个例，其用以使电力导轨BP电连接至主动区域AA的中间个例的下伏于隔离结构IS的部分。
IC布局/结构100D及100E中的每一者借此包括与至对应电力导轨BPR或BP的电连接分离的包括MD区/区段MD或MD2的对应个例的电路径。在图1D及图1E中所描绘的实施例中，此单独电路径包括主动区域AA的额外个例，且在IC结构100E的情形下，为MD区段MD的额外个例。在各种实施例中，此单独电路径包括除了图1D及图1E中所描绘的彼些以外的元件及配置。
包括IC布局/结构100D或100E中的一者的电路借此能够减少在电路径中使用金属区段，借以获得以上关于IC布局/结构100B及100C所论述的益处。
图2A及图2B描绘根据一些实施例的IC布局/结构200A的相应平面图及横截面图，且图2C及图2D描绘根据一些实施例的IC布局/结构200C的相应平面图及横截面图。IC布局/结构200A对应于包括单个MD层的制造工艺，且IC布局/结构200C对应于包括两个MD层的制造工艺。
IC布局/结构200A及200C中的每一者包括在X方向上延伸的主动区/区域AA的两个个例及在Y方向上延伸的栅极区/结构GS的四个个例，栅极区/结构GS的每一个例重叠/上覆于主动区/区域AA的每一个例。IC布局/结构200A及200C中的每一者亦包括隔离区/结构IS，其重叠/上覆于主动区/区域AA的第一个例；通孔区/结构VD，其重叠/上覆于隔离区/结构IS及主动区/区域AA的第一个例；通孔区/结构VD，其重叠/上覆于主动区/区域AA的第一个例；及金属区/结构M0，其在X方向上延伸且重叠/上覆于通孔区/结构VD的每一个例。
在图2B及图2D中所描绘的实施例中，主动区/区域AA包括对应于处在MD区/区段MD的个例重叠/上覆于主动区/区域AA的位置处的S/D结构的磊晶层EPI的个例。在一些实施例中，主动区/区域AA不包括对应于处在MD区/区段MD的个例重叠/上覆于主动区/区域AA的一些或全部位置处的S/D结构的磊晶层EPI的个例。
IC布局/结构200A亦包括如以上关于图1D所论述进行配置的背侧电力导轨BPR及通孔区/结构VB，且IC布局/结构200C亦包括如以上关于图1E所论述进行配置的内埋式电力导轨BP及MD区/结构MD的个例。图2D包括虚线，以指示内埋式电力导轨BP处在不同于IC布局/结构100C的其他特征的横截面平面的横截面平面中。IC布局/结构200A及200C中的每一者借此用以包括在对应电力导轨与下伏于隔离结构IS的第一主动区域AA的第一部分之间的电路径。
如图2A及图2B中所描绘，MD区/区段MD的第一个例重叠/上覆于隔离区/结构IS及主动区/区域AA的第一个例的第一部分，在Y方向上在栅极区/结构GS的两个个例之间延伸，且重叠/上覆于主动区/区域AA的第二个例的对应部分。MD区/结构MD的第二个例重叠/上覆于主动区/区域AA的第一个例的第二部分。
MD区/区段MD的第一及第二个例、通孔区/结构VD的两个个例以及金属区/结构M0借此用作主动区/区域AA的第一个例的第二部分与主动区/区域AA的第二个例的部分之间的电路径，此电路径与主动区/区域AA的第一个例的第一部分与电力导轨BPR之间的电路径分离。
如图2C及图2D中所描绘，MD区/区段MD2的第一个例重叠/上覆于隔离区/结构IS、MD区/区段MD的第一个例及主动区/区域AA的第一个例的第一部分，在Y方向上在栅极区/结构GS的两个个例之间延伸，且重叠/上覆于主动区/区域AA的第二个例的对应部分。MD区/结构MD2的第二个例重叠/上覆于MD区/区段MD的第二个例及主动区/区域AA的第一个例的第二部分。
MD区/区段MD的第二个例、MD区/区段MD2的第一及第二个例、通孔区/结构VD的两个个例以及金属区/结构M0借此用作主动区/区域AA的第一个例的第二部分与主动区/区域AA的第二个例的部分之间的电路径，此电路径与主动区/区域AA的第一个例的第一部分与内埋式电力导轨BP之间的电路径分离。
通过包括电路径，而该电路径包括与针对对应电力导轨BPR或PB的电连接分离的对应MD区/区段MD或MD2，包括IC布局/结构200A或200C中的一者的电路借此能够减少在电路径中使用金属区段，借以获得以上关于IC布局/结构100B及100C所论述的益处。
图3A至图3C描绘根据一些实施例的相应IC布局/结构300A至300C的平面图。IC布局/结构300A～300C中的每一者包括在Y方向上在栅极区/结构GS的个例之间延伸的MD区/区段MD。在其中制造工艺包括单个MD层的实施例中，MD区/区段MD对应于以上关于图1B、图1D、图2A及图2B所论述的MD区/区段MD的个例。在其中制造工艺包括两个MD层的实施例中，MD区/区段MD对应于以上关于图1C、图1E、图2C及图2D所论述的MD区/区段MD2的个例。
IC布局/结构300A亦包括主动区/区域AA的两个个例、隔离区/结构IS的个例，及通孔区/结构VD的个例。MD区/区段MD及通孔区/结构VD的个例借此用作电路径，此电路径与下伏于隔离区/结构IS的个例的主动区/区域AA的个例的部分分离。
IC布局/结构300B亦包括主动区/区域AA的四个个例、隔离区/结构IS的两个个例，及通孔区/结构VD的两个个例。MD区/区段MD以及通孔区/结构VD的此两个个例借此用作电路径，此电路径与下伏于隔离区/结构IS的两个个例的主动区/区域AA的两个个例的部分分离。
IC布局/结构300C亦包括主动区/区域AA的至少六个个例、隔离区/结构IS的至少四个个例，及通孔区/结构VD的两个个例。MD区/区段MD以及通孔区/结构VD的此两个个例借此用作电路径，此电路径与下伏于隔离区/结构IS的至少四个个例的主动区/区域AA的至少四个个例的部分分离。
如图3A至图3C中的每一者中所绘示，隔离区/结构IS的每一个例在X方向上比MD区/区段MD延伸更远，且借此在X方向上具有比MD区/区段MD在X方向上的尺寸更大的尺寸。隔离区/结构IS的每一个例亦在Y方向上比主动区/区域AA的每一下伏个例延伸更多，且借此在Y方向上具有比对应主动区/区域AA在Y方向上的尺寸更大的尺寸。
通过包括与主动区/区域AA的下伏个例或多个下伏个例分离的包括对应MD区/区段MD的电路径，包括IC布局/结构300A～300C中的一者的电路借此能够减少在电路径中使用金属区段，借以获得以上关于IC布局/结构100B及100C所论述的益处。
图4至图7描绘根据一些实施例的相应IC布局/装置400～700的平面图。如以下所论述，IC布局/装置400～700中的每一者用作扫描D正反器电路，其包括根据以上关于图1A至图3C所论述的实施例中的一或更多者的隔离区/结构IS的个例。IC布局/装置400及500中的每一者对应于包括单个MD层的制造工艺，且IC布局/装置600及700中的每一者对应于包括两个MD层的制造工艺。
IC布局/装置400～700中的每一者包括在X方向上延伸的主动区/区域AA1～AA4、在Y方向上延伸且重叠/上覆于主动区/区域AA1～AA4的多个MD区/区段D1～D13或D1～D12，及在Y方向上延伸且重叠/上覆于主动区/区域AA1～AA4的多个栅极区/结构G1～G14或G1～G13。主动区/区域AA1及AA4中的每一者为对应于PMOS晶体管的p型主动区/区域，且主动区/区域AA2及AA3中的每一者为对应于NMOS晶体管的n型主动区/区域。
多个栅极区/结构G1～G14中的每多个栅极区/结构包括自一至三个栅极区/结构(未单独标记)，此些栅极区/结构在Y方向上对准且根据出于清楚目的而未描绘的切割栅极区电分离。多个MD区/区段D1～D13中的每多个MD区/区段包括自一至四个MD区/区段MD(未单独标记)，此些MD区/区段MD在Y方向上对准且根据出于清楚目的而未描绘的切割MD区电分离。
在IC布局/装置600及700中，多个MD区/区段D1～D13中的每多个MD区/区段亦包括自一至三个MD区/区段MD2(未单独标记)，此些MD区/区段MD2在Y方向上对准且根据出于清楚目的而未描绘的切割MD2区电分离。在图6及图7中，MD区/区段MD2由实线边界表示，且MD区/区段MD由虚线边界表示。
IC布局/装置400～700中的每一者亦包括在X方向上在第一金属层中延伸的通孔区/结构VD及VG以及金属区/区段MS中的每一者的个例。在图4至图7中的每一者中，出于清楚目的来标记通孔区/结构VD及VG以及金属区/区段MS中的每一者中的单个一者。通孔区/结构VD及VG的每一个例表示对应的下伏MD区段MD/MD2或栅极结构G1～G14与在X方向上延伸的上覆金属区段MS之间的电连接。
IC布局/装置500及700中的每一者亦包括在Y方向上在第二金属层中延伸的通孔区/结构V0(出于清楚目的而标记出单个)以及金属区/区段MS中的每一者的个例。通孔区/结构V0的每一个例表示在X方向上延伸的对应下伏金属区段MS与在Y方向上延伸的上覆金属区段MS之间的电连接。
如图4及图5中所描绘，IC布局/装置400及500中的每一者包括：背侧电力导轨BPR1，其经由通孔区/结构VB的个例(出于清楚目的而标记出单个)电连接至主动区/区域AA1；背侧电力导轨BPR2，其经由通孔区/结构VB的个例电连接至主动区/区域AA2及AA3中的每一者；及背侧电力导轨BPR3，其经由通孔区/结构VB的个例电连接至主动区/区域AA4。背侧电力导轨BPR1及BPR3中的每一者用以携载电源供应电压VDD，且背侧电力导轨BPR2用以携载电源供应参考电压VSS。
如图6及图7中所描绘，IC布局/装置600及700中的每一者包括：内埋式电力导轨BP1，其经由MD区/区段MD的个例电连接至主动区/区域AA1；内埋式电力导轨BP2，其经由MD区/区段MD的个例电连接至主动区/区域AA2及AA3中的每一者；及内埋式电力导轨BP3，其经由MD区/区段MD的个例电连接至主动区/区域AA4。内埋式电力导轨BP1及BP3中的每一者用以携载电源供应电压VDD，且内埋式电力导轨BP2用以携载电源供应参考电压VSS。
如图4至图7中所描绘，IC布局/装置400至700中的每一者的参考特征用作扫描D正反器电路，其包括经布置作为输入端子的金属区/区段MS的个例，此些输入端子用以接收信号D(在一些实施例中亦称作数据信号)、信号SI(在一些实施例中亦称作扫描测试信号)、信号SE(在一些实施例中亦称作赋能信号)及信号CP(在一些实施例中亦称作时钟信号)。IC布局/装置400～700中的每一者是如图4至图7中所描绘来用以基于信号D、SI、SE及CP产生信号Q(在一些实施例中亦称作输出信号)，且包括经布置作为用以输出信号Q的输出端子的金属区/区段MS的个例。
如图4至图7中所描绘，IC布局/装置400～700中的每一者包括隔离区/结构IS的个例(出于清楚目的标记出单个)。在IC布局/装置400及500中的每一者中，隔离区/结构IS的各种个例定位在主动区/区域AA1～AA4与对应的MD区/区段MD之间，且在IC布局/装置400及500中的每一者中，隔离区/结构IS的各种个例定位在对应的MD区/区段MD与MD区/区段MD2之间。
如图4中所描绘，IC布局/装置400包括MD区/区段MD，其上覆于隔离区/结构IS的个例且借此如上所论述用作多个MD区/区段D1、D2、D4～D6、D8及D10～D12中的每一者中的分离电路径(在一些实施例中亦称作飞线连接)。
如图5中所描绘，IC布局/装置500包括MD区/区段MD，其上覆于隔离区/结构IS的个例且借此如上所论述用作多个MD区/区段D3、D5及D11中的每一者中的分离电路径。
如图6中所描绘，IC布局/装置600包括MD区/区段MD2，其上覆于隔离区/结构IS的个例且借此如上所论述用作多个MD区/区段D1、D2、D4～D6、D8及D10～D12中的每一者中的分离电路径。
如图7中所描绘，IC布局/装置700包括MD区/区段MD2，其上覆于隔离区/结构IS的个例且借此如上所论述用作多个MD区/区段D3、D5及D11中的每一者中的分离电路径。
IC布局/装置400及600中的每一者借此包括总共14多个栅极区/结构G1～G14及对应于为26的总栅极间距(在一些实施例中亦称作多晶硅间距(poly pitch))的总共4个主动区/区域AA1～AA4，且不包括在Y方向上在第二金属层中延伸的金属区/区段MS的个例。
IC布局/装置500及700中的每一者借此包括总共13多个栅极区/结构G1～G13及对应于为24的总栅极间距的总共4个主动区/区域AA1～AA4，且包括在Y方向上在第二金属层中延伸的金属区/区段MS的4个个例。与IC布局/装置400及600相比较而言，IC布局/装置500及700基于在第二金属层中包括金属区/区段MS的个例而具有更小的面积及潜在的更高成本。
通过以上所论述的配置，IC布局400～700中的每一者包括与主动区/区域AA1～AA4中的对应下伏者分离的包括对应MD区/区段MD或MD2的电路径，且借此能够在电路径中减少金属区段的使用，借以获得以上关于IC布局/结构100B～300C所论述的益处。
图8为根据一些实施例的制造IC结构的方法800的流程图。方法800可操作以形成以上关于图1A至图7所论述的IC结构100A～100E、200A、200C、300A～300C或IC装置400～700中的一或更多者。
在一些实施例中，以图8中所描绘的次序来执行方法800的操作。在一些实施例中，以不同于图8中所描绘的次序的次序来执行方法800的操作。在一些实施例中，在执行方法800的操作之前、在其期间及/或在其之后执行一或更多个额外操作。在一些实施例中，执行方法800的操作中的一些或全部包括如以下关于IC制造系统1000及图10所论述来执行一或更多个操作。
在操作810处，在一些实施例中，构造在第一方向上在半导体基板中延伸的内埋式电力导轨。在一些实施例中，构造内埋式电力导轨包括构造以上关于图1E、图2C及图2D所论述的电力导轨BP的一或更多个个例，或构造以上关于图6及图7所论述的电力导轨BP1～BP3。
在一些实施例中，形成金属区段(例如，内埋式或背侧电力导轨)包括执行多个制造操作(包括沉积并图案化一或更多个光阻层)，执行一或更多个蚀刻工艺，及执行一或更多个沉积工艺，借以一或更多种导电材料用以形成连续的、低电阻结构。
在操作820处，形成在第一方向上在半导体基板中延伸的第一及第二主动区域。在一些实施例中，形成第一及第二主动区域包括形成以上关于图1A至图3C所论述的主动区域AA的两个或更多个个例。在一些实施例中，形成第一及第二主动区域包括形成以上关于图4至图7所论述的主动区域AA1～AA4。
在一些实施例中，形成第一及第二主动区域包括形成上覆且电连接至第一及第二主动区域中的一者或每一者的一或更多个MD区段，作为两MD层制造工艺的一部分。在一些实施例中，形成一或更多个MD区段包括形成上覆且电连接至内埋式电力导轨的MD区段。在一些实施例中，形成一或更多个MD区段包括形成如以上关于图1C、图1E、图2C至图3C、图6及图7所论述的MD区段MD的一或更多个个例。
在一些实施例中，形成第一及第二主动区域包括在半导体基板的对应于第一及第二主动区域的区域中执行一或更多个布植工艺，借以针对如上所论述的一或更多种给定掺杂剂可实现预定掺杂浓度及类型。在一些实施例中，形成第一及第二主动区域包括执行适合于形成如上所论述具有低电阻的MD区段的一或更多个布植、沉积或其他工艺。
在一些实施例中，形成第一及第二主动区域包括(例如)通过执行一或更多个布植工艺及/或一或更多个沉积工艺在对应主动区域的一些或全部主动区域中及/或其上形成多个S/D结构。
在操作830处，构造在第二方向上延伸且上覆第一及第二主动区域中的一者的第一及第二栅极结构。在一些实施例中，构造第一及第二栅极结构包括构造以上关于图1A至图1C所论述的栅极A1及A2。在一些实施例中，构造第一及第二栅极结构包括构造以上关于图2A至图3C所论述的栅极结构GS的两个或更多个个例。在一些实施例中，构造第一及第二栅极结构包括构造以上关于图4至图7所论述的多个栅极结构G1～G14。
在一些实施例中，构造第一及第二栅极结构包括执行多个制造操作，例如，微影、扩散、沉积、蚀刻、平坦化或适合于构造如上所论述的第一及第二栅极结构的其他操作中的一或更多者。
在操作840处，形成上覆于第一主动区域的在第一及第二栅极结构之间的一部分的隔离结构。在一些实施例中，形成隔离结构包括形成以上关于图1A至图7所论述的隔离结构IS的一或更多个个例。
在一些实施例中，形成上覆于第一主动区域的在第一及第二栅极结构之间的此部分的隔离结构包括上覆在如以上关于图1A至图3C所论述的栅极结构A1及A2或GS之间的主动区域AA的一或更多个个例及/或在如以上关于图4至图7所论述的多个栅极结构G1～G14中的两个栅极结构之间的主动区域AA1～AA4中的一或更多者。
在一些实施例中，形成上覆于第一主动区域的此部分的隔离结构包括形成上覆于如以上关于图1C、图1E、图2C至图3C、图6及图7所论述的MD区段MD的一或更多个个例的隔离结构IS的一或更多个个例。
在一些实施例中，形成隔离结构包括执行多个制造操作(包括沉积并图案化一或更多个光阻层)，执行一或更多个蚀刻工艺，及执行一或更多个沉积工艺，借以一或更多种绝缘材料用以形成如上所论述的连续的、高电阻体积。
在操作850处，形成在第二方向上延伸且上覆于第一及第二主动区域以及隔离结构中的每一者的第一MD区段。第一MD区段电连接至第二主动区域且与第一主动区域的在第一及第二栅极结构之间的部分电隔离。
在一些实施例中，形成第一MD区段包括形成如以上关于图1B、图1D、图2A、图2B、图3A至图4及图5所论述的MD区段MD的一或更多个个例。在一些实施例中，形成第一MD区段包括形成如以上关于图1C、图1E、图2C至图3A、图6及图7所论述的MD区段MD2的一或更多个个例。
在一些实施例中，形成第一MD区段包括形成第一MD区段，作为(例如)如以上关于图1A至图1E及图3A至图3C所论述的主动区域AA的多个个例之间的电路径的一部分。
在一些实施例中，形成上覆于第一及第二主动区域中的每一者的第一MD区段包括形成上覆于如以上关于图3A至图3C所论述的主动区域AA的两个以上个例的第一MD区段。
在一些实施例中，形成第一MD区段包括执行适合于形成如上所论述具有低电阻的MD区段的一或更多个布植、沉积或其他工艺。
在操作860处，在一些实施例中，形成额外主动区域、额外MD区段、额外栅极结构、额外隔离结构、金属区段、通孔结构或背侧电力导轨中的一或更多者。
在一些实施例中，形成一或更多个通孔结构或背侧电力导轨包括形成自第一主动区域的在第一及第二栅极结构之间的部分延伸至半导体基板的背侧的通孔结构，及在半导体基板的背侧中构造电连接至通孔结构的电力导轨。在一些实施例中，形成一或更多个通孔结构或背侧电力导轨包括形成如以上关于图1D、图2A、图2B、图4及图5所论述的一或更多个通孔结构VB及一或更多个电力导轨BPR或BPR1～BPR3。
在一些实施例中，形成一或更多个额外MD区段、通孔结构或金属区段包括形成上覆且电连接至第一主动区域的第二MD区段，第一栅极结构定位在第一及第二MD区段之间；及构造上覆于第一及第二MD区段、第一栅极结构及隔离结构中的每一者的金属区段，金属区段及第一MD区段用以将第二MD区段电连接至第二主动区域的在第一及第二栅极结构之间的一部分。在一些实施例中，形成一或更多个额外MD区段、通孔结构或金属区段包括形成如以上关于图2A至图2D所论述的MD区段MD或MD2的一或更多个个例、通孔结构VD的两个或更多个个例及金属区段M0的一或更多个个例。
在一些实施例中，形成额外主动区域、额外MD区段、额外栅极结构、额外隔离结构、金属区段、通孔结构或背侧电力导轨中的一或更多者包括形成电路，例如，以上关于图4至图7所论述的IC装置400～700中的一者。
在一些实施例中，形成额外主动区域、额外MD区段、额外栅极结构、额外隔离结构、金属区段、通孔结构或背侧电力导轨中的一或更多者是通过执行多个制造操作(例如，微影、扩散、沉积、蚀刻、平坦化或适合于在半导体基板中建构多个IC装置的其他操作中的一或更多者)来建构多个IC装置(例如，晶体管、逻辑门、记忆体单元、互连结构及/或其他适当装置)的一部分。
通过执行方法800的操作中的一些或全部，制造出IC结构，其中电路径包括MD区段且与晶体管系列或电力导轨连接的共享S/D结构分离，借此获得以上关于IC结构100A～100E、200A、200C及300A～300C以及IC装置400～700所论述的益处。
图9为根据一些实施例的产生IC布局图(例如，以上关于图1A至图7所论述的IC布局图100A～100E、200A、200C、300A～300C或400～700)的方法900的流程图。
在一些实施例中，产生IC布局图包括产生对应于基于已产生的IC布局图制造的IC结构或装置(例如，以上关于图1A至图7所论述的IC结构100A～100E、200A、200C、300A～300C或装置400～700)的IC布局图。
在一些实施例中，通过以下关于图10论述的计算机的处理器(例如，IC布局图产生系统1000的硬件处理器1002)来执行方法900的部分或全部。
方法900的操作中的一些或全部能够作为在设计室(例如，以下关于图11论述的设计室1120)中执行的设计程序的一部分来执行。
在一些实施例中，以图9中所描绘的次序来执行方法900的操作。在一些实施例中，同时地及/或以不同于图9中所描绘的次序的次序来执行方法900的操作。在一些实施例中，在执行方法900的一或更多个操作之前、在其之间、在其期间及/或在其之后执行一或更多个操作。
在操作910处，在IC布局图中定位在第一方向上延伸的第一及第二主动区。在一些实施例中，形成第一及第二主动区包括定位以上关于图1A至图3C所论述的主动区域AA的两个或更多个个例。在一些实施例中，定位第一及第二主动区包括定位以上关于图4至图7所论述的主动区AA1～AA4。
在一些实施例中，定位第一及第二主动区包括定位与第一及第二主动区中的一者或每一者重叠的一或更多个MD区，作为两MD层制造工艺的一部分。在一些实施例中，定位一或更多个MD区包括定位与内埋式电力导轨重叠的MD区。在一些实施例中，定位一或更多个MD区包括定位如以上关于图1C、图1E、图2C至图3C、图6及图7所论述的MD区MD的一或更多个个例。
在操作920处，使第一及第二主动区中的每一者与在第二方向上延伸的第一及第二栅极区重叠。在一些实施例中，使第一及第二主动区与第一及第二栅极区重叠包括使主动区AA与以上关于图1A至图1C所论述的栅极区A1及A2重叠。在一些实施例中，使第一及第二主动区与第一及第二栅极区重叠包括使主动区AA与以上关于图2A至图3C所论述的栅极区GS的两个或更多个个例重叠。在一些实施例中，使第一及第二主动区与第一及第二栅极区重叠包括使栅极区AA1～AA4中的两者与以上关于图4至图7所论述的多个栅极结构G1～G14重叠。
在操作930处，使第一主动区的在第一与第二栅极区之间的一部分与隔离区重叠。在一些实施例中，使第一主动区的在第一与第二栅极区之间的此部分与隔离区重叠包括定位以上关于图1A至图7所论述的隔离区IS的一或更多个个例。
在一些实施例中，使第一主动区的在第一与第二栅极区之间的此部分与隔离区重叠包括重叠在如以上关于图1A至图3C所论述的栅极区A1及A2或GS之间的主动区AA的一或更多个个例及/或在如以上关于图4至图7所论述的多个栅极区G1～G14中的两个栅极区之间的主动区AA1～AA4中的一或更多者。
在一些实施例中，使第一主动区的在第一与第二栅极区之间的此部分与隔离区重叠包括定位如以上关于图1C、图1E、图2C至图3C、图6及图7所论述的与MD区MD的一或更多个个例重叠的隔离区IS的一或更多个个例。
在操作940处，使第一及第二主动区中的每一者以及隔离区与在第二方向上延伸的第一MD区重叠。第一MD区用以形成至第二主动区的电连接，且与第一主动区的在第一及第二栅极区栅极的部分电隔离。
在一些实施例中，使第一及第二主动区中的每一者以及隔离区与第一MD区重叠包括使主动区AA的个例与如以上关于图1B、图1D、图2A、图2B、图3A至图4及图5所论述的MD区MD的一或更多个个例重叠。在一些实施例中，使第一及第二主动区中的每一者以及隔离区与第一MD区重叠包括使主动区AA或AA1～AA4的个例与如以上关于图1C、图1E、图2C至图3A、图6及图7所论述的MD区MD2的一或更多个个例重叠。
在一些实施例中，使第一及第二主动区中的每一者以及隔离区与第一MD区重叠包括定位第一MD区，作为(例如)在如以上关于图1A至图1E及图3A至图3C所论述的主动区AA的多个个例之间的电路径的一部分。
在一些实施例中，使第一及第二主动区中的每一者以及隔离区与第一MD区重叠包括定位第一MD区，其与如以上关于图3A至图3C所论述的主动区AA的两个以上个例重叠。
在操作950处，在一些实施例中，布置额外主动区、额外MD区、额外栅极区、额外隔离区、金属区、通孔区或电力导轨中的一或更多者。
在一些实施例中，布置一或更多个额外MD区或电力导轨包括定位在第一方向上延伸的内埋式电力导轨。在一些实施例中，定位内埋式电力导轨包括定位以上关于图1E、图2C及图2D所论述的电力导轨BP的一或更多个个例，或定位以上关于图6及图7所论述的电力导轨BP1～BP3。
在一些实施例中，布置一或更多个额外通孔区或电力导轨包括定位自第一主动区的在第一与第二栅极区之间的部分延伸至半导体基板的背侧的通孔区，及在半导体基板的背侧中定位电连接至通孔区的电力导轨。在一些实施例中，定位一或更多个通孔区或背侧电力导轨包括定位如以上关于图1D、图2A、图2B、图4及图5所论述的一或更多个通孔区VB及一或更多个电力导轨BPR或BPR1～BPR3。
在一些实施例中，布置一或更多个额外MD区、通孔区或金属区包括定位与第一主动区重叠的第二MD区，第一栅极区定位在第一与第二MD区之间；及定位与第一及第二MD区中的每一者、第一栅极区及隔离区重叠的金属区，金属区及第一MD区用以将第二MD区电连接至第二主动区的在第一与第二栅极区之间的一部分。在一些实施例中，布置一或更多个额外MD区、通孔区或金属区包括定位如以上关于图2A至图2D所论述的MD区MD或MD2的一或更多个个例、通孔区VD的两个或更多个个例及金属区M0的一或更多个个例。
在一些实施例中，布置额外主动区、额外MD区、额外栅极区、额外隔离区、金属区、通孔区或电力导轨中的一或更多者包括形成电路，例如，以上关于图4至图7所论述的IC装置400～700中的一者。
在操作960处，在一些实施例中，将IC布局图储存在储存装置中。在各种实施例中，将IC布局图储存在储存装置中包括将IC布局图储存在非挥发性、计算机可读记忆体或单元库(例如，数据库)中，及/或包括经由网络来储存IC布局图。在一些实施例中，将IC布局图储存在储存装置中包括将IC布局图储存在布局库1007中或IC布局图产生系统1000的网络1014上，以下关于图10进行论述。
在操作970处，在一些实施例中，基于IC布局图执行一或更多个制造操作。在一些实施例中，执行一或更多个制造操作包括基于IC布局图执行一或更多次微影曝光。以上关于图8且以下关于图11论述基于IC布局图执行一或更多个制造操作(例如，一或更多次微影曝光)。
通过执行方法900的操作中的一些或全部，产生对应于IC结构的IC布局图，其中电路径包括MD区段且与晶体管系列或电力导轨连接的共享S/D结构分离，借此获得以上关于IC结构100A～100E、200A、200C及300A～300C以及IC装置400～700所论述的益处。
图10为根据一些实施例的IC布局图产生系统1000的方块图。根据一些实施例，(例如)可使用IC布局图产生系统1000来实施根据一或更多个实施例的设计IC布局图的本文所述方法。
在一些实施例中，IC布局图产生系统1000为通用计算装置，其包括硬件处理器1002，及非暂时性的计算机可读储存媒体1004。非暂时性的计算机可读储存媒体1004等编码有(即，储存)计算机程序码1006，即，一组可执行指令。硬件处理器1002对指令1006的执行(至少部分地)表示EDA工具，此EDA工具实施方法的一部分或全部，例如，以上关于图9所述的产生IC布局图的方法900(后文中，为所述工艺及/或方法)。
硬件处理器1002经由总线1008电耦接至非暂时性的计算机可读储存媒体1004。硬件处理器1002亦经由总线1008电耦接至I/O接口1010。网络接口1012亦经由总线1008电连接至硬件处理器1002。网络接口1012连接至网络1014，使得硬件处理器1002及非暂时性的计算机可读储存媒体1004能够经由网络1014连接至外部元件。硬件处理器1002用以执行编码于非暂时性的计算机可读储存媒体1004中的计算机程序码1006，以便使IC布局图产生系统1000可用于执行所述工艺及/或方法的一部分或全部。在一或更多个实施例中，硬件处理器1002为中央处理单元(central processing unit,CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit,ASIC)及/或适合的处理单元。
在一或更多个实施例中，非暂时性的计算机可读储存媒体1004为电子的、磁性的、光学的、电磁的、红外的及/或半导体的系统(或设备或装置)。举例而言，非暂时性的计算机可读储存媒体1004包括半导体或固态的记忆体、磁带、可移除计算机磁盘、随机存取记忆体(random access memory,RAM)、只读记忆体(read-only memory,ROM)、刚性磁盘及/或光盘。在使用光盘的一或更多个实施例中，非暂时性的计算机可读储存媒体1004包括紧密光盘只读记忆体(compact disk-read only memory,CD-ROM)、压缩光盘-读取/写入(compactdisk-read/write,CD-R/W)及/或数字视频光盘(digital video disc,DVD)。
在一或更多个实施例中，非暂时性的计算机可读储存媒体1004储存计算机程序码1006，此计算机程序码1006用以使IC布局图产生系统1000(其中此执行(至少部分地)表示EDA工具)可用于执行所述工艺及/或方法的一部分或全部。在一或更多个实施例中，非暂时性的计算机可读储存媒体1004亦储存信息，此信息促进执行所述工艺及/或方法的一部分或全部。在一或更多个实施例中，非暂时性的计算机可读储存媒体1004储存IC布局的布局库1007，包括如本文中所揭示的此些布局，例如，以上关于图1A至图7所论述的IC布局100A～100E、200A、200C、300A～300C及400～700。
IC布局图产生系统1000包括I/O接口1010。I/O接口1010耦接至外部电路系统。在一或更多个实施例中，I/O接口1010包括键盘、小键盘、鼠标、轨迹球、触控板、触控式屏幕及/或游标方向键，用于将信息及命令传达至硬件处理器1002。
IC布局图产生系统1000亦包括耦接至硬件处理器1002的网络接口1012。网络接口1012允许IC布局图产生系统1000与连接了一或更多个其他计算机系统的网络1014通讯。网络接口1012包括无线网络接口，如蓝牙、无线网络(WIFI)、全球互通微波存取(WIMAX)、通用分组无线业务(GPRS)或宽带码分多址(WCDMA)；或有线网络接口，如，乙太网络、通用串行总线(USB)或IEEE-1364。在一或更多个实施例中，在两个或更多个IC布局图产生系统1000中实施所述工艺及/或方法的一部分或全部。
IC布局图产生系统1000用以经由I/O接口1010接收信息。经由I/O接口1010接收的信息包括指令、数据、设计规则、标准单元库及/或用于由硬件处理器1002处理的其他参数中的一或更多者。经由总线1008将信息传送至硬件处理器1002。IC布局图产生系统1000用以经由I/O接口1010接收与UI有关的信息。信息作为使用者界面(user interface,UI)1042被储存在非暂时性的计算机可读储存媒体1004中。
在一些实施例中，将所述工艺及/或方法的一部分或全部实施为用于由处理器执行的独立软件应用程序。在一些实施例中，将所述工艺及/或方法的一部分或全部实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，将所述工艺及/或方法的一部分或全部实施为软件应用程序的插件。在一些实施例中，将所述工艺及/或方法中的至少一者实施为是EDA工具的一部分的软件应用程序。在一些实施例中，将所述工艺及/或方法的一部分或全部实施为由IC布局图产生系统1000使用的软件应用程序。在一些实施例中，使用诸如可购自CADENCE设计系统有限公司的或另一适当的布局产生工具来产生包括标准单元的布局图。
在一些实施例中，将工艺实现为储存在非暂时性的计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(如DVD)、磁盘(如硬盘)、半导体记忆体(如ROM、RAM)、记忆卡及其类似者中的一或更多者。
图11为根据一些实施例的IC制造系统1100的方块图以及与其相关联的IC制造流程。在一些实施例中，基于IC布局图，使用IC制造系统1100制造(A)一或更多个半导体遮罩或(B)半导体集成电路的层中的至少一个部件中的至少一者。
在图11中，IC制造系统1100包括在与制造IC装置1160有关的设计、开发及制造循环及/或的服务中彼此交互的实体，诸如，设计室1120、遮罩室1130及IC生产商/制造商(“晶圆厂”)1150。IC制造系统1100中的实体通过通讯网络连接。在一些实施例中，通信网络为单个网络。在一些实施例中，通讯网络为多种不同网络，如，内部网络及网际网络。通讯网络包括有线的及/或无线的通讯通道。每一实体与其他实体中的一或更多者交互，并向其他实体中的一或更多者提供服务及/或自其他实体中的一或更多者接收服务。在一些实施例中，设计室1120、遮罩室1130及IC晶圆厂1150中的两者或更多者由单个较大的公司拥有。在一些实施例中，设计室1120、遮罩室1130及IC晶圆厂1150中的两者或更多者在公共设施中共存且使用共同资源。
设计室(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括各种几何形状图案，例如，以上关于图1A至图7所论述的布局100A～100E、200A、200C、300A～300C或400～700。几何形状图案对应于构成待制造的IC装置1160的各种部件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1122的一部分包括待形成在半导体基板(如硅晶圆)中的各种IC特征，如主动区、栅电极、源极与漏极、层间互连的金属接线或通孔，以及用于接合衬垫的开口；以及安置在半导体基板上的各种材料层。设计室1120实施恰当的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、实体设计或放置与路由中的一或更多者。IC设计布局图1122呈现在具有几何形状图案的信息的一或更多个数据文件中。举例而言，可以GDSII文件格式或DFII文件格式来表述IC设计布局图1122。
遮罩室1130包括遮罩数据准备1132及遮罩制造1144。遮罩室1130使用IC设计布局图1122来制造一或更多个遮罩1145，以用于根据IC设计布局图1122来制造IC装置1160的各种层。遮罩室1130执行遮罩数据准备1132，其中IC设计布局图1122被转译成代表性数据文件(representative data file,RDF)。遮罩数据准备1132将RDF提供给遮罩制造1144。遮罩制造1144包括遮罩直写机。遮罩直写机将RDF转换为基板(如遮罩(主光罩)1145或半导体晶圆1153)上的影像。遮罩数据准备1132操纵IC设计布局图1122以符合遮罩直写机的特定特性及/或IC晶圆厂1150的要求。在图11中，将遮罩数据准备1132及遮罩制造1144绘示为单独元件。在一些实施例中，可将遮罩数据准备1132及遮罩制造1144统称作遮罩数据准备。
在一些实施例中，遮罩数据准备1132包括光学邻近校正(optical proximitycorrection,OPC)，其使用微影增强技术来补偿影像误差，如可能由衍射、干涉、其他工艺效应及其类似者所引起的影像误差。OPC调整IC设计布局图1122。在一些实施例中，遮罩数据准备1132包括另外的解析度增强技术(resolution enhancement technique,RET)，，离轴照射、次解析度辅助特征、相转移遮罩、其他适当技术，及其类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology,ILT)，其将OPC视为反向成像问题。
在一些实施例中，遮罩数据准备1132包括遮罩规则检查器(mask rule checker,MRC)，其通过一组遮罩创建规则来检查已经历OPC中的处理的IC设计布局图1122，此些遮罩创建规则含有某些几何形状及/或连接性限制，以确保足够的容限，解决半导体制造工艺中的易变性，及其类似者。在一些实施例中，MRC修改IC设计布局图1122，以补偿遮罩制造1144期间的限制，此可撤销OPC所执行的修改的一部分以便符合遮罩创建规则。
在一些实施例中，遮罩数据准备1132包括微影工艺检查(lithography processchecking,LPC)，其模拟将由IC晶圆厂1150实施以制造IC装置1160的处理。LPC基于IC设计布局图1122来模拟此处理，以创建模拟制造的装置，如IC装置1160。LPC模拟中的处理参数可包括与IC制造循环的各种工艺相关联的参数、与用于制造IC的工具相关联的参数及/或制造工艺的其他态样。LPC考虑到了各种因素，诸如，空间影像对比度、焦深(depth offocus,“DOF”)、遮罩误差增强因素(mask error enhancement factor,“MEEF”)、其他适当因素，及其类似者或其组合。在一些实施例中，在LPC已创建了模拟制造的装置之后，若模拟装置的形状不够接近以致不满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1122。
应理解，出于清楚目的，已简化了遮罩数据准备1132的以上描述。在一些实施例中，遮罩数据准备1132包括诸如逻辑运算(logic operation,LOP)的额外特征，以根据制造规则来修改IC设计布局图1122。另外，可以多种不同次序来执行在遮罩数据准备1132期间应用于IC设计布局图1122的工艺。
在遮罩数据准备1132之后且在遮罩制造1144期间，基于经修改的IC设计布局图1122来制造遮罩1145或遮罩1145的群组。在一些实施例中，遮罩制造1144包括基于IC设计布局图1122来执行一或更多次微影曝光。在一些实施例中，使用电子束(electron-beam,e-beam)或多电子束的机制基于经修改的IC设计布局图1122在遮罩(光罩或主光罩)1145上形成图案。可以各种技术形成遮罩1145。在一些实施例中，使用二元技术形成遮罩1145。在一些实施例中，遮罩图案包括不透明区及透明区。用以曝光已涂布在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(如紫外线(ultraviolet,UV)或EUV光束)被不透明区阻挡并透射经过透明区。在一个实例中，遮罩1145的二元遮罩版本包括透明基板(例如，熔融石英)及涂布在二元遮罩的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成遮罩1145。在遮罩1145的相转移遮罩(phase shift mask,PSM)版本中，形成在相转移遮罩上的图案中的各种特征用以具有合适的相差，以便增强解析度及成像品质。在各种实例中，相转移遮罩可为衰减PSM或交替PSM。通过遮罩制造1144产生的(若干)遮罩用于多种工艺中。举例而言，此(此些)遮罩用于离子布植工艺中以在半导体晶圆1153中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆1153中形成各种蚀刻区，及/或用在其他适当工艺中。
IC晶圆厂1150为IC制造公司，其包括用于制造多种不同IC产品的一或更多个制造设施。在一些实施例中，IC晶圆厂1150为半导体代工厂。举例而言，可能存在用于多个IC产品的前端制造(前工序(front-end-of-line,FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后工序(back-end-of-line,BEOL)制造)，且第三制造设施可为代工厂公司提供其他服务。
IC晶圆厂1150包括制造工具1152，此制造工具1152用以对半导体晶圆1153执行各种制造操作，以使得根据(若干)遮罩(例如，遮罩1145)来制造IC装置1160。在各种实施例中，制造工具1152包括晶圆步进器、离子布植机、光阻剂涂布机、工艺腔室(例如，化学气相沉积(CVD)腔室或低压化学气相沉积(LPCVD)炉)、化学机械平坦化(CMP)系统、电浆蚀刻系统、晶圆清洁系统或能够执行如本文中所论述的一或更多个适当制造工艺的其他制造设备中的一或更多者。
IC晶圆厂1150使用由遮罩室1130制造的(若干)遮罩1145来制造IC装置1160。因此，IC晶圆厂1150至少间接地使用IC设计布局图1122来制造IC装置1160。在一些实施例中，由IC晶圆厂1150使用(若干)遮罩1145来制造半导体晶圆1153以形成IC装置1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122来执行一或更多次微影曝光。半导体晶圆1153包括硅基板或其上形成有材料层的其他合适基板。半导体晶圆1153进一步包括各种掺杂区、介电特征、多层级互连及其类似者(在后续制造步骤中形成)中的一或更多者。
在一些实施例中，一种IC结构包括：在第一方向上在半导体基板中延伸的第一及第二主动区域；在垂直于第一方向的第二方向上延伸的第一及第二栅极结构，其中第一及第二栅极结构中的每一者上覆于第一及第二主动区域中的每一者；第一MD区段，其在第二方向上在第一及第二栅极结构之间延伸且上覆于第一及第二主动区域中的每一者；及定位在第一MD区段与第一主动区域之间的隔离结构。第一MD区段电连接至第二主动区域且与第一主动区域的在第一及第二栅极结构之间的部分电隔离。
在一些实施例中，隔离结构在第一方向上的尺寸大于第一类金属定义区段在第一方向上的尺寸，以及隔离结构在第二方向上的尺寸大于第一主动区域在第二方向上的尺寸。
在一些实施例中，第一栅极结构及第一主动区域用作第一晶体管，第二栅极结构及第一主动区域用作第二晶体管，以及第一主动区域的在第一栅极结构及第二栅极结构之间的部分包括第一晶体管及第二晶体管的共享源极/漏极端子。
在一些实施例中，集成电路结构进一步包括第二类金属定义区段，第二类金属定义区段定位在隔离结构与第一主动区域之间。
在一些实施例中，集成电路结构进一步包括电力导轨以及通孔结构。电力导轨定位在半导体基板的背侧中。通孔结构用以将电力导轨电连接至第一主动区域的在第一栅极结构及第二栅极结构之间的部分。
在一些实施例中，集成电路结构进一步包括内埋式电力导轨以及第二类金属定义区段。内埋式电力导轨与第一主动区域相邻地在第一方向上延伸。第二类金属定义区段用以将内埋式电力导轨电连接至第一主动区域的在第一栅极结构及第二栅极结构之间的部分。第二类金属定义区段定位在隔离结构与内埋式电力导轨及第一主动区域的在第一栅极结构及第二栅极结构之间的部分中的每一者之间。
在一些实施例中，集成电路结构进一步包括第二类金属定义区段以及金属区段。第二类金属定义区段上覆且电连接至第一主动区域。第一栅极结构定位在第一类金属定义区段及第二类金属定义区段之间。金属区段上覆于第一类金属定义区段、第二类金属定义区段、第一栅极结构及隔离结构中的每一者。金属区段及第一类金属定义区段用以将第二类金属定义区段电连接至第二主动区域的在第一栅极结构及第二栅极结构之间的部分。
在一些实施例中，集成电路结构进一步包括第三类金属定义区段、第四类金属定义区段以及第五类金属定义区段。第三类金属定义区段定位在第二类金属定义区段与第一主动区域之间。第四类金属定义区段定位在隔离结构与第一主动区域之间。第五类金属定义区段定位在第一类金属定义区段与第二主动区域之间。
在一些实施例中，隔离结构为第一隔离结构。集成电路结构进一步包括第三主动区域以及第二隔离结构。第三主动区域在第一方向上在第一主动区域及第二主动区域之间延伸。第二隔离结构定位在第一类金属定义区段与第三主动区域的在第一栅极结构及第二栅极结构之间的部分之间。第一类金属定义区段与第三主动区域的在第一栅极结构及第二栅极结构之间的部分电隔离。
在一些实施例中，一种IC结构包括：第一电力导轨，在第一方向上在半导体基板中延伸；第一及第二主动区域，在第一方向上在半导体基板中延伸；第一及第二栅极结构，在垂直于第一方向的第二方向上延伸，其中第一及第二栅极结构中的每一者上覆于第一及第二主动区域中的每一者；第一MD区段，在第二方向上在第一及第二栅极结构之间延伸且上覆于第一及第二主动区域中的每一者；及第一隔离结构，定位在第一MD区段与第一主动区域的在第一及第二栅极结构之间的一部分之间。第一主动区域的在第一及第二栅极结构之间的此部分电连接至第一电力导轨，且第一MD区段电连接至第二主动区域的在第一及第二栅极结构之间的一部分且与第一电力导轨电隔离。
在一些实施例中，第一电力导轨定位在半导体基板的背侧中，以及集成电路结构进一步包括通孔结构，通孔结构定位在第一电力导轨与第一主动区域的在第一栅极结构及第二栅极结构之间的部分之间。
在一些实施例中，第一电力导轨包括与第一主动区域相邻的内埋式电力导轨，以及集成电路结构进一步包括第二类金属定义区段以及第三类金属定义区段。第二类金属定义区段电连接至第一电力导轨且定位在第一隔离结构与第一主动区域的在第一栅极结构及第二栅极结构之间的部分之间。第三类金属定义区段定位在第一类金属定义区段与第二主动区域的在第一栅极结构及第二栅极结构之间的部分之间。
在一些实施例中，集成电路结构进一步包括第二电力导轨、第三栅极结构、第二类金属定义区段以及第二隔离结构。第二电力导轨在第一方向上在半导体基板中延伸。第三栅极结构在第二方向上延伸且上覆于第一主动区域及第二主动区域中的每一者。第二类金属定义区段在第二方向上在第二栅极结构及第三栅极结构之间延伸且上覆于第二主动区域。第二隔离结构定位在第二类金属定义区段与第二主动区域的在第二栅极结构及第三栅极结构之间的部分之间。第二主动区域的在第二栅极结构及第三栅极结构之间的部分电连接至第二电力导轨。第二类金属定义区段与第二电力导轨电隔离。
在一些实施例中，集成电路结构进一步包括第二电力导轨及第三电力导轨、第三主动区域及第四主动区域、多个类金属定义区段、多个隔离结构、多个栅极结构以及多个金属区段。第二电力导轨及第三电力导轨在第一方向上在半导体基板中延伸。第三主动区域及第四主动区域在第一方向上在半导体基板中延伸。类金属定义区段在第二方向上延伸。类金属定义区段包括第一类金属定义区段。隔离结构包括第一隔离结构。栅极结构在第二方向上延伸。栅极结构包括第一栅极结构及第二栅极结构。金属区段在第一方向上延伸且上覆于类金属定义区段及栅极结构。在第一方向上延伸的第一电力导轨至第三电力导轨、第一主动区域至第四主动区域、类金属定义区段、隔离结构、栅极结构及金属区段用作正反器电路。
在一些实施例中，第一电力导轨至第三电力导轨为包括在正反器电路中的电力导轨的全部，第一主动区域至第四主动区域为包括在正反器电路中的主动区域的全部，类金属定义区段包括在第二方向上延伸的总共十三行类金属定义区段，以及栅极结构包括在第二方向上延伸的总共十四个栅极结构。
在一些实施例中，第一电力导轨至第三电力导轨为包括在正反器电路中的电力导轨的全部，第一主动区域至第四主动区域为包括在正反器电路中的主动区域的全部，类金属定义区段包括在第二方向上延伸的总共十二行类金属定义区段，栅极结构包括在第二方向上延伸的总共十三个栅极结构，以及正反器电路进一步包括多个金属区段，其在第二方向上延伸且上覆于在第一方向上延伸的金属区段。
在一些实施例中，一种制造IC结构的方法包括：在半导体基板中，形成在第一方向上延伸的第一及第二主动区域；构造在垂直于第一方向的第二方向上延伸的第一及第二栅极结构，其中第一及第二栅极结构中的每一者上覆于第一及第二主动区域中的每一者；形成上覆于第一主动区域的在第一及第二栅极结构之间的一部分的隔离结构；及形成第一MD区段，其在第二方向上延伸且上覆于第一及第二主动区域中的每一者以及隔离结构。第一MD区段电连接至第二主动区域且与第一主动区域在第一及第二栅极结构之间的部分电隔离。
在一些实施例中，方法进一步包括：形成通孔结构，其自第一主动区域的在第一栅极结构及第二栅极结构之间的部分延伸至半导体基板的背侧；以及在半导体基板的背侧中构造电连接至通孔结构的电力导轨。
在一些实施例中，方法进一步包括：构造内埋式电力导轨，其与第一主动区域相邻地在第一方向上延伸；以及形成第二类金属定义区段，用以将内埋式电力导轨电连接至第一主动区域的在第一栅极结构及第二栅极结构之间的部分，其中第二类金属定义区段定位在隔离结构与内埋式电力导轨及第一主动区域的在第一栅极结构及第二栅极结构之间的部分中的每一者之间。
在一些实施例中，方法进一步包括：形成第二类金属定义区段，其上覆且电连接至第一主动区域，其中第一栅极结构定位在第一类金属定义区段及第二类金属定义区段之间；以及构造金属区段，其上覆于第一类金属定义区段、第二类金属定义区段、第一栅极结构及隔离结构中的每一者，其中金属区段及第一类金属定义区段用以将第二类金属定义区段电连接至第二主动区域的在第一栅极结构及第二栅极结构之间的部分。
一般熟悉此项技术者将容易看出，所揭示实施例中的一或更多者实现了上述优势中的一或更多者。在阅读前述说明之后，一般熟悉此项技术者将能够影响各种改变、等效物代替，及如本文中宽泛揭示的各种其他实施例。因此预期，在此授权的保护仅受附加权利要求及其等效物中所含有的定义的限制。
Claims (10)
1.一种集成电路结构，其特征在于，包括：
一第一主动区域及一第二主动区域，在一第一方向上在一半导体基板中延伸；
一第一栅极结构及一第二栅极结构，在垂直于该第一方向的一第二方向上延伸，其中该第一栅极结构及该第二栅极结构中的每一者上覆于该第一主动区域及该第二主动区域中的每一者；
一第一类金属定义区段，在该第二方向上在该第一栅极结构及该第二栅极结构之间延伸，且上覆于该第一主动区域及该第二主动区域中的每一者；以及
一隔离结构，定位在该第一类金属定义区段与该第一主动区域之间，
其中该第一类金属定义区段电连接至该第二主动区域且与该第一主动区域的在该第一栅极结构及该第二栅极结构之间的一部分电隔离。
2.如权利要求1所述的集成电路结构，其特征在于，进一步包括：
一电力导轨，定位在该半导体基板的一背侧中；以及
一通孔结构，用以将该电力导轨电连接至该第一主动区域的在该第一栅极结构及该第二栅极结构之间的该部分。
3.如权利要求1所述的集成电路结构，其特征在于，进一步包括：
一内埋式电力导轨，与该第一主动区域相邻地在该第一方向上延伸；以及
一第二类金属定义区段，用以将该内埋式电力导轨电连接至该第一主动区域的在该第一栅极结构及该第二栅极结构之间的该部分，
其中该第二类金属定义区段定位在该隔离结构与该内埋式电力导轨及该第一主动区域的在该第一栅极结构及该第二栅极结构之间的该部分中的每一者之间。
4.如权利要求1所述的集成电路结构，其特征在于，进一步包括：
一第二类金属定义区段，上覆且电连接至该第一主动区域，其中该第一栅极结构定位在该第一类金属定义区段及该第二类金属定义区段之间；以及
一金属区段，上覆于该第一类金属定义区段、该第二类金属定义区段、该第一栅极结构及该隔离结构中的每一者，
其中该金属区段及该第一类金属定义区段用以将该第二类金属定义区段电连接至该第二主动区域的在该第一栅极结构及该第二栅极结构之间的一部分。
5.如权利要求1所述的集成电路结构，其特征在于，其中
该隔离结构为一第一隔离结构，以及
该集成电路结构进一步包括：
一第三主动区域，在该第一方向上在该第一主动区域及该第二主动区域之间延伸；以及
一第二隔离结构，定位在该第一类金属定义区段与该第三主动区域的在该第一栅极结构及该第二栅极结构之间的一部分之间，
其中该第一类金属定义区段与该第三主动区域的在该第一栅极结构及该第二栅极结构之间的该部分电隔离。
6.一种集成电路结构，其特征在于，包括：
一第一电力导轨，在一第一方向上在一半导体基板中延伸；
一第一主动区域及一第二主动区域，在该第一方向上在该半导体基板中延伸；
一第一栅极结构及一第二栅极结构，在垂直于该第一方向的一第二方向上延伸，其中该第一栅极结构及该第二栅极结构中的每一者上覆于该第一主动区域及该第二主动区域中的每一者；
一第一类金属定义区段，在该第二方向上在该第一栅极结构及该第二栅极结构之间延伸且上覆于该第一主动区域及该第二主动区域中的每一者；以及
一第一隔离结构，定位在该第一类金属定义区段与该第一主动区域的在该第一栅极结构及该第二栅极结构之间的一部分之间，
其中
该第一主动区域的在该第一栅极结构及该第二栅极结构之间的该部分电连接至该第一电力导轨，以及
该第一类金属定义区段电连接至该第二主动区域的在该第一栅极结构及该第二栅极结构之间的一部分且与该第一电力导轨电隔离。
7.如权利要求6所述的集成电路结构，其特征在于，其中
该第一电力导轨包括与该第一主动区域相邻的一内埋式电力导轨，以及
该集成电路结构进一步包括：
一第二类金属定义区段，电连接至该第一电力导轨且定位在该第一隔离结构与该第一主动区域的在该第一栅极结构及该第二栅极结构之间的该部分之间，以及
一第三类金属定义区段，定位在该第一类金属定义区段与该第二主动区域的在该第一栅极结构及该第二栅极结构之间的该部分之间。
8.如权利要求6所述的集成电路结构，其特征在于，进一步包括：
一第二电力导轨，在该第一方向上在该半导体基板中延伸；
一第三栅极结构，在该第二方向上延伸且上覆于该第一主动区域及该第二主动区域中的每一者；
一第二类金属定义区段，在该第二方向上在该第二栅极结构及该第三栅极结构之间延伸且上覆于该第二主动区域；以及
一第二隔离结构，定位在该第二类金属定义区段与该第二主动区域的在该第二栅极结构及该第三栅极结构之间的一部分之间，
其中
该第二主动区域的在该第二栅极结构及该第三栅极结构之间的该部分电连接至该第二电力导轨，以及
该第二类金属定义区段与该第二电力导轨电隔离。
9.如权利要求6所述的集成电路结构，其特征在于，进一步包括：
一第二电力导轨及一第三电力导轨，在该第一方向上在该半导体基板中延伸；
一第三主动区域及一第四主动区域，在该第一方向上在该半导体基板中延伸；
多个类金属定义区段，在该第二方向上延伸，其中所述多个类金属定义区段包括该第一类金属定义区段；
多个隔离结构，包括该第一隔离结构；
多个栅极结构，在该第二方向上延伸，其中所述多个栅极结构包括该第一栅极结构及该第二栅极结构；以及
多个金属区段，在该第一方向上延伸且上覆于所述多个类金属定义区段及所述多个栅极结构，
其中在该第一方向上延伸的该第一电力导轨至该第三电力导轨、该第一主动区域至该第四主动区域、所述多个类金属定义区段、所述多个隔离结构、所述多个栅极结构及所述多个金属区段用作一正反器电路。
10.一种集成电路结构，其特征在于，包括：
一第一主动区域及一第二主动区域，在一第一方向上在一半导体基板中延伸；
一第一栅极结构及一第二栅极结构，在垂直于该第一方向的一第二方向上延伸，其中该第一栅极结构及该第二栅极结构中的每一者上覆于该第一主动区域及该第二主动区域中的每一者；
一隔离结构，上覆于该第一主动区域的在该第一栅极结构及该第二栅极结构之间的一部分；以及
一第一类金属定义区段，在该第二方向上延伸且上覆于该第一主动区域及该第二主动区域中的每一者以及该隔离结构；
其中该第一类金属定义区段电连接至该第二主动区域且与该第一主动区域的在该第一栅极结构及该第二栅极结构之间的该部分电隔离。
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| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |