TW202349657A - 積體電路結構及其製造方法 - Google Patents

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Abstract

一種積體電路(integrated circuit, IC)結構包括在第一方向上在半導體基板中延伸之第一及第二主動區域；第一及第二閘極結構在垂直於第一方向之第二方向上延伸，其中第一及第二閘極結構中之每一者上覆於第一及第二主動區域中之每一者；第一類金屬定義(metal-like defined, MD)區段，其在第二方向上在第一與第二閘極結構之間延伸，且上覆於第一及第二主動區域中之每一者；及定位在第一MD區段與第一主動區域之間的隔離結構。第一MD區段電連接至第二主動區域且與第一主動區域之在第一及第二閘極結構之間的部分電隔離。

Description

源極/汲極隔離結構、佈局及方法
無。
將積體電路(integrated circuit, IC)小型化之最新趨勢已導致不斷變得更小的裝置，相比於早先技術，此些裝置消耗更少功率，但以更高速度提供更多功能。已經由與日益嚴格之規範掛鉤的設計及製造創新實現了此種小型化。使用各種電子設計自動化(electronic design automation, EDA)工具來產生、修訂並驗證半導體裝置之設計，而同時確保符合IC結構設計及製造規範。
無。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件、值、步驟、操作、材料、佈置或其類似者之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。預期其他部件、值、操作、材料、佈置或其類似者。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另外）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋裝置在使用中或操作中之不同定向。設備可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
在各種實施例中，基於IC佈局圖之IC結構包括至少一個隔離結構，其上覆於兩個閘極結構之間的主動區域的一部分，例如，包括源極/汲極(source/drain, S/D)結構的一部分。此隔離結構使主動區域部分與上覆的類金屬定義(metal-like defined, MD)區段電隔離，藉以使上覆MD區段能夠被包括在與包括主動區域部分的路徑（例如，一系列電晶體連接或電源供應路徑）分離之電路徑中。藉由在電路徑中包括MD區段（在一些實施例中稱作源極飛線連接），可在各種電路（例如，正反器電路）中減少或消除金屬區段的使用，藉此與在MD區段與下伏主動區域之間不包括隔離結構的方法相比較而言減小了成本及面積。
如以下所論述，第1A圖至第7圖描繪一些實施例中之平面圖及橫截面圖。第1A圖至第7圖中之每一者為結構圖/佈局圖，其中元件符號表示用以至少部分地定義製造製程（例如，以下關於第8圖論述之方法800及/或以下關於第11圖論述之與IC製造系統1100相關聯的IC製造流程）中之對應IC結構特徵的IC結構特徵及IC佈局特徵。在一些實施例中，第1A圖至第7圖中之一或更多者為藉由執行以下關於第9圖論述的方法900之操作中的一些或全部而產生之IC佈局圖的部分或全部。因此，第1A圖至第7圖中之每一者表示IC佈局圖及對應IC結構的平面圖或橫截面圖。
出於說明目的，簡化本文中諸圖（例如，第1A圖至第7圖）中之每一者。諸圖為IC佈局圖、結構及裝置之視圖，其中包括及排除了各種特徵以便於以下論述。在各種實施例中，除了第1A圖至第7圖中所描繪之特徵以外，IC結構、裝置及/或佈局圖包括一或更多個特徵，其對應於功率分配結構、金屬互連件、接觸件、通孔、閘極結構、源極/汲極(source/drain, S/D)結構或其他電晶體元件、隔離結構，或其類似者。
第1A圖至第1E圖為IC佈局/結構100A至100E的圖式，其包括主動區/區域AA的一部分，此主動區/區域AA在兩個閘極區/結構GS之間且藉由隔離結構IS與上覆的MD區/區段MD電隔離。第2A圖至第2D圖為IC佈局/結構200A及200C的圖式，其中上覆的MD區/區段MD/MD2連同金屬區段M0及通孔區/結構VD一起被包括在兩個主動區/區域AA之間的電路徑中。第3A圖至第3C圖為IC佈局/結構300A～300C的圖式，其中MD區/區段MD上覆於一或更多個主動區域AA。第4圖至第7圖為IC佈局/裝置400～700的圖式，其對應於正反器電路，此些正反器電路包括藉由多個隔離結構IS個例與主動區/區域電隔離之MD區/區段。
除了IC佈局/結構100A～300C或IC佈局/裝置400～700中之對應者以外，第1A圖至第7圖中之每一者根據圖式角度描繪了方向X、Y或Z中的兩者。
主動區（例如，以下論述之主動區/區域AA或AA1～AA4）係位於被包括在製造製程中之IC佈局圖中的區，作為定義主動區域（亦稱作氧化物擴散或定義(oxide diffusion or definition, OD)）的一部分在半導體基板（例如，以下論述之基板SUB）中，直接地或在n型阱或p型阱區/區域（出於清楚目的未示出）中，其中形成有一或更多個IC裝置特徵（例如，S/D結構）。在一些實施例中，主動區域為平面電晶體結構、鰭片式場效應電晶體(fin field-effect transistor, FinFET)結構、環繞式閘極(gate-all-around, GAA)電晶體結構、奈米薄片結構或奈米導線結構之n型或p型主動區域。在各種實施例中，主動區域（結構）包括半導體材料（例如，矽(Si)、矽鍺(SiGe)、碳化矽(SiC)或其類似者）、摻雜劑材料（例如，硼(B)、磷(P)、砷(As)、鎵(Ga)）或另一適當材料中之一或更多者。
在一些實施例中，奈米薄片結構包括具有n型或p型摻雜之一或更多種半導體材料的一或更多個層之連續體積。在各種實施例中，個別奈米薄片層包括給定半導體材料之單個單層或多個單層。在一些實施例中，主動區域（例如，奈米薄片結構）包括一或更多個磊晶層，例如，以下論述之磊晶層EPI。
MD區（例如，MD區/區段MD或複數個MD區/區段D1～D13中之一者的區/區段）係位於被包括在製造製程中之IC佈局圖中的導電區，作為定義半導體基板中及/或在半導體基板上的MD區段（亦稱作導電區段或MD導電線或跡線）的一部分。在一些實施例中，MD區段包括至少一個金屬層（例如，接觸層）的一部分，此至少一個金屬層上覆且接觸基板且具有一厚度，該厚度足夠小以使得能夠在MD區段與上覆金屬層（例如，第一金屬層）之間形成絕緣層。在各種實施例中，MD區段包括銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或適合於提供IC結構元件之間的低電阻電連接（即，電阻位準低於預定臨限值，此預定臨限值對應於對電路效能之基於電阻的效應之一或更多個容限位準）之另一金屬或材料中的一或更多者。
在各種實施例中，MD區段包括半導體基板之部分及/或磊晶層，此磊晶層具有足以使區段具有低電阻位準之摻雜等級（例如，基於佈植製程）。在一些實施例中，經摻雜的MD區段包括一或更多種摻雜劑材料，其具有約1*10 16每立方公分(cm -3)或更大之摻雜濃度。
在一些實施例（例如，在第1B圖、第1D圖、第2A圖、第2B圖、第4圖及第5圖中描繪之實施例）中，製造製程包括單個MD層，且MD區/區段對應於MD區/區段MD或複數個MD區/區段D1～D13中之一者的MD區/區段。在一些實施例（例如，在第1C圖、第1E圖、第2C圖、第2D圖、第6圖及第7圖中描繪之實施例）中，製造製程包括兩個MD層（包括第一MD區/區段MD及第二MD區/區段MD2），且複數個MD區/區段D1～D13指示製造製程中之兩個MD層。
在第1A圖至第7圖中所描繪之各種實施例中，MD區/區段重疊/上覆於給定主動區/區域時所處之主動區/區域中的一些或全部對應於出於清楚目的而未進一步描繪之S/D結構。除了如以下關於隔離結構IS之個例所論述的以外，MD區/區段重疊/上覆主動區/區域時所處之位置對應於MD區段與下伏的主動區域部分及/或S/D結構之間的電連接。
第4圖至第7圖中所描繪之複數個MD區/區段D1～D13中的MD區/區段具有根據切割MD區（出於清楚目的而未描繪）（在一些實施例中亦稱作切割金屬區）沿Y方向之配置。切割MD區係位於被包括在製造製程中之IC佈局圖中的區，作為定義給定MD區段中之不連續性的一部分，藉此使對應的相鄰MD區段彼此電隔離。
隔離區/結構IS係位於被包括在製造製程中之IC佈局圖中的區，作為定義包括一或更多種絕緣材料之體積的一部分，此一或更多種絕緣材料用以使下伏特徵（例如，主動區域AA或AA1～AA4或MD區段MD）與上覆特徵（例如，MD區段MD或MD2）電隔離。在各種實施例中，一或更多種絕緣材料包括二氧化矽、氮化矽(Si 3N 4)，及/或適合於在下伏特徵與上覆特徵之間提供高電阻路徑（例如，電阻等於或大於針對給定製造製程之指定臨限值）的另一材料。
閘極區（例如，閘極區/結構GS或複數個閘極區/結構G1～G14中之閘極區/結構）係位於被包括在製造製程中之IC佈局圖中的區，作為定義閘極結構的一部分。閘極結構為包括一或更多個導電區段之體積，例如，閘電極，其包括大體上被一或更多種絕緣材料環繞之一或更多種導電材料（例如，多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)或一或更多種其他金屬或其他適當材料），此一或更多個導電區段藉此用以控制提供給相鄰閘極介電質層之電壓。
介電層（例如，閘極介電層）為包括一或更多種絕緣材料之體積，例如，二氧化矽、氮化矽(Si 3N 4)及/或一或更多種其他適當材料（如具有小於3.8的介電常數值之低介電常數材料，或具有大於3.8或7.0的介電常數值之高介電常數材料，諸如，氧化鋁(Al 2O 3)、氧化鉿(HfO 2)、五氧化二鉭(Ta 2O 5)或氧化鉭(TiO 2)），其適合於提供IC結構元件之間的高電阻，即，電阻位準高於對應於對電路效能之基於電阻的效應之一或更多個容限位準的預定臨限值。
複數個閘極區/結構G1～G14具有根據切割閘極區（出於清楚目的而未繪示）（在一些實施例中亦稱作切割多晶矽區）沿Y方向之配置。切割閘極區係位於被包括在製造製程中之IC佈局圖中的區，作為定義給定閘極結構的閘電極中之不連續性的一部分，藉此使閘電極之對應的相鄰部分彼此電隔離。
金屬區（例如，金屬區/區段M0或MS或以下所論述之電力導軌BPR、BPR1～BPR3、BP或BP1～BP3）係位於被包括在製造製程中之IC佈局圖中的區，作為定義在製造製程的給定金屬層中之包括一或更多種導電材料（例如，多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)或一或更多種其他金屬或其他適當材料）之金屬區段的一部分。
在第2A圖至第2D圖及第4圖至第7圖中所描繪之實施例中，金屬區/區段M0及MS之個例在X方向上在第一金屬層（在一些實施例中亦稱作金屬零層）中延伸。在第5圖及第7圖中所描繪之實施例中，金屬區/區段MS之個例亦在Y方向上在第二金屬層（在一些實施例中亦稱作金屬一層）中延伸。在一些實施例中，金屬區/區段MS另外在X及Y方向上在金屬層中延伸，例如，藉由在Y方向上在第一金屬層中延伸且在X方向上在第二金屬層上延伸。
在第1D圖、第2A圖、第2B圖、第4圖及第5圖中所描繪之實施例中，電力導軌BPR及BPR1～BPR3（亦稱作背側電力導軌BPR及BPR1～BPR3）中之每一者對應於背側製造製程的一部分形成在半導體基板的背側中之一或更多個金屬層。在第1E圖、第2C圖、第2D圖、第6圖及第7圖中所描繪之實施例中，電力導軌BP及BP1～BP3中之每一者對應於製造製程之內埋式金屬層。在以下所論述之各種實施例中，電力導軌BPR、BPR1～BPR3、BP或BP1～BP3中之一者用以攜載電源供應電壓VDD或電源供應參考電壓VSS。
通孔區（例如，以下論述之通孔區/結構VD、VG、V0或VB）係位於被包括在製造製程中之IC佈局圖中的區，作為定義包括一或更多種導電材料之通孔結構的一部分，此一或更多種導電材料用以提供上覆導電結構與下伏導電結構之間的電連接。此上覆層在通孔區/結構VD、VG或V0的情形下對應於金屬區段M0或MS，且在通孔區/結構VB的情形下對應於主動區/區域AA或AA1～AA4。下伏導電結構在通孔區/結構VD的情形下對應於MD區段或S/D結構，在通孔區/結構VG的情形下對應於閘電極，在通孔區/結構V0的情形下對應於第一金屬層區/區段（例如，金屬區/區段MS），且在通孔區/結構VB的情形下對應於背側電力導軌BPR或BPR1～BPR3。
在通孔區/結構VD、VG或V0的情形下，通孔結構藉此在定位於半導體基板的前側上的兩個特徵之間延伸。在通孔區/結構VB的情形下，通孔結構藉此自定位於半導體基板的前側上之主動區域延伸穿過半導體基板至背側電力導軌中。
第1A圖描繪根據一些實施例之IC佈局/結構100A的電晶體系列示意圖及對應平面圖。電晶體系列100A包括電晶體T1及T2，此兩者為同一電晶體類型，n型金屬氧化物半導體(n-type metal oxide semiconductor, NMOS)電晶體或p型金屬氧化物半導體(p-type metal oxide semiconductor, PMOS)電晶體。
電晶體T1包括閘極A1及S/D端子B1及B2，且電晶體T2包括閘極A2及S/D端子B2及B3，S/D端子B2藉此為電晶體T1及T2之共享S/D端子。
電晶體系列100A包括在X方向上在基板SUB上延伸之主動區/區域AA的部分，及在Y方向上延伸且重疊/上覆於主動區/區域AA之閘極區/結構A1及A2的部分。MD區/區段MD之個例在對應於S/D結構B1、B2及B3的位置處重疊/上覆於主動區/區域AA。根據第1B圖及第1C圖中所描繪之實施例，對應於S/D結構B1及B3之MD區段MD的個例電連接至主動區域AA之下伏部分，且對應於S/D結構B2之MD區段MD的個例藉由隔離結構IS（第1A圖中未示出）與閘極結構A1及A2之間的主動區域AA的部分電隔離。
第1B圖描繪根據一些實施例之IC佈局/結構100B的橫截面圖，且第1C圖描繪根據一些實施例之IC佈局/結構100C的橫截面圖。IC佈局/結構100B為電晶體系列100A之實施例，其對應於包括單個MD層之製造製程，且IC佈局/結構100C為電晶體系列100A之實施例，其對應於包括兩個MD層之製造製程。
IC佈局/結構100B及100C中之每一者包括主動區/區域AA的三個個例，中間個例包括對應於S/D結構B2之在閘極區/結構A1及A2之間的部分。隔離區/結構IS重疊/上覆於對應於S/D結構B2之主動區/區域部分。
在IC佈局/結構100B中，隔離結構IS使S/D結構B2與MD區段MD電隔離。在IC佈局結構100C中，S/D結構B2電連接至第一MD層中之上覆MD區段MD，且隔離結構IS使MD區段MD與第二MD層中之上覆MD區段MD2電隔離，藉此亦使S/D結構B2與MD區段MD2電隔離。
在第1B圖及第1C圖中所描繪之實施例中的每一者中，隔離結構IS藉此用以使S/D結構B2及主動區域AA之在閘極結構A1及A1之間的部分與對應的上覆MD區段MD或MD2隔離，以使得IC結構100B之MD區段MD及IC結構100C之MD區段MD2中的每一者能夠被包括在與S/D結構B2分離之電路徑中。
在第1B圖及第1C圖中所描繪之實施例中，此單獨電路徑包括主動區域AA之與包括S/D結構B2的個例相鄰之額外個例，且在IC結構100C之情形下，為MD區段MD之額外個例。在各種實施例中，此單獨電路徑包括除了第1B圖及第1C圖中所描繪之彼些以外的元件及配置。
藉由包括隔離區/結構IS及對應的MD區/區段MD或MD2，IC佈局/結構100B及100C中之每一者包括與電晶體系列100A之S/D結構B2分離的電路徑，且包括MD區段，藉以可在包括IC佈局/結構100B或100C中的一者之電路中減少金屬區段的使用，藉此與未在MD區段與下伏主動區域之間包括隔離結構的方法相比較而言減少了成本及面積。
第1D圖描繪根據一些實施例之IC佈局/結構100D的橫截面圖，且第1E圖描繪根據一些實施例之IC佈局/結構100E的橫截面圖。IC佈局/結構100D對應於包括單個MD層之製造製程，且IC佈局/結構100E對應於包括兩個MD層之製造製程。
IC佈局/結構100D及100E中之每一者包括主動區/區域AA之三個個例、隔離區/結構IS，及如以上關於第1A圖至第1C圖所論述進行配置之MD區/結構MD及MD2的對應個例。
IC佈局/結構100D亦包括定位在基板SUB的背側中之電力導軌BPR，及通孔區/結構VB，此通孔區/結構VB用以使電力導軌BPR電連接至主動區域AA的中間個例之下伏於隔離結構IS的部分。
IC佈局/結構100E亦包括與主動區域/區域AA的中間個例相鄰之內埋式電力導軌BP，及MD區/區段MD的個例，其用以使電力導軌BP電連接至主動區域AA的中間個例之下伏於隔離結構IS的部分。
IC佈局/結構100D及100E中之每一者藉此包括與至對應電力導軌BPR或BP的電連接分離之包括MD區/區段MD或MD2的對應個例之電路徑。在第1D圖及第1E圖中所描繪之實施例中，此單獨電路徑包括主動區域AA之額外個例，且在IC結構100E之情形下，為MD區段MD之額外個例。在各種實施例中，此單獨電路徑包括除了第1D圖及第1E圖中所描繪之彼些以外的元件及配置。
包括IC佈局/結構100D或100E中之一者的電路藉此能夠減少在電路徑中使用金屬區段，藉以獲得以上關於IC佈局/結構100B及100C所論述之益處。
第2A圖及第2B圖描繪根據一些實施例之IC佈局/結構200A的相應平面圖及橫截面圖，且第2C圖及第2D圖描繪根據一些實施例之IC佈局/結構200C的相應平面圖及橫截面圖。IC佈局/結構200A對應於包括單個MD層之製造製程，且IC佈局/結構200C對應於包括兩個MD層之製造製程。
IC佈局/結構200A及200C中之每一者包括在X方向上延伸之主動區/區域AA的兩個個例及在Y方向上延伸之閘極區/結構GS的四個個例，閘極區/結構GS之每一個例重疊/上覆於主動區/區域AA之每一個例。IC佈局/結構200A及200C中之每一者亦包括隔離區/結構IS，其重疊/上覆於主動區/區域AA之第一個例；通孔區/結構VD，其重疊/上覆於隔離區/結構IS及主動區/區域AA的第一個例；通孔區/結構VD，其重疊/上覆於主動區/區域AA之第一個例；及金屬區/結構M0，其在X方向上延伸且重疊/上覆於通孔區/結構VD之每一個例。
在第2B圖及第2D圖中所描繪之實施例中，主動區/區域AA包括對應於處在MD區/區段MD之個例重疊/上覆於主動區/區域AA的位置處的S/D結構之磊晶層EPI的個例。在一些實施例中，主動區/區域AA不包括對應於處在MD區/區段MD之個例重疊/上覆於主動區/區域AA的一些或全部位置處的S/D結構之磊晶層EPI的個例。
IC佈局/結構200A亦包括如以上關於第1D圖所論述進行配置之背側電力導軌BPR及通孔區/結構VB，且IC佈局/結構200C亦包括如以上關於第1E圖所論述進行配置之內埋式電力導軌BP及MD區/結構MD的個例。第2D圖包括虛線，以指示內埋式電力導軌BP處在不同於IC佈局/結構100C之其他特徵的橫截面平面之橫截面平面中。IC佈局/結構200A及200C中之每一者藉此用以包括在對應電力導軌與下伏於隔離結構IS之第一主動區域AA的第一部分之間的電路徑。
如第2A圖及第2B圖中所描繪，MD區/區段MD之第一個例重疊/上覆於隔離區/結構IS及主動區/區域AA之第一個例的第一部分，在Y方向上在閘極區/結構GS的兩個個例之間延伸，且重疊/上覆於主動區/區域AA之第二個例的對應部分。MD區/結構MD之第二個例重疊/上覆於主動區/區域AA之第一個例的第二部分。
MD區/區段MD之第一及第二個例、通孔區/結構VD之兩個個例以及金屬區/結構M0藉此用作主動區/區域AA之第一個例的第二部分與主動區/區域AA之第二個例的部分之間的電路徑，此電路徑與主動區/區域AA之第一個例的第一部分與電力導軌BPR之間的電路徑分離。
如第2C圖及第2D圖中所描繪，MD區/區段MD2之第一個例重疊/上覆於隔離區/結構IS、MD區/區段MD之第一個例及主動區/區域AA之第一個例的第一部分，在Y方向上在閘極區/結構GS的兩個個例之間延伸，且重疊/上覆於主動區/區域AA之第二個例的對應部分。MD區/結構MD2之第二個例重疊/上覆於MD區/區段MD之第二個例及主動區/區域AA之第一個例的第二部分。
MD區/區段MD之第二個例、MD區/區段MD2之第一及第二個例、通孔區/結構VD之兩個個例以及金屬區/結構M0藉此用作主動區/區域AA之第一個例的第二部分與主動區/區域AA之第二個例的部分之間的電路徑，此電路徑與主動區/區域AA之第一個例的第一部分與內埋式電力導軌BP之間的電路徑分離。
藉由包括電路徑，而該電路徑包括與針對對應電力導軌BPR或PB的電連接分離之對應MD區/區段MD或MD2，包括IC佈局/結構200A或200C中之一者的電路藉此能夠減少在電路徑中使用金屬區段，藉以獲得以上關於IC佈局/結構100B及100C所論述之益處。
第3A圖至第3C圖描繪根據一些實施例之相應IC佈局/結構300A至300C的平面圖。IC佈局/結構300A～300C中之每一者包括在Y方向上在閘極區/結構GS的個例之間延伸的MD區/區段MD。在其中製造製程包括單個MD層之實施例中，MD區/區段MD對應於以上關於第1B圖、第1D圖、第2A圖及第2B圖所論述之MD區/區段MD的個例。在其中製造製程包括兩個MD層之實施例中，MD區/區段MD對應於以上關於第1C圖、第1E圖、第2C圖及第2D圖所論述之MD區/區段MD2的個例。
IC佈局/結構300A亦包括主動區/區域AA之兩個個例、隔離區/結構IS之個例，及通孔區/結構VD之個例。MD區/區段MD及通孔區/結構VD之個例藉此用作電路徑，此電路徑與下伏於隔離區/結構IS之個例的主動區/區域AA之個例的部分分離。
IC佈局/結構300B亦包括主動區/區域AA之四個個例、隔離區/結構IS之兩個個例，及通孔區/結構VD之兩個個例。MD區/區段MD以及通孔區/結構VD之此兩個個例藉此用作電路徑，此電路徑與下伏於隔離區/結構IS之兩個個例的主動區/區域AA之兩個個例的部分分離。
IC佈局/結構300C亦包括主動區/區域AA之至少六個個例、隔離區/結構IS之至少四個個例，及通孔區/結構VD之兩個個例。MD區/區段MD以及通孔區/結構VD之此兩個個例藉此用作電路徑，此電路徑與下伏於隔離區/結構IS之至少四個個例的主動區/區域AA之至少四個個例的部分分離。
如第3A圖至第3C圖中之每一者中所繪示，隔離區/結構IS之每一個例在X方向上比MD區/區段MD延伸更遠，且藉此在X方向上具有比MD區/區段MD在X方向上之尺寸更大的尺寸。隔離區/結構IS之每一個例亦在Y方向上比主動區/區域AA之每一下伏個例延伸更多，且藉此在Y方向上具有比對應主動區/區域AA在Y方向上之尺寸更大的尺寸。
藉由包括與主動區/區域AA的下伏個例或多個下伏個例分離之包括對應MD區/區段MD的電路徑，包括IC佈局/結構300A～300C中之一者的電路藉此能夠減少在電路徑中使用金屬區段，藉以獲得以上關於IC佈局/結構100B及100C所論述之益處。
第4圖至第7圖描繪根據一些實施例之相應IC佈局/裝置400～700的平面圖。如以下所論述，IC佈局/裝置400～700中之每一者用作掃描D正反器電路，其包括根據以上關於第1A圖至第3C圖所論述之實施例中的一或更多者之隔離區/結構IS的個例。IC佈局/裝置400及500中之每一者對應於包括單個MD層之製造製程，且IC佈局/裝置600及700中之每一者對應於包括兩個MD層之製造製程。
IC佈局/裝置400～700中之每一者包括在X方向上延伸之主動區/區域AA1～AA4、在Y方向上延伸且重疊/上覆於主動區/區域AA1～AA4之複數個MD區/區段D1～D13或D1～D12，及在Y方向上延伸且重疊/上覆於主動區/區域AA1～AA4之複數個閘極區/結構G1～G14或G1～G13。主動區/區域AA1及AA4中之每一者為對應於PMOS電晶體之p型主動區/區域，且主動區/區域AA2及AA3中之每一者為對應於NMOS電晶體之n型主動區/區域。
複數個閘極區/結構G1～G14中之每複數個閘極區/結構包括自一至三個閘極區/結構（未單獨標記），此些閘極區/結構在Y方向上對準且根據出於清楚目的而未描繪之切割閘極區電分離。複數個MD區/區段D1～D13中之每複數個MD區/區段包括自一至四個MD區/區段MD（未單獨標記），此些MD區/區段MD在Y方向上對準且根據出於清楚目的而未描繪之切割MD區電分離。
在IC佈局/裝置600及700中，複數個MD區/區段D1～D13中之每複數個MD區/區段亦包括自一至三個MD區/區段MD2（未單獨標記），此些MD區/區段MD2在Y方向上對準且根據出於清楚目的而未描繪之切割MD2區電分離。在第6圖及第7圖中，MD區/區段MD2由實線邊界表示，且MD區/區段MD由虛線邊界表示。
IC佈局/裝置400～700中之每一者亦包括在X方向上在第一金屬層中延伸的通孔區/結構VD及VG以及金屬區/區段MS中之每一者的個例。在第4圖至第7圖中之每一者中，出於清楚目的來標記通孔區/結構VD及VG以及金屬區/區段MS中之每一者中的單個一者。通孔區/結構VD及VG之每一個例表示對應的下伏MD區段MD/MD2或閘極結構G1～G14與在X方向上延伸的上覆金屬區段MS之間的電連接。
IC佈局/裝置500及700中之每一者亦包括在Y方向上在第二金屬層中延伸的通孔區/結構V0（出於清楚目的而標記出單個）以及金屬區/區段MS中之每一者的個例。通孔區/結構V0之每一個例表示在X方向上延伸的對應下伏金屬區段MS與在Y方向上延伸的上覆金屬區段MS之間的電連接。
如第4圖及第5圖中所描繪，IC佈局/裝置400及500中之每一者包括：背側電力導軌BPR1，其經由通孔區/結構VB之個例（出於清楚目的而標記出單個）電連接至主動區/區域AA1；背側電力導軌BPR2，其經由通孔區/結構VB的個例電連接至主動區/區域AA2及AA3中之每一者；及背側電力導軌BPR3，其經由通孔區/結構VB之個例電連接至主動區/區域AA4。背側電力導軌BPR1及BPR3中之每一者用以攜載電源供應電壓VDD，且背側電力導軌BPR2用以攜載電源供應參考電壓VSS。
如第6圖及第7圖中所描繪，IC佈局/裝置600及700中之每一者包括：內埋式電力導軌BP1，其經由MD區/區段MD之個例電連接至主動區/區域AA1；內埋式電力導軌BP2，其經由MD區/區段MD之個例電連接至主動區/區域AA2及AA3中之每一者；及內埋式電力導軌BP3，其經由MD區/區段MD之個例電連接至主動區/區域AA4。內埋式電力導軌BP1及BP3中之每一者用以攜載電源供應電壓VDD，且內埋式電力導軌BP2用以攜載電源供應參考電壓VSS。
如第4圖至第7圖中所描繪，IC佈局/裝置400至700中之每一者的參考特徵用作掃描D正反器電路，其包括經佈置作為輸入端子之金屬區/區段MS的個例，此些輸入端子用以接收訊號D（在一些實施例中亦稱作資料訊號）、訊號SI（在一些實施例中亦稱作掃描測試訊號）、訊號SE（在一些實施例中亦稱作賦能訊號）及訊號CP（在一些實施例中亦稱作時鐘訊號）。IC佈局/裝置400～700中之每一者係如第4圖至第7圖中所描繪來用以基於訊號D、SI、SE及CP產生訊號Q（在一些實施例中亦稱作輸出訊號），且包括經佈置作為用以輸出訊號Q的輸出端子之金屬區/區段MS的個例。
如第4圖至第7圖中所描繪，IC佈局/裝置400～700中之每一者包括隔離區/結構IS的個例（出於清楚目的標記出單個）。在IC佈局/裝置400及500中之每一者中，隔離區/結構IS之各種個例定位在主動區/區域AA1～AA4與對應的MD區/區段MD之間，且在IC佈局/裝置400及500中之每一者中，隔離區/結構IS之各種個例定位在對應的MD區/區段MD與MD區/區段MD2之間。
如第4圖中所描繪，IC佈局/裝置400包括MD區/區段MD，其上覆於隔離區/結構IS之個例且藉此如上所論述用作複數個MD區/區段D1、D2、D4～D6、D8及D10～D12中之每一者中的分離電路徑（在一些實施例中亦稱作飛線連接）。
如第5圖中所描繪，IC佈局/裝置500包括MD區/區段MD，其上覆於隔離區/結構IS之個例且藉此如上所論述用作複數個MD區/區段D3、D5及D11中之每一者中的分離電路徑。
如第6圖中所描繪，IC佈局/裝置600包括MD區/區段MD2，其上覆於隔離區/結構IS之個例且藉此如上所論述用作複數個MD區/區段D1、D2、D4～D6、D8及D10～D12中之每一者中的分離電路徑。
如第7圖中所描繪，IC佈局/裝置700包括MD區/區段MD2，其上覆於隔離區/結構IS之個例且藉此如上所論述用作複數個MD區/區段D3、D5及D11中之每一者中的分離電路徑。
IC佈局/裝置400及600中之每一者藉此包括總共14複數個閘極區/結構G1～G14及對應於為26之總閘極間距（在一些實施例中亦稱作多晶矽間距（poly pitch））的總共4個主動區/區域AA1～AA4，且不包括在Y方向上在第二金屬層中延伸之金屬區/區段MS的個例。
IC佈局/裝置500及700中之每一者藉此包括總共13複數個閘極區/結構G1～G13及對應於為24之總閘極間距的總共4個主動區/區域AA1～AA4，且包括在Y方向上在第二金屬層中延伸之金屬區/區段MS的4個個例。與IC佈局/裝置400及600相比較而言，IC佈局/裝置500及700基於在第二金屬層中包括金屬區/區段MS的個例而具有更小的面積及潛在的更高成本。
藉由以上所論述之配置，IC佈局400～700中之每一者包括與主動區/區域AA1～AA4中的對應下伏者分離之包括對應MD區/區段MD或MD2的電路徑，且藉此能夠在電路徑中減少金屬區段的使用，藉以獲得以上關於IC佈局/結構100B～300C所論述之益處。
第8圖為根據一些實施例之製造IC結構之方法800的流程圖。方法800可操作以形成以上關於第1A圖至第7圖所論述之IC結構100A～100E、200A、200C、300A～300C或IC裝置400～700中的一或更多者。
在一些實施例中，以第8圖中所描繪之次序來執行方法800的操作。在一些實施例中，以不同於第8圖中所描繪的次序之次序來執行方法800的操作。在一些實施例中，在執行方法800的操作之前、在其期間及/或在其之後執行一或更多個額外操作。在一些實施例中，執行方法800之操作中的一些或全部包括如以下關於IC製造系統1000及第10圖所論述來執行一或更多個操作。
在操作810處，在一些實施例中，構造在第一方向上在半導體基板中延伸之內埋式電力導軌。在一些實施例中，構造內埋式電力導軌包括構造以上關於第1E圖、第2C圖及第2D圖所論述之電力導軌BP的一或更多個個例，或構造以上關於第6圖及第7圖所論述之電力導軌BP1～BP3。
在一些實施例中，形成金屬區段（例如，內埋式或背側電力導軌）包括執行複數個製造操作（包括沉積並圖案化一或更多個光阻層），執行一或更多個蝕刻製程，及執行一或更多個沉積製程，藉以一或更多種導電材料用以形成連續的、低電阻結構。
在操作820處，形成在第一方向上在半導體基板中延伸之第一及第二主動區域。在一些實施例中，形成第一及第二主動區域包括形成以上關於第1A圖至第3C圖所論述之主動區域AA的兩個或更多個個例。在一些實施例中，形成第一及第二主動區域包括形成以上關於第4圖至第7圖所論述之主動區域AA1～AA4。
在一些實施例中，形成第一及第二主動區域包括形成上覆且電連接至第一及第二主動區域中之一者或每一者的一或更多個MD區段，作為兩MD層製造製程的一部分。在一些實施例中，形成一或更多個MD區段包括形成上覆且電連接至內埋式電力導軌之MD區段。在一些實施例中，形成一或更多個MD區段包括形成如以上關於第1C圖、第1E圖、第2C圖至第3C圖、第6圖及第7圖所論述之MD區段MD的一或更多個個例。
在一些實施例中，形成第一及第二主動區域包括在半導體基板之對應於第一及第二主動區域的區域中執行一或更多個佈植製程，藉以針對如上所論述之一或更多種給定摻雜劑可實現預定摻雜濃度及類型。在一些實施例中，形成第一及第二主動區域包括執行適合於形成如上所論述具有低電阻之MD區段的一或更多個佈植、沉積或其他製程。
在一些實施例中，形成第一及第二主動區域包括（例如）藉由執行一或更多個佈植製程及/或一或更多個沉積製程在對應主動區域之一些或全部主動區域中及/或其上形成複數個S/D結構。
在操作830處，構造在第二方向上延伸且上覆第一及第二主動區域中的一者之第一及第二閘極結構。在一些實施例中，構造第一及第二閘極結構包括構造以上關於第1A圖至第1C圖所論述之閘極A1及A2。在一些實施例中，構造第一及第二閘極結構包括構造以上關於第2A圖至第3C圖所論述之閘極結構GS的兩個或更多個個例。在一些實施例中，構造第一及第二閘極結構包括構造以上關於第4圖至第7圖所論述之複數個閘極結構G1～G14。
在一些實施例中，構造第一及第二閘極結構包括執行複數個製造操作，例如，微影、擴散、沉積、蝕刻、平坦化或適合於構造如上所論述之第一及第二閘極結構的其他操作中之一或更多者。
在操作840處，形成上覆於第一主動區域之在第一及第二閘極結構之間的一部分之隔離結構。在一些實施例中，形成隔離結構包括形成以上關於第1A圖至第7圖所論述之隔離結構IS的一或更多個個例。
在一些實施例中，形成上覆於第一主動區域之在第一及第二閘極結構之間的此部分之隔離結構包括上覆在如以上關於第1A圖至第3C圖所論述之閘極結構A1及A2或GS之間的主動區域AA之一或更多個個例及/或在如以上關於第4圖至第7圖所論述之複數個閘極結構G1～G14中的兩個閘極結構之間的主動區域AA1～AA4中之一或更多者。
在一些實施例中，形成上覆於第一主動區域的此部分之隔離結構包括形成上覆於如以上關於第1C圖、第1E圖、第2C圖至第3C圖、第6圖及第7圖所論述之MD區段MD的一或更多個個例之隔離結構IS的一或更多個個例。
在一些實施例中，形成隔離結構包括執行複數個製造操作（包括沉積並圖案化一或更多個光阻層），執行一或更多個蝕刻製程，及執行一或更多個沉積製程，藉以一或更多種絕緣材料用以形成如上所論述之連續的、高電阻體積。
在操作850處，形成在第二方向上延伸且上覆於第一及第二主動區域以及隔離結構中的每一者之第一MD區段。第一MD區段電連接至第二主動區域且與第一主動區域之在第一及第二閘極結構之間的部分電隔離。
在一些實施例中，形成第一MD區段包括形成如以上關於第1B圖、第1D圖、第2A圖、第2B圖、第3A圖至第4圖及第5圖所論述之MD區段MD的一或更多個個例。在一些實施例中，形成第一MD區段包括形成如以上關於第1C圖、第1E圖、第2C圖至第3A圖、第6圖及第7圖所論述之MD區段MD2的一或更多個個例。
在一些實施例中，形成第一MD區段包括形成第一MD區段，作為（例如）如以上關於第1A圖至第1E圖及第3A圖至第3C圖所論述之主動區域AA的多個個例之間的電路徑的一部分。
在一些實施例中，形成上覆於第一及第二主動區域中之每一者的第一MD區段包括形成上覆於如以上關於第3A圖至第3C圖所論述之主動區域AA的兩個以上個例之第一MD區段。
在一些實施例中，形成第一MD區段包括執行適合於形成如上所論述具有低電阻之MD區段的一或更多個佈植、沉積或其他製程。
在操作860處，在一些實施例中，形成額外主動區域、額外MD區段、額外閘極結構、額外隔離結構、金屬區段、通孔結構或背側電力導軌中之一或更多者。
在一些實施例中，形成一或更多個通孔結構或背側電力導軌包括形成自第一主動區域之在第一及第二閘極結構之間的部分延伸至半導體基板的背側之通孔結構，及在半導體基板之背側中構造電連接至通孔結構之電力導軌。在一些實施例中，形成一或更多個通孔結構或背側電力導軌包括形成如以上關於第1D圖、第2A圖、第2B圖、第4圖及第5圖所論述之一或更多個通孔結構VB及一或更多個電力導軌BPR或BPR1～BPR3。
在一些實施例中，形成一或更多個額外MD區段、通孔結構或金屬區段包括形成上覆且電連接至第一主動區域之第二MD區段，第一閘極結構定位在第一及第二MD區段之間；及構造上覆於第一及第二MD區段、第一閘極結構及隔離結構中的每一者之金屬區段，金屬區段及第一MD區段用以將第二MD區段電連接至第二主動區域之在第一及第二閘極結構之間的一部分。在一些實施例中，形成一或更多個額外MD區段、通孔結構或金屬區段包括形成如以上關於第2A圖至第2D圖所論述之MD區段MD或MD2的一或更多個個例、通孔結構VD的兩個或更多個個例及金屬區段M0的一或更多個個例。
在一些實施例中，形成額外主動區域、額外MD區段、額外閘極結構、額外隔離結構、金屬區段、通孔結構或背側電力導軌中之一或更多者包括形成電路，例如，以上關於第4圖至第7圖所論述之IC裝置400～700中的一者。
在一些實施例中，形成額外主動區域、額外MD區段、額外閘極結構、額外隔離結構、金屬區段、通孔結構或背側電力導軌中之一或更多者係藉由執行複數個製造操作（例如，微影、擴散、沉積、蝕刻、平坦化或適合於在半導體基板中建構複數個IC裝置的其他操作中之一或更多者）來建構複數個IC裝置（例如，電晶體、邏輯閘、記憶體單元、互連結構及/或其他適當裝置）的一部分。
藉由執行方法800之操作中的一些或全部，製造出IC結構，其中電路徑包括MD區段且與電晶體系列或電力導軌連接之共享S/D結構分離，藉此獲得以上關於IC結構100A～100E、200A、200C及300A～300C以及IC裝置400～700所論述之益處。
第9圖為根據一些實施例之產生IC佈局圖（例如，以上關於第1A圖至第7圖所論述之IC佈局圖100A～100E、200A、200C、300A～300C或400～700）的方法900之流程圖。
在一些實施例中，產生IC佈局圖包括產生對應於基於已產生的IC佈局圖製造之IC結構或裝置（例如，以上關於第1A圖至第7圖所論述之IC結構100A～100E、200A、200C、300A～300C或裝置400～700）的IC佈局圖。
在一些實施例中，藉由以下關於第10圖論述之電腦的處理器（例如，IC佈局圖產生系統1000之硬體處理器1002）來執行方法900的部分或全部。
方法900之操作中的一些或全部能夠作為在設計室（例如，以下關於第11圖論述之設計室1120）中執行之設計程序的一部分來執行。
在一些實施例中，以第9圖中所描繪之次序來執行方法900的操作。在一些實施例中，同時地及/或以不同於第9圖中所描繪的次序之次序來執行方法900的操作。在一些實施例中，在執行方法900之一或更多個操作之前、在其之間、在其期間及/或在其之後執行一或更多個操作。
在操作910處，在IC佈局圖中定位在第一方向上延伸之第一及第二主動區。在一些實施例中，形成第一及第二主動區包括定位以上關於第1A圖至第3C圖所論述之主動區域AA的兩個或更多個個例。在一些實施例中，定位第一及第二主動區包括定位以上關於第4圖至第7圖所論述之主動區AA1～AA4。
在一些實施例中，定位第一及第二主動區包括定位與第一及第二主動區中的一者或每一者重疊之一或更多個MD區，作為兩MD層製造製程的一部分。在一些實施例中，定位一或更多個MD區包括定位與內埋式電力導軌重疊之MD區。在一些實施例中，定位一或更多個MD區包括定位如以上關於第1C圖、第1E圖、第2C圖至第3C圖、第6圖及第7圖所論述之MD區MD的一或更多個個例。
在操作920處，使第一及第二主動區中之每一者與在第二方向上延伸之第一及第二閘極區重疊。在一些實施例中，使第一及第二主動區與第一及第二閘極區重疊包括使主動區AA與以上關於第1A圖至第1C圖所論述之閘極區A1及A2重疊。在一些實施例中，使第一及第二主動區與第一及第二閘極區重疊包括使主動區AA與以上關於第2A圖至第3C圖所論述之閘極區GS的兩個或更多個個例重疊。在一些實施例中，使第一及第二主動區與第一及第二閘極區重疊包括使閘極區AA1～AA4中之兩者與以上關於第4圖至第7圖所論述之複數個閘極結構G1～G14重疊。
在操作930處，使第一主動區之在第一與第二閘極區之間的一部分與隔離區重疊。在一些實施例中，使第一主動區之在第一與第二閘極區之間的此部分與隔離區重疊包括定位以上關於第1A圖至第7圖所論述之隔離區IS的一或更多個個例。
在一些實施例中，使第一主動區之在第一與第二閘極區之間的此部分與隔離區重疊包括重疊在如以上關於第1A圖至第3C圖所論述之閘極區A1及A2或GS之間的主動區AA之一或更多個個例及/或在如以上關於第4圖至第7圖所論述之複數個閘極區G1～G14中的兩個閘極區之間的主動區AA1～AA4中之一或更多者。
在一些實施例中，使第一主動區之在第一與第二閘極區之間的此部分與隔離區重疊包括定位如以上關於第1C圖、第1E圖、第2C圖至第3C圖、第6圖及第7圖所論述之與MD區MD的一或更多個個例重疊之隔離區IS的一或更多個個例。
在操作940處，使第一及第二主動區中之每一者以及隔離區與在第二方向上延伸之第一MD區重疊。第一MD區用以形成至第二主動區之電連接，且與第一主動區之在第一及第二閘極區閘極的部分電隔離。
在一些實施例中，使第一及第二主動區中之每一者以及隔離區與第一MD區重疊包括使主動區AA之個例與如以上關於第1B圖、第1D圖、第2A圖、第2B圖、第3A圖至第4圖及第5圖所論述之MD區MD的一或更多個個例重疊。在一些實施例中，使第一及第二主動區中之每一者以及隔離區與第一MD區重疊包括使主動區AA或AA1～AA4之個例與如以上關於第1C圖、第1E圖、第2C圖至第3A圖、第6圖及第7圖所論述之MD區MD2的一或更多個個例重疊。
在一些實施例中，使第一及第二主動區中之每一者以及隔離區與第一MD區重疊包括定位第一MD區，作為（例如）在如以上關於第1A圖至第1E圖及第3A圖至第3C圖所論述之主動區AA的多個個例之間的電路徑的一部分。
在一些實施例中，使第一及第二主動區中之每一者以及隔離區與第一MD區重疊包括定位第一MD區，其與如以上關於第3A圖至第3C圖所論述之主動區AA的兩個以上個例重疊。
在操作950處，在一些實施例中，佈置額外主動區、額外MD區、額外閘極區、額外隔離區、金屬區、通孔區或電力導軌中之一或更多者。
在一些實施例中，佈置一或更多個額外MD區或電力導軌包括定位在第一方向上延伸之內埋式電力導軌。在一些實施例中，定位內埋式電力導軌包括定位以上關於第1E圖、第2C圖及第2D圖所論述之電力導軌BP的一或更多個個例，或定位以上關於第6圖及第7圖所論述之電力導軌BP1～BP3。
在一些實施例中，佈置一或更多個額外通孔區或電力導軌包括定位自第一主動區之在第一與第二閘極區之間的部分延伸至半導體基板的背側之通孔區，及在半導體基板之背側中定位電連接至通孔區之電力導軌。在一些實施例中，定位一或更多個通孔區或背側電力導軌包括定位如以上關於第1D圖、第2A圖、第2B圖、第4圖及第5圖所論述之一或更多個通孔區VB及一或更多個電力導軌BPR或BPR1～BPR3。
在一些實施例中，佈置一或更多個額外MD區、通孔區或金屬區包括定位與第一主動區重疊之第二MD區，第一閘極區定位在第一與第二MD區之間；及定位與第一及第二MD區中之每一者、第一閘極區及隔離區重疊之金屬區，金屬區及第一MD區用以將第二MD區電連接至第二主動區之在第一與第二閘極區之間的一部分。在一些實施例中，佈置一或更多個額外MD區、通孔區或金屬區包括定位如以上關於第2A圖至第2D圖所論述之MD區MD或MD2的一或更多個個例、通孔區VD的兩個或更多個個例及金屬區M0的一或更多個個例。
在一些實施例中，佈置額外主動區、額外MD區、額外閘極區、額外隔離區、金屬區、通孔區或電力導軌中之一或更多者包括形成電路，例如，以上關於第4圖至第7圖所論述之IC裝置400～700中的一者。
在操作960處，在一些實施例中，將IC佈局圖儲存在儲存裝置中。在各種實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在非揮發性、電腦可讀記憶體或單元庫（例如，資料庫）中，及/或包括經由網路來儲存IC佈局圖。在一些實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在佈局庫1007中或IC佈局圖產生系統1000之網路1014上，以下關於第10圖進行論述。
在操作970處，在一些實施例中，基於IC佈局圖執行一或更多個製造操作。在一些實施例中，執行一或更多個製造操作包括基於IC佈局圖執行一或更多次微影曝光。以上關於第8圖且以下關於第11圖論述基於IC佈局圖執行一或更多個製造操作（例如，一或更多次微影曝光）。
藉由執行方法900之操作中的一些或全部，產生對應於IC結構之IC佈局圖，其中電路徑包括MD區段且與電晶體系列或電力導軌連接之共享S/D結構分離，藉此獲得以上關於IC結構100A～100E、200A、200C及300A～300C以及IC裝置400～700所論述之益處。
第10圖為根據一些實施例之IC佈局圖產生系統1000的方塊圖。根據一些實施例，（例如）可使用IC佈局圖產生系統1000來實施根據一或更多個實施例之設計IC佈局圖的本文所述方法。
在一些實施例中，IC佈局圖產生系統1000為通用計算裝置，其包括硬體處理器1002，及非暫時性的電腦可讀儲存媒體1004。非暫時性的電腦可讀儲存媒體1004等編碼有（即，儲存）電腦程式碼1006，即，一組可執行指令。硬體處理器1002對指令1006的執行（至少部分地）表示EDA工具，此EDA工具實施方法的一部分或全部，例如，以上關於第9圖所述之產生IC佈局圖的方法900（後文中，為所述製程及/或方法）。
硬體處理器1002經由匯流排1008電耦接至非暫時性的電腦可讀儲存媒體1004。硬體處理器1002亦經由匯流排1008電耦接至I/O介面1010。網路介面1012亦經由匯流排1008電連接至硬體處理器1002。網路介面1012連接至網路1014，使得硬體處理器1002及非暫時性的電腦可讀儲存媒體1004能夠經由網路1014連接至外部元件。硬體處理器1002用以執行編碼於非暫時性的電腦可讀儲存媒體1004中之電腦程式碼1006，以便使IC佈局圖產生系統1000可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，硬體處理器1002為中央處理單元(central processing unit, CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit, ASIC)及/或適合的處理單元。
在一或更多個實施例中，非暫時性的電腦可讀儲存媒體1004為電子的、磁性的、光學的、電磁的、紅外的及/或半導體的系統（或設備或裝置）。舉例而言，非暫時性的電腦可讀儲存媒體1004包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read-only memory, ROM)、剛性磁碟及/或光碟。在使用光碟之一或更多個實施例中，非暫時性的電腦可讀儲存媒體1004包括緊密光碟唯讀記憶體(compact disk-read only memory, CD-ROM)、壓縮光碟-讀取/寫入(compact disk-read/write, CD-R/W)及/或數位視訊光碟(digital video disc, DVD)。
在一或更多個實施例中，非暫時性的電腦可讀儲存媒體1004儲存電腦程式碼1006，此電腦程式碼1006用以使IC佈局圖產生系統1000（其中此執行（至少部分地）表示EDA工具）可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，非暫時性的電腦可讀儲存媒體1004亦儲存資訊，此資訊促進執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，非暫時性的電腦可讀儲存媒體1004儲存IC佈局之佈局庫1007，包括如本文中所揭示的此些佈局，例如，以上關於第1A圖至第7圖所論述之IC佈局100A～100E、200A、200C、300A～300C及400～700。
IC佈局圖產生系統1000包括I/O介面1010。I/O介面1010耦接至外部電路系統。在一或更多個實施例中，I/O介面1010包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕及/或游標方向鍵，用於將資訊及命令傳達至硬體處理器1002。
IC佈局圖產生系統1000亦包括耦接至硬體處理器1002之網路介面1012。網路介面1012允許IC佈局圖產生系統1000與連接了一或更多個其他電腦系統之網路1014通訊。網路介面1012包括無線網路介面，如藍芽、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)或寬頻分碼多重進接(WCDMA)；或有線網路介面，如，乙太網路、通用串行匯流排(USB)或IEEE-1364。在一或更多個實施例中，在兩個或更多個IC佈局圖產生系統1000中實施所述製程及/或方法的一部分或全部。
IC佈局圖產生系統1000用以經由I/O介面1010接收資訊。經由I/O介面1010接收之資訊包括指令、資料、設計規則、標準單元庫及/或用於由硬體處理器1002處理之其他參數中的一或更多者。經由匯流排1008將資訊傳送至硬體處理器1002。IC佈局圖產生系統1000用以經由I/O介面1010接收與UI有關之資訊。資訊作為使用者介面(user interface, UI) 1042被儲存在非暫時性的電腦可讀儲存媒體1004中。
在一些實施例中，將所述製程及/或方法的一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為係額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為軟體應用程式之插件。在一些實施例中，將所述製程及/或方法中之至少一者實施為係EDA工具的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為由IC佈局圖產生系統1000使用之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO ®或另一適當的佈局產生工具來產生包括標準單元之佈局圖。
在一些實施例中，將製程實現為儲存在非暫時性的電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟（如DVD）、磁碟（如硬碟）、半導體記憶體（如ROM、RAM）、記憶卡及其類似者中的一或更多者。
第11圖為根據一些實施例之IC製造系統1100之方塊圖以及與其相關聯之IC製造流程。在一些實施例中，基於IC佈局圖，使用IC製造系統1100製造(A)一或更多個半導體遮罩或(B)半導體積體電路之層中的至少一個部件中的至少一者。
在第11圖中，IC製造系統1100包括在與製造IC裝置1160有關之設計、開發及製造循環及/或之服務中彼此交互的實體，諸如，設計室1120、遮罩室1130及IC生產商/製造商（「晶圓廠」）1150。IC製造系統1100中之實體藉由通訊網路連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通訊網路為多種不同網路，如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊通道。每一實體與其他實體中之一或更多者交互，並向其他實體中之一或更多者提供服務及/或自其他實體中之一或更多者接收服務。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中之兩者或更多者在公共設施中共存且使用共同資源。
設計室（或設計團隊）1120產生IC設計佈局圖1122。IC設計佈局圖1122包括各種幾何形狀圖案，例如，以上關於第1A圖至第7圖所論述之佈局100A～100E、200A、200C、300A～300C或400～700。幾何形狀圖案對應於構成待製造之IC裝置1160之各種部件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括待形成在半導體基板（如矽晶圓）中之各種IC特徵，如主動區、閘電極、源極與汲極、層間互連之金屬接線或通孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1120實施恰當的設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、實體設計或放置與路由中之一或更多者。IC設計佈局圖1122呈現在具有幾何形狀圖案的資訊之一或更多個資料檔案中。舉例而言，可以GDSII檔案格式或DFII檔案格式來表述IC設計佈局圖1122。
遮罩室1130包括遮罩資料準備1132及遮罩製造1144。遮罩室1130使用IC設計佈局圖1122來製造一或更多個遮罩1145，以用於根據IC設計佈局圖1122來製造IC裝置1160之各種層。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局圖1122被轉譯成代表性資料檔案（representative data file, RDF）。遮罩資料準備1132將RDF提供給遮罩製造1144。遮罩製造1144包括遮罩直寫機。遮罩直寫機將RDF轉換為基板（如遮罩（主光罩）1145或半導體晶圓1153）上的影像。遮罩资料準備1132操縱IC設計佈局圖1122以符合遮罩直寫機之特定特性及/或IC晶圓廠1150之要求。在第11圖中，將遮罩資料準備1132及遮罩製造1144繪示為單獨元件。在一些實施例中，可將遮罩資料準備1132及遮罩製造1144統稱作遮罩資料準備。
在一些實施例中，遮罩資料準備1132包括光學鄰近校正(optical proximity correction, OPC)，其使用微影增強技術來補償影像誤差，如可能由衍射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖1122。在一些實施例中，遮罩資料準備1132包括另外的解析度增強技術(resolution enhancement technique, RET)，，離軸照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology, ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備1132包括遮罩規則檢查器(mask rule checker, MRC)，其藉由一組遮罩創建規則來檢查已經歷OPC中之處理的IC設計佈局圖1122，此些遮罩創建規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，解決半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖1122，以補償遮罩製造1144期間之限制，此可撤銷OPC所執行之修改的一部分以便符合遮罩創建規則。
在一些實施例中，遮罩資料準備1132包括微影製程檢查(lithography process checking, LPC)，其模擬將由IC晶圓廠1150實施以製造IC裝置1160的處理。LPC基於IC設計佈局圖1122來模擬此處理，以創建模擬製造的裝置，如IC裝置1160。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深（depth of focus, 「DOF」）、遮罩誤差增強因素（mask error enhancement factor, 「MEEF」）、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已創建了模擬製造的裝置之後，若模擬裝置的形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1122。
應理解，出於清楚目的，已簡化了遮罩資料準備1132之以上描述。在一些實施例中，遮罩資料準備1132包括諸如邏輯運算(logic operation, LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖1122。另外，可以多種不同次序來執行在遮罩資料準備1132期間應用於IC設計佈局圖1122之製程。
在遮罩資料準備1132之后且在遮罩製造1144期间，基於經修改的IC設計佈局圖1122來製造遮罩1145或遮罩1145之群組。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122來執行一或更多次微影曝光。在一些實施例中，使用電子束(electron-beam, e-beam)或多電子束之機制基於經修改的IC設計佈局圖1122在遮罩（光罩或主光罩）1145上形成圖案。可以各種技術形成遮罩1145。在一些實施例中，使用二元技術形成遮罩1145。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈在晶圓上之影像敏感材料層（例如，光阻劑）的輻射束（如紫外線(ultraviolet, UV)或EUV光束）被不透明區阻擋並透射經過透明區。在一個實例中，遮罩1145之二元遮罩版本包括透明基板（例如，熔融石英）及塗佈在二元遮罩的不透明區中之不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成遮罩1145。在遮罩1145之相轉移遮罩(phase shift mask, PSM)版本中，形成在相轉移遮罩上之圖案中之各種特徵用以具有合適的相差，以便增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。藉由遮罩製造1144產生之（若干）遮罩用於多種製程中。舉例而言，此（此些）遮罩用於離子佈植製程中以在半導體晶圓1153中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓1153中形成各種蝕刻區，及/或用在其他適當製程中。
IC晶圓廠1150為IC製造公司，其包括用於製造多種不同IC產品之一或更多個製造設施。在一些實施例中，IC晶圓廠1150為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造（前工序(front-end-of-line, FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造（後工序(back-end-of-line, BEOL)製造），且第三製造設施可為代工廠公司提供其他服務。
IC晶圓廠1150包括製造工具1152，此製造工具1152用以對半導體晶圓1153執行各種製造操作，以使得根據（若干）遮罩（例如，遮罩1145）來製造IC裝置1160。在各種實施例中，製造工具1152包括晶圓步進器、離子佈植機、光阻劑塗佈機、製程腔室（例如，化學氣相沉積(CVD)腔室或低壓化學氣相沉積(LPCVD)爐）、化學機械平坦化(CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文中所論述之一或更多個適當製造製程之其他製造設備中的一或更多者。
IC晶圓廠1150使用由遮罩室1130製造之（若干）遮罩1145來製造IC裝置1160。因此，IC晶圓廠1150至少間接地使用IC設計佈局圖1122來製造IC裝置1160。在一些實施例中，由IC晶圓廠1150使用（若干）遮罩1145來製造半導體晶圓1153以形成IC裝置1160。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122來執行一或更多次微影曝光。半導體晶圓1153包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓1153進一步包括各種摻雜區、介電特徵、多層級互連及其類似者（在後續製造步驟中形成）中之一或更多者。
在一些實施例中，一種IC結構包括：在第一方向上在半導體基板中延伸之第一及第二主動區域；在垂直於第一方向之第二方向上延伸的第一及第二閘極結構，其中第一及第二閘極結構中之每一者上覆於第一及第二主動區域中之每一者；第一MD區段，其在第二方向上在第一及第二閘極結構之間延伸且上覆於第一及第二主動區域中之每一者；及定位在第一MD區段與第一主動區域之間的隔離結構。第一MD區段電連接至第二主動區域且與第一主動區域之在第一及第二閘極結構之間的部分電隔離。
在一些實施例中，一種IC結構包括：第一電力導軌，在第一方向上在半導體基板中延伸；第一及第二主動區域，在第一方向上在半導體基板中延伸；第一及第二閘極結構，在垂直於第一方向之第二方向上延伸，其中第一及第二閘極結構中之每一者上覆於第一及第二主動區域中之每一者；第一MD區段，在第二方向上在第一及第二閘極結構之間延伸且上覆於第一及第二主動區域中之每一者；及第一隔離結構，定位在第一MD區段與第一主動區域之在第一及第二閘極結構之間的一部分之間。第一主動區域之在第一及第二閘極結構之間的此部分電連接至第一電力導軌，且第一MD區段電連接至第二主動區域之在第一及第二閘極結構之間的一部分且與第一電力導軌電隔離。
在一些實施例中，一種製造IC結構之方法包括：在半導體基板中，形成在第一方向上延伸之第一及第二主動區域；構造在垂直於第一方向之第二方向上延伸的第一及第二閘極結構，其中第一及第二閘極結構中之每一者上覆於第一及第二主動區域中之每一者；形成上覆於第一主動區域之在第一及第二閘極結構之間的一部分之隔離結構；及形成第一MD區段，其在第二方向上延伸且上覆於第一及第二主動區域中之每一者以及隔離結構。第一MD區段電連接至第二主動區域且與第一主動區域在第一及第二閘極結構之間的部分電隔離。
一般熟習此項技術者將容易看出，所揭示實施例中之一或更多者實現了上述優勢中之一或更多者。在閱讀前述說明之後，一般熟習此項技術者將能夠影響各種改變、等效物代替，及如本文中寬泛揭示之各種其他實施例。因此預期，在此授權之保護僅受附加申請專利範圍及其等效物中所含有之定義的限制。
100A:IC佈局/結構 100B:IC佈局/結構 100C:IC佈局/結構 100D:IC佈局/結構 100E:IC佈局/結構 200A:IC佈局/結構 200C:IC佈局/結構 300A:IC佈局/結構 300B:IC佈局/結構 300C:IC佈局/結構 400:IC佈局/裝置 500:IC佈局/裝置 600:IC佈局/裝置 700:IC佈局/裝置 800:方法 810:操作 820:操作 830:操作 840:操作 850:操作 860:操作 900:方法 910:操作 920:操作 930:操作 940:操作 950:操作 960:操作 970:操作 1000:IC製造系統,IC佈局圖產生系統 1002:硬體處理器 1004:非暫時性的電腦可讀儲存媒體 1006:電腦程式碼, 指令 1007:佈局庫 1008:匯流排 1010:I/O介面 1012:網路介面 1014:網路 1042:使用者介面 1100:IC製造系統 1120:設計室 1122:IC設計佈局圖 1130:遮罩室 1132:遮罩資料準備 1144:遮罩製造 1145:遮罩 1150:IC晶圓廠 1152:製造工具 1153:半導體晶圓 1160:IC裝置 A1:閘極 A2:閘極 AA:主動區/區域 AA1:主動區/區域 AA2:主動區/區域 AA3:主動區/區域 AA4:主動區/區域 B1:S/D端子 B2:S/D端子 B3:S/D端子 BP:電力導軌 BPR:電力導軌 BPR1:電力導軌 BPR2:電力導軌 BPR3:電力導軌 CP:訊號 D:訊號 D1:MD區/區段 D2:MD區/區段 D3:MD區/區段 D4:MD區/區段 D5:MD區/區段 D6:MD區/區段 D7:MD區/區段 D8:MD區/區段 D9:MD區/區段 D10:MD區/區段 D11:MD區/區段 D12:MD區/區段 D13:MD區/區段 EPI:磊晶層 G1:閘極區/結構 G2:閘極區/結構 G3:閘極區/結構 G4:閘極區/結構 G5:閘極區/結構 G6:閘極區/結構 G7:閘極區/結構 G8:閘極區/結構 G9:閘極區/結構 G10:閘極區/結構 G11:閘極區/結構 G12:閘極區/結構 G13:閘極區/結構 G14:閘極區/結構 GS:閘極區/結構 IS:隔離結構 M0:金屬區/區段 MD:MD區/區段 MD/MD2:MD區/區段 MD2:第二MD區/區段 MS:金屬區/區段 Q:訊號 SE:訊號 SI:訊號 SUB:基板 T1:電晶體 T2:電晶體 V0:通孔區/結構 VB:通孔區/結構 VD:通孔區/結構 VDD:電源供應電壓 VG:通孔區/結構 VSS:電源供應參考電壓 X:方向 Y:方向 Z:方向
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1A圖至第1E圖為根據一些實施例之IC佈局圖及對應IC結構的圖式。 第2A圖及第2B圖為根據一些實施例之IC佈局圖及對應IC結構的圖式。 第2C圖及第2D圖為根據一些實施例之IC佈局圖及對應IC結構的圖式。 第3A圖至第3C圖為根據一些實施例之IC佈局圖及對應IC結構的圖式。 第4圖為根據一些實施例之IC佈局圖及對應IC裝置的平面圖之圖式。 第5圖為根據一些實施例之IC佈局圖及對應IC裝置的平面圖之圖式。 第6圖為根據一些實施例之IC佈局圖及對應IC裝置的平面圖之圖式。 第7圖為根據一些實施例之IC佈局圖及對應IC裝置的平面圖之圖式。 第8圖為根據一些實施例之製造IC結構的方法之流程圖。 第9圖為根據一些實施例之產生IC佈局圖的方法之流程圖。 第10圖為根據一些實施例之IC佈局圖產生系統的方塊圖。 第11圖為根據一些實施例的IC製造系統之方塊圖以及與其相關聯之IC製造流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100A:IC佈局/結構
A1:閘極
A2:閘極
AA:主動區/區域
B1:S/D端子
B2:S/D端子
B3:S/D端子
MD:MD區/區段
SUB:基板
X:方向
Y:方向
T1:電晶體
T2:電晶體

Claims (20)

  1. 一種積體電路結構，包括： 一第一主動區域及一第二主動區域，在一第一方向上在一半導體基板中延伸； 一第一閘極結構及一第二閘極結構，在垂直於該第一方向之一第二方向上延伸，其中該第一閘極結構及該第二閘極結構中之每一者上覆於該第一主動區域及該第二主動區域中之每一者； 一第一類金屬定義區段，在該第二方向上在該第一閘極結構及該第二閘極結構之間延伸，且上覆於該第一主動區域及該第二主動區域中之每一者；以及 一隔離結構，定位在該第一類金屬定義區段與該第一主動區域之間， 其中該第一類金屬定義區段電連接至該第二主動區域且與該第一主動區域之在該第一閘極結構及該第二閘極結構之間的一部分電隔離。
  2. 如請求項1所述之積體電路結構，其中 該隔離結構在該第一方向上之尺寸大於該第一類金屬定義區段在該第一方向上之尺寸，以及 該隔離結構在該第二方向上之尺寸大於該第一主動區域在該第二方向上之尺寸。
  3. 如請求項1所述之積體電路結構，其中 該第一閘極結構及該第一主動區域用作一第一電晶體， 該第二閘極結構及該第一主動區域用作一第二電晶體，以及 該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分包括該第一電晶體及該第二電晶體之一共享源極/汲極端子。
  4. 如請求項3所述之積體電路結構，進一步包括： 一第二類金屬定義區段，定位在該隔離結構與該第一主動區域之間。
  5. 如請求項1所述之積體電路結構，進一步包括： 一電力導軌，定位在該半導體基板之一背側中；以及 一通孔結構，用以將該電力導軌電連接至該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分。
  6. 如請求項1所述之積體電路結構，進一步包括： 一內埋式電力導軌，與該第一主動區域相鄰地在該第一方向上延伸；以及 一第二類金屬定義區段，用以將該內埋式電力導軌電連接至該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分， 其中該第二類金屬定義區段定位在該隔離結構與該內埋式電力導軌及該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分中的每一者之間。
  7. 如請求項1所述之積體電路結構，進一步包括： 一第二類金屬定義區段，上覆且電連接至該第一主動區域，其中該第一閘極結構定位在該第一類金屬定義區段及該第二類金屬定義區段之間；以及 一金屬區段，上覆於該第一類金屬定義區段、該第二類金屬定義區段、該第一閘極結構及該隔離結構中之每一者， 其中該金屬區段及該第一類金屬定義區段用以將該第二類金屬定義區段電連接至該第二主動區域之在該第一閘極結構及該第二閘極結構之間的一部分。
  8. 如請求項7所述之積體電路結構，進一步包括： 一第三類金屬定義區段，定位在該第二類金屬定義區段與該第一主動區域之間； 一第四類金屬定義區段，定位在該隔離結構與該第一主動區域之間；以及 一第五類金屬定義區段，定位在該第一類金屬定義區段與該第二主動區域之間。
  9. 如請求項1所述之積體電路結構，其中 該隔離結構為一第一隔離結構，以及 該積體電路結構進一步包括： 一第三主動區域，在該第一方向上在該第一主動區域及該第二主動區域之間延伸；以及 一第二隔離結構，定位在該第一類金屬定義區段與該第三主動區域之在該第一閘極結構及該第二閘極結構之間的一部分之間， 其中該第一類金屬定義區段與該第三主動區域之在該第一閘極結構及該第二閘極結構之間的該部分電隔離。
  10. 一種積體電路結構，包括： 一第一電力導軌，在一第一方向上在一半導體基板中延伸； 一第一主動區域及一第二主動區域，在該第一方向上在該半導體基板中延伸； 一第一閘極結構及一第二閘極結構，在垂直於該第一方向之一第二方向上延伸，其中該第一閘極結構及該第二閘極結構中之每一者上覆於該第一主動區域及該第二主動區域中之每一者； 一第一類金屬定義區段，在該第二方向上在該第一閘極結構及該第二閘極結構之間延伸且上覆於該第一主動區域及該第二主動區域中之每一者；以及 一第一隔離結構，定位在該第一類金屬定義區段與該第一主動區域之在該第一閘極結構及該第二閘極結構之間的一部分之間， 其中 該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分電連接至該第一電力導軌，以及 該第一類金屬定義區段電連接至該第二主動區域之在該第一閘極結構及該第二閘極結構之間的一部分且與該第一電力導軌電隔離。
  11. 如請求項10所述之積體電路結構，其中 該第一電力導軌，定位在該半導體基板之一背側中，以及 該積體電路結構進一步包括一通孔結構，該通孔結構定位在該第一電力導軌與該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分之間。
  12. 如請求項10所述之積體電路結構，其中 該第一電力導軌包括與該第一主動區域相鄰之一內埋式電力導軌，以及 該積體電路結構進一步包括： 一第二類金屬定義區段，電連接至該第一電力導軌且定位在該第一隔離結構與該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分之間，以及 一第三類金屬定義區段，定位在該第一類金屬定義區段與該第二主動區域之在該第一閘極結構及該第二閘極結構之間的該部分之間。
  13. 如請求項10所述之積體電路結構，進一步包括： 一第二電力導軌，在該第一方向上在該半導體基板中延伸； 一第三閘極結構，在該第二方向上延伸且上覆於該第一主動區域及該第二主動區域中之每一者； 一第二類金屬定義區段，在該第二方向上在該第二閘極結構及該第三閘極結構之間延伸且上覆於該第二主動區域；以及 一第二隔離結構，定位在該第二類金屬定義區段與該第二主動區域之在該第二閘極結構及該第三閘極結構之間的一部分之間， 其中 該第二主動區域之在該第二閘極結構及該第三閘極結構之間的該部分電連接至該第二電力導軌，以及 該第二類金屬定義區段與該第二電力導軌電隔離。
  14. 如請求項10所述之積體電路結構，進一步包括： 一第二電力導軌及一第三電力導軌，在該第一方向上在該半導體基板中延伸； 一第三主動區域及一第四主動區域，在該第一方向上在該半導體基板中延伸； 複數個類金屬定義區段，在該第二方向上延伸，其中該些類金屬定義區段包括該第一類金屬定義區段； 複數個隔離結構，包括該第一隔離結構； 複數個閘極結構，在該第二方向上延伸，其中該些閘極結構包括該第一閘極結構及該第二閘極結構；以及 複數個金屬區段，在該第一方向上延伸且上覆於該些類金屬定義區段及該些閘極結構， 其中在該第一方向上延伸之該第一電力導軌至該第三電力導軌、該第一主動區域至該第四主動區域、該些類金屬定義區段、該些隔離結構、該些閘極結構及該些金屬區段用作一正反器電路。
  15. 如請求項14所述之積體電路結構，其中 該第一電力導軌至該第三電力導軌為包括在該正反器電路中之該些電力導軌的全部， 該第一主動區域至該第四主動區域為包括在該正反器電路中之該些主動區域的全部， 該些類金屬定義區段包括在該第二方向上延伸之總共十三行類金屬定義區段，以及 該些閘極結構包括在該第二方向上延伸之總共十四個閘極結構。
  16. 如請求項14所述之積體電路結構，其中 該第一電力導軌至該第三電力導軌為包括在該正反器電路中之該些電力導軌的全部， 該第一主動區域至該第四主動區域為包括在該正反器電路中之該些主動區域的全部， 該些類金屬定義區段包括在該第二方向上延伸之總共十二行類金屬定義區段， 該些閘極結構包括在該第二方向上延伸之總共十三個閘極結構，以及 該正反器電路進一步包括複數個金屬區段，其在該第二方向上延伸且上覆於在該第一方向上延伸之該些金屬區段。
  17. 一種製造一積體電路結構之方法，該方法包括： 在一半導體基板中，形成在一第一方向上延伸之一第一主動區域及一第二主動區域； 構造在垂直於該第一方向之一第二方向上延伸的一第一閘極結構及一第二閘極結構，其中該第一閘極結構及該第二閘極結構中之每一者上覆於該第一主動區域及該第二主動區域中之每一者； 形成上覆於該第一主動區域之在該第一閘極結構及該第二閘極結構之間的一部分之一隔離結構；以及 形成一第一類金屬定義區段，其在該第二方向上延伸且上覆於該第一主動區域及該第二主動區域中之每一者以及該隔離結構， 其中該第一類金屬定義區段電連接至該第二主動區域且與該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分電隔離。
  18. 如請求項17所述之方法，進一步包括： 形成一通孔結構，其自該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分延伸至該半導體基板之一背側；以及 在該半導體基板之該背側中構造電連接至該通孔結構的一電力導軌。
  19. 如請求項17所述之方法，進一步包括： 構造一內埋式電力導軌，其與該第一主動區域相鄰地在該第一方向上延伸；以及 形成一第二類金屬定義區段，用以將該內埋式電力導軌電連接至該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分， 其中該第二類金屬定義區段定位在該隔離結構與該內埋式電力導軌及該第一主動區域之在該第一閘極結構及該第二閘極結構之間的該部分中的每一者之間。
  20. 如請求項17所述之方法，進一步包括： 形成一第二類金屬定義區段，其上覆且電連接至該第一主動區域，其中該第一閘極結構定位在該第一類金屬定義區段及該第二類金屬定義區段之間；以及 構造一金屬區段，其上覆於該第一類金屬定義區段、該第二類金屬定義區段、該第一閘極結構及該隔離結構中之每一者， 其中該金屬區段及該第一類金屬定義區段用以將該第二類金屬定義區段電連接至該第二主動區域之在該第一閘極結構及該第二閘極結構之間的一部分。
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