CN111834362B - 集成电路和制造集成电路的方法 - Google Patents

集成电路和制造集成电路的方法 Download PDF

Info

Publication number
CN111834362B
CN111834362B CN202010291750.4A CN202010291750A CN111834362B CN 111834362 B CN111834362 B CN 111834362B CN 202010291750 A CN202010291750 A CN 202010291750A CN 111834362 B CN111834362 B CN 111834362B
Authority
CN
China
Prior art keywords
active regions
cell
unit
active
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010291750.4A
Other languages
English (en)
Other versions
CN111834362A (zh
Inventor
李健兴
吴国晖
庄惠中
陈志良
田丽钧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111834362A publication Critical patent/CN111834362A/zh
Application granted granted Critical
Publication of CN111834362B publication Critical patent/CN111834362B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Materials Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

集成电路，包括：第一单元和第二单元。沿着第一方向具有第一单元高度的第一单元包括第一有源区域和第二有源区域，第一有源区域和第二有源区域在与第一方向不同的第二方向上延伸。在布局图中，第一有源区域与第二有源区域重叠。具有第二单元高度的第二单元包括第一多个有源区域和第二多个有源区域。第一多个有源区域和第二多个有源区域在第二方向上延伸，并且在布局图中，第一多个有源区域分别与所述第二多个有源区域重叠。第一单元邻接第二单元，并且在布局图中，第一有源区域与所述第一多个有源区域中的一个对准。本申请的实施例还涉及制造集成电路的方法。

Description

集成电路和制造集成电路的方法
技术领域
本发明的实施例涉及集成电路和制造集成电路的方法。
背景技术
随着制造半导体器件的不断发展，具有不同单元高度的单元的布局设计已在工业中广泛实施。此外，需要在布局中具有混合单元高度的更大的单元密度以及在有限区域内更好的单元计算性能。
发明内容
本发明的一些实施例提供了一种集成电路，包括：第一单元，沿着第一方向具有第一单元高度，包括第一有源区和第二有源区，其中，所述第一有源区和所述第二有源区在与所述第一方向不同的第二方向上延伸，并且在布局图中，所述第一有源区与所述第二有源区重叠；以及第二单元，具有与所述第一单元高度不同的第二单元高度，其中，所述第二单元包括彼此分隔开的第一多个有源区和彼此分隔开的第二多个有源区，其中，所述第一多个有源区和所述第二多个有源区在所述第二方向上延伸，并且在布局图中，所述第一多个有源区分别与所述第二多个有源区重叠；其中，所述第一单元邻接所述第二单元，并且在布局图中，所述第一有源区的最顶部边界线与所述第一多个有源区中的一个的最顶部边界线对准。
本发明的另一些实施例提供了一种集成电路，包括：至少一个第一单元，具有第一单元高度，包括第一有源区和第二有源区；至少一个第二单元，包括与所述第一单元高度不同的第二单元高度，其中，所述至少一个第二单元包括第一多个有源区和第二多个有源区；以及至少一个第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，至少一个第三单元包括第三多个有源区和第四多个有源区；其中，所述第一有源区、所述第一多个有源区和所述第三多个有源区设置在第一层中，并且所述第二有源区、所述第二多个有源区和所述第四多个有源区设置在所述第一层之上的第二层中；其中，所述至少一个第三单元设置在所述至少一个第一单元和所述至少一个第二单元之间，并且邻接所述至少一个第一单元和所述至少一个第二单元。
本发明的又一些实施例涉及制造集成电路的方法，包括：生成集成电路的布局，包括：生成具有第一单元高度的第一单元，其中，所述第一单元包括第一有源区和与所述第一有源区重叠的第二有源区；生成具有与所述第一单元高度不同的第二单元高度的第二单元，其中，所述第二单元包括第一多个有源区和与所述第一多个有源区重叠的第二多个有源区；以及将所述第一单元布置为邻接所述第二单元，其中，所述第一有源区和所述第一多个有源区中的一个在第一行中延伸；以及基于所述布局，制造所述集成电路的至少一个元件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据各个实施例的集成电路的一部分的等效电路。
图2A是根据各个实施例的图1的集成电路的一部分的立体图。图2B是根据各个实施例的对应于图2A的一部分的集成电路的一部分的平面图中的布局图。
图3A是根据各个实施例的集成电路的一部分的立体图。图3B是根据各个实施例的对应于图3A的一部分的集成电路的一部分的平面图中的布局图。图3C是根据各个实施例的对应于图3A的一部分的集成电路的一部分的平面图中的布局图。图3D是根据各个实施例的对应于图3A的一部分的集成电路的一部分的平面图中的布局图。
图4是根据各个实施例的集成电路的一部分的平面图中的布局图。
图5是根据各个实施例的集成电路的一部分的平面图中的布局图。
图6是根据各个实施例的集成电路的一部分的平面图中的布局图。
图7是根据各个实施例的集成电路的一部分的平面图中的布局图。
图8是根据各个实施例的集成电路的一部分的平面图中的布局图。
图9是根据各个实施例的集成电路的一部分的平面图中的布局图。
图10是根据各个实施例的集成电路的一部分的平面图中的布局图。
图11是根据本发明的一些实施例的生成用于制造集成电路的布局设计的方法的流程图。
图12是根据本发明的一些实施例的基于由图11的方法生成的布局设计来制造集成电路的方法的流程图。
图13是根据本发明的一些实施例的用于设计集成电路布局设计的系统的框图。
图14是根据一些实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
在本说明书中使用的术语通常具有本领域和在使用每个术语的特定上下文中的普通含义。本说明书中的实例的使用，包括本文讨论的任何术语的实例，仅是示例性的，并且不以任何方式限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各个实施例。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文所使用的，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。
如本文使用的，“大致”、“约”、“大约”或“基本”通常是指给定值的任何近似值或范围，其中其根据所属的各个领域而变化，并且其范围应符合其所属技术领域的技术人员所理解的最广泛的解释，以包含所有这样的修改和类似的结构。在一些实施例中，它通常是指给定值或范围的20％以内，优选地为10％以内，更优选地为5％以内。在此给出的数值是近似的，意味着如果没有明确说明，则术语“大致”、“约”、“大约”或“基本”可以推断出来，或者意味着其它近似值。
现在参考图1。图1是根据各个实施例的集成电路100的一部分的等效电路。为了说明，集成电路100包括晶体管M1和M2。晶体管M1的源极耦接至电源端子VDD，并且晶体管M1的漏极耦接至输出节点ZN。晶体管M2的源极耦接至电源端子VSS，并且晶体管M2的漏极耦接至输出节点ZN。晶体管M1的栅极和晶体管M2的栅极在集成电路100的输入节点I处耦接在一起。在一些实施例中，集成电路100用作反相器。为了说明的目的给出了集成电路100的等效电路。集成电路100的各个配置在本公开的预期范围内。例如，在一些实施例中，集成电路100是逻辑门电路，包括AND、OR、NAND、MUX、触发器、锁存器、BUFF或任何其它类型的逻辑电路。
在一些实施例中，晶体管M1是与第一导电类型FET(例如，P型)，并且晶体管M2是与第一导电类型不同的第二导电类型FET(例如，N型)。晶体管M1-M2给出为用于示例性目的。晶体管M1-M2的各个配置在本公开的预期范围内。例如，在一些实施例中，晶体管M1是N型晶体管，并且晶体管M2是P型晶体管。
现在参考图2A。图2A是根据各个实施例的图1的集成电路100的一部分的立体图。为了说明，集成电路100包括有源区域111-114、导电段121-124、栅极130、电源轨141-142、零金属段151-153和通孔161-165。在一些实施例中，电源轨141-142设置在第一层中。有源区域111-112和导电段121-122设置在第一层之上的第二层中。有源区域113-114和导电段123-124设置在第二层之上的第三层中。栅极130延伸穿过第一层、第二层和第三层。零金属段151-153设置在第三层之上的第四层中。
参考图1和图2A，在一些实施例中，有源区域111-112、栅极130和导电段121-122相对于例如图1的晶体管M2配置。有源区域113-114、栅极130和导电段123-124相对于例如图1的晶体管M1配置。具体地，导电段121对应于耦接至输出节点ZN的晶体管M2的漏极。导电段122对应于耦接至电源端子VSS的晶体管M2的源极。导电段123对应于耦接至电源端子VDD的晶体管M1的源极。导电段124对应于耦接至输出节点ZN的晶体管M1的漏极。栅极130被配置为彼此耦接的晶体管M1和M2的栅极。
继续参考图2A，为了说明，有源区域111-114在x方向上延伸。有源区域111-112在z方向上与有源区域113-114分隔开。在一些实施例中，有源区域111-112被配置为具有第二导电类型(N型)，并且有源区域113-114被配置为具有与第二导电类型不同的第一导电类型(P型)。示例性地，有源区域111-112被配置为有源区110A，并且有源区域113-114被配置为有源区110B。图2A的配置给出为用于示例性目的。有源区域111-114的各个配置在本公开的预期范围内。例如，在各个实施例中，有源区域111-112具有P型导电类型，并且有源区域113-114具有N型导电类型。在可选实施例中，有源区域111-114具有相同的导电类型。
为了说明，导电段121-124在与x和z方向不同的y方向上延伸。如图2A所示，导电段121和122分别耦接至有源区域111和112，并且导电段123和124分别耦接至有源区域113和114。在一些实施例中，导电段121-124被耦接至其的相应的有源区域穿透。在一些实施例中，在平面图中，导电段121与导电段123重叠，并且导电段122与导电段124重叠。
为了说明，如图2A所示，栅极130沿y方向和z方向延伸，并且设置在导电段121、123和导电段122、124之间。在一些实施例中，栅极130沿y方向与有源区域111-114相交。
在一些实施例中，栅极130包括栅极介电层(未示出)和栅电极层(未示出)。在一些实施例中，栅极130形成在晶体管M1和M2的沟道区域周围，其中沟道区域包括例如圆/方线、纳米板、纳米片、多桥沟道、纳米环的结构或任何其它合适种类的纳米结构。
电源轨141-142在x方向上延伸，并沿y方向彼此分隔开。在一些实施例中，电源轨141接收用于集成电路100的电压VDD，并且电源轨141接收用于集成电路100的电压VSS。
零金属段151-153在x方向上延伸并且沿y方向彼此分隔开。在一些实施例中，零金属段151耦接至图1的输入节点I以将控制信号传输到栅极130以用于控制晶体管M1和M2。零金属段152耦接至图1的输出节点ZN，以用于从集成电路输出输出信号。
通孔161-165在z方向上延伸。通孔161耦接在导电段123和电源轨141之间。通孔162耦接在导电段122和电源轨142之间。通孔163耦接在导电段122和导电段124之间。通孔164耦接在栅极130和零金属段151之间。通孔165耦接在导电段124和零金属段152之间。
现在参考图2B。图2B是根据各个实施例的集成电路100的与图2A的一部分相对应的一部分的平面图中的布局图。为了说明，集成电路100还包括栅极带130a-130e。在一些实施例中，栅极带130a-130e中的至少一个相对于例如栅极130配置，其余栅极带130a-130e称为伪栅极，其中在一些实施例中，“伪”栅极被称为未电连接为MOS器件的栅极，在电路中不起作用。在一些实施例中，栅极带130a-130e在y方向上延伸。为了图示的简化，在图2B中未示出导电段121-124、电源轨141-142、零金属段151-153和通孔161-165。
为了说明，图2A的有源区110A-110B被设置为具有宽度W1。如图2B所示，有源区110A和110B在x方向上延伸并且在平面图中彼此重叠。有源区110A-110B的配置给出为用于示例性目的。有源区110A-110B的各个实施方式在本公开的预期范围内。例如，在一些实施例中，有源区110A和有源区110B具有彼此不同的宽度。
继续参考图2B，为了说明，栅极带130a-130e穿过有源区110A-110B。在一些实施例中，在布局图中，栅极带130a-130e和有源区110A-110B包括在单元CELL1中。此外，在一些实施例中，单元CELL1沿y方向具有单元高度H1。单元CELL1的配置给出为用于示例性目的。单元CELL1的各个实施方式在本公开的预期范围内。例如，在一些实施例中，代替在单元CELL1中包括多个栅极结构，在单元CELL1中仅包括一个栅极结构。
现在参考图3A。图3A是根据各个实施例的集成电路300的一部分的立体图。为了说明，集成电路300包括有源区域311a-311c、312a-312c、313a-313c和314a-314c、导电段321a-321c、322a-322c、323a-323c和324a-324c、栅极330a-330c，以及电源轨341a-341c和342a-342c。为了简化说明，图3A中未示出金属零段151-153和通孔161-165。
在一些实施例中，有源区域311a-311c、312a-312c、313a-313c和314a-314c分别相对于例如图2A的有源区域111、112、113和114配置。为了说明，有源区域311a-311c、332a-332c、313a-313c和334a-334c在y方向上彼此分隔开。示例性地，有源区域311a-312a被配置为有源区310A。有源区域313a-314a被配置为有源区310B。有源区域311b-312b被配置为有源区310C。有源区313b-314b被配置为有源区310D。有源区域311c-312c被配置为有源区310E。有源区313c-314c被配置为有源区310F。在一些实施例中，有源区310A、310C、310E相对于例如图2B的有源区110A配置，并且有源区310B、310D、310F相对于例如图2B的有源区110B配置。
导电段321a-321c、322a-322c、323a-323c和324a-324c分别相对于例如图2A的导电段121、122、123和124配置。在一些实施例中，如图3A所示，导电段321a-321c、322a-322c、323a-323c和324a-324c在y方向上彼此分隔开。
栅极330a-330c相对于例如图2A的栅极130配置。在一些实施例中，如图3A所示，栅极330a-330c在y方向上彼此分隔开。
为了说明，如图3A所示，电源轨341a-341c和342a-342c在y方向上彼此分隔开。
利用图3A的配置，在一些实施例中，集成电路300通过实现与晶体管的源极/漏极一起操作的多个有源区来提供高性能计算能力。换句话说，本领域技术人员可通过实现图3A的配置来实现期望的计算能力。
图3A的配置给出为用于示例性目的。集成电路300的各个实施方式在本公开的预期范围内。例如，在一些实施例中，集成电路300包括相对于有源区域111、112、113和/或114配置的多于三个或少于三个的有源区域。在各个实施例中，集成电路300仅包括一对电源轨，而不具有电源轨341c和342c。此外，在一些实施例中，栅极330a-330c形成为一个栅极结构，和/或导电段321a-321c、322a-322c、323a-323c和/或324a-324c形成为一个导电段结构。
现在参考图3B。图3B是根据各个实施例的对应于图3A的一部分的集成电路的一部分的平面图中的布局图。为了说明，集成电路300还包括栅极带330d-330h。栅极带330d-330h相对于例如栅极330a-330c配置。在一些实施例中，栅极带330d-330h在y方向上延伸。为了简化说明，图2B中未示出导电段321a-321c、322a-322c、323a-323c和324a-324c以及电源轨341a-341c和342a-342c。
为了说明，如图3B所示，每个具有宽度W1的有源区310A-310F在x方向上延伸。在布局图中，有源区310A-310B彼此重叠，有源区310C-310D彼此重叠，并且有源区310E-310F彼此重叠。
在一些实施例中，如图3B所示，有源区310A、310C和310E彼此靠近，并且进一步与如图1的晶体管M2的相应元件一起工作。类似地，有源区310B、310D和310F彼此靠近，并且与如图1的晶体管M1的相应元件一起工作。
如上所述，在一些实施例中，如图3B所示，有源区310A-310F布置在集成电路300中的具有宽度W2的部分中。
继续参考图3B，为了说明，栅极带330d-330h穿过有源区310-310F。在一些实施例中，在布局图中，栅极带330d-330h和有源区310-310F包括在单元CELL2中。此外，在一些实施例中，单元CELL2沿y方向具有单元高度H2。在一些实施例中，单元高度H2是单元高度H1的两倍。单元CELL2的配置给出为用于示例性目的。单元CELL2的各个实施方式在本公开的预期范围内。例如，在一些实施例中，代替在单元CELL2中包括多个栅极结构，在单元CELL2中仅包括一个栅极结构。
现在参考图3C。图3C是根据各个实施例的对应于图3A的一部分集成电路300的一部分的平面中的布局图。参考图3C的实施例，为了便于理解，用相同的参考标号表示图3B中的相同元件。为了简洁起见，此处省略了已经在上面的段落中详细讨论的相同元件的具体操作，除非需要引入与图3C所示元件的协作关系。
与图3B中的单元CELL2的实施例相比，代替包括有源区310A-310F，单元CELL3形成为包括有源区310A、310B、310E和310F。在一些实施例中，单元CELL3沿y方向具有单元高度H2。
现在参考图3D。图3D是根据各个实施例的对应于图3A的一部分的集成电路300一部分的平面图中的布局图。参考图3D的实施例，为了便于理解，用相同的参考标号表示图3B中的相同元件。为了简洁起见，此处省略了已经在上面的段落中详细讨论的相同元件的具体操作，除非需要引入与图3D所示元件的协作关系。
与图3B中的单元CELL2的实施例相比，单元CELL4形成为包括有源区310G、310H、310I和310J。有源区310G和310I相对于例如有源区310C配置。有源区310H和310J相对于例如有源区310D配置。
为了说明，有源区310G和310H彼此重叠，并且有源区310I和310J彼此重叠。在一些实施例中，有源区310G-310J设置在有源区310A和310C之间。图3D中的有源区310G-310J的配置给出为用于示例性目的。各个实施方式都包括在本公开的预期范围内。例如，在一些实施例中，有源区310G-310H设置为接近有源区310A-310B/310E-310F，并且相对于有源区310A-310B配置。在各个实施例中，另一设计的单元比用于计算的单元CELL4包括更多的有源区。
在一些实施例中，如图3D所示，有源区310A、310C、310E、310G和310I彼此靠近，并进一步与图1的晶体管M2的相应元件一起工作。类似地，有源区310B、310D、310F、310H和310J彼此靠近，并且进一步与图1的晶体管M1的相应元件一起工作。在一些实施例中，有源区310A-310H布置在宽度W3大于宽度W1和W2的部分中。
利用图3D的配置，在一些实施例中，由于单元中包括的用于操作的更多有源区，因此单元CELL4提供了比单元CELL1、单元CELL2和单元CELL3更高性能的计算能力。
在一些实施例中，单元CELL4沿y方向具有单元高度H3。在一些实施例中，单元高度H3是单元高度H1的三倍。单元CELL4的配置给出为用于示例性目的。单元CELL4的各个实施方式在本公开的预期范围内。例如，在一些实施例中，单元高度H3是单元高度H1的N倍，其中，N是大于3的整数。
图3A至图3D的配置给出为用于示例性目的。图3A至图3D的各个实施方式在本公开的预期范围内。例如，宽度W1、W2、W3随着集成电路的制造工艺而变化。
现在参考图4。图4是根据各个实施例的集成电路400的一部分的平面图中的布局图。为了说明，集成电路400包括单元CELL1a、CELL1b、CELL2a和CELL3a。在一些实施例中，单元CELL1a-CELL1b相对于例如图2B的单元CELL1配置。单元CELL2a相对于例如图3B的单元CELL2配置。单元CELL3a相对于例如图3C的单元CELL3配置。
为了说明，单元CELL1a沿x方向邻接单元CELL1b。如图4所示，单元CELL1a的有源区的最顶部边界线与单元CELL1b的有源区的最顶部边界线沿x方向对准。单元CELL1a沿y方向邻接单元CELL2a。单元CELL1b沿y方向邻接单元CELL3a。单元CELL2a和CELL3a沿x方向彼此邻接。在一些实施例中，单元CELL2a的至少一个有源区的顶部边界线与单元CELL3a的至少一个有源区的顶部边界线沿x方向对准。例如，单元CELL2a的有源区310A-310B的顶部边界线与单元CELL3a的有源区310A-310B的顶部边界线对准。换句话说，包括在单元CELL2a中的一个有源区和包括在单元CELL3a中的一个有源区设置在布局图中的同一行中。
在一些实施例中，包括在图4至图10的多个邻接单元中的有源区的对准配置还包括例如多个邻接单元的有源区的最底部边界线和/或中心线彼此对准。为了简单起见，此后省略了包括在多个邻接单元(称为彼此对准)中的有源区的特定部分。
图4的配置给出为用于示例性目的。各个实施方式都在本公开的预期范围内。例如，在一些实施例中，单元CELL2a的有源区310A-310B和单元CELL3a的有源区310A-310B彼此对准，而单元CELL2a的有源区310E-310F和单元CELL3a的有源区310E-310F沿x方向彼此未对准。
现在参考图5。图5是根据各个实施例的集成电路500的一部分的平面图中的布局图。为了说明，集成电路500包括单元CELL1c、CELL1d、CELL3b和CELL4a。在一些实施例中，单元CELL1c-CELL1d相对于例如图2B的单元CELL1配置。单元CELL3b相对于例如图3C的单元CELL3配置。单元CELL4a相对于例如图3D的单元CELL4配置。
为了说明，单元CELL1c沿y方向邻接单元CELL1d。单元CELL1c和CELL1d沿x方向在一侧上邻接单元CELL3b并且在相对侧上邻接单元CELL4a。在一些实施例中，单元CELL1c的有源区110A-110B沿x方向与单元CELL3b的有源区310A-310B和单元CELL4a的有源区310H-310J对准。单元CELL1d的有源区110A-110B沿x方向与单元CELL3b的有源区310E-310F和单元CELL4a的有源区310E-310F对准。在一些实施例中，单元CELL1c/CELL1d的有源区110A/110B沿x方向与单元CELL4a的一个有源区和/或单元CELL3b的一个有源区对准。换句话说，在一些实施例中，包括在单元CELL1c和/或CELL1d中的一个有源区、包括在单元CELL3b中的一个有源区，以及包括在单元CELL4a中的一个有源区设置在布局图中的同一行中。
图5的配置给出为用于示例性目的。各个实施方式都在本公开的预期范围内。例如，在一些实施例中，单元CELL3b在一侧上邻接单元CELL1c和CELL1b，而在相对侧上邻接单元CELL4a。
现在参考图6。图6是根据各个实施例的集成电路600的一部分的平面图中的布局图。参考图6的实施例，为了便于理解，用相同的参考标号表示图4和图5中相同的元件。为了简洁起见，此处省略了已经在上面的段落中详细讨论的相同元件的具体操作，除非需要引入与图6所示元件的协作关系。
与图5的集成电路500的实施例相比，为了说明，集成电路600还包括单元CELL1a、CELL2a、单元CELL3c，并且不包括单元CELL3b。为了说明，单元CELL2a沿y方向设置在单元CELL1a与相邻单元CELL1c和CELL1d之间。单元CELL3C沿x方向邻接单元CELL1a，并且沿y方向邻接单元CELL4a。单元CELL4a沿x方向邻接单元CELL1c、CELL1d和CELL2a。
如图6所示，单元CELL3c的有源区310A-310B与单元CELL1a的有源区110A-110B对准，并且单元CELL3c的有源区310E-310F沿x方向与单元CELL2a的有源区310A-310B对准。单元CELL2a的有源区310E-310F沿x方向与单元CELL4a的有源区310A-310B对准。换句话说，在布局图中，单元CELL3c的有源区310E-310F沿y方向紧邻单元CELL4a的有源区310A-310B设置。在布局图中，单元CELL1a的有源区110A-110B沿y方向紧邻单元CELL2a的有源区310A-310B设置。在布局图中，单元CELL2a的有源区310E-310F沿y方向紧邻单元CELL1c的有源区110A-110B设置。
图6的配置给出为用于示例性目的。各个实施方式都在本公开的预期范围内。例如，在一些实施例中，单元CELL3c的有源区310A-310B和单元CELL1a的有源区110A-110B彼此对准，而单元CELL3c的有源区310E-310F和单元CELL2a的有源区310A-310B沿x方向彼此未对准。
现在参考图7。图7是根据各个实施例的集成电路700的一部分的平面图中的布局图。参考图7的实施例，为了便于理解，用相同的参考标号表示图4至图6中相同的元件。为了简洁起见，此处省略了已经在上面的段落中详细讨论的相同元件的具体操作，除非需要引入与图7所示元件的协作关系。
与图6中的集成电路600的实施例相比，集成电路700还包括单元CELL1b、CELL3a和CELL3b。参考如上所述，单元CELL1b和单元CELL3a分别邻接单元CELL1a和单元CELL2a。此外，单元CELL3b沿y方向邻接单元CELL2a，并且沿x方向邻接单元CELL1c和单元CELL1d。
如图7所示，单元CELL3c的有源区310A-310B与单元CELL1a的有源区110A-110B和单元CELL1b的有源区110A-110B对准。单元CELL3c的有源区310E-310F与单元CELL2a的有源区310A-310B和单元CELL3a的有源区310A-310B对准。单元CELL2a的有源区310E-310F与单元CELL3a的有源区310E-310F和单元CELL4a的有源区310A-310B对准。
在一些方法中，单元中的第一导电类型的有源区和第二导电类型的有源区布置在同一层中并且在y方向上彼此分隔开。单元的两个相邻单元中相同导电类型的有源区在x方向上对准。此外，在沿y方向的两个相反方向，高计算性能的单元与正常性能的单元具有半个单个单元高度差。由于单元高度差，当正常性能的单元沿y方向邻接高计算性能的单元时，在布局图中会产生正常性能的单元与高计算性能的单元之间半个单元高度的白色空间。因此，在这种方法中，由于白色空间，集成电路的布局遭受面积损失。
与前述方法相比，利用本公开的配置，当单元沿y方向彼此邻接时，不会引起白色空间。因此，本公开提供了更大的单元密度和更好的布局灵活性。
图4至图7的配置给出为用于示例性目的。各个实施方式都在本公开的预期范围内。例如，在一些实施例中，单元CELL3a-CELL3c由单元CELL2a代替，以获得高计算性能。
现在参考图8。图8是根据各个实施例的集成电路800的一部分的平面图中的布局图。为了说明，集成电路800包括单元CELL1e、CELL3d和CELL5。单元CELL1e相对于例如图2B的单元CELL1配置。单元CELL3d相对于例如图3C的单元CELL3配置。
如图8所示，单元CELL5包括第一导电类型(例如，N型)的多个第一有源区和第二导电类型(例如，P型)的多个第二有源区。在布局图中，第一有源区和第二有源区彼此重叠。在一些实施例中，第一有源区相对于例如图3B的有源区310A、310C和310E配置。第二有源区相对于例如图3B的有源区310B、310D和310F配置。
在一些实施例中，单元CELL5的第一有源区彼此靠近，并且进一步与如图1的晶体管M2的相应元件一起工作。类似地，单元CELL5的第二有源区彼此靠近，并且进一步与如图1的晶体管M1的相应元件一起工作。在一些实施例中，单元CELL5的第一有源区和第二有源区布置在具有大于集成电路800中的宽度W1-W3的宽度W4的部分中。
为了说明，单元CELL5具有沿y方向的单元高度H4。在一些实施例中，单元高度H4是单元高度H1的五倍。单元CELL5的配置给出为用于示例性目的。单元CELL5的各个实施方式都在本公开的预期范围内。例如，在一些实施例中，单元高度H4是与单元CELL5邻接的单元的单元高度的总和。
利用图8中的单元CELL5的配置，在一些实施例中，单元CELL5提供了比单元CELL1-CELL4更高性能的计算能力，这是因为单元中包括用于操作的更多有源区。
继续参考图8。单元CELL1e沿x方向邻接单元CELL5，并沿y方向邻接单元CELL3d。单元CELL3d沿x方向邻接单元CELL5。在一些实施例中，单元CELL1e的有源区110A-110B与单元CELL5的第一有源区的一个有源区和第二有源区的一个有源区对准。单元CELL3d的有源区310A-310B和310E-310F与单元CELL5的第一有源区的两个有源区和第二有源区的两个有源区对准。
现在参考图9。图9是根据各个实施例的集成电路900的一部分的平面图中的布局图。参考图9的实施例，为了便于理解，用相同的参考标号表示图8中相同的元件。为了简洁起见，此处省略了已经在上面的段落中详细讨论的相同元件的具体操作，除非需要引入与图9所示元件的协作关系。
与图8中的集成电路800的实施例相比，例如，集成电路900还包括单元CELL3e，并且不包括单元CELL3d。在一些实施例中，单元CELL3e相对于例如图3C的单元CELL3配置。
为了说明，单元CELL3e沿x方向邻接单元CELL5。在一些实施例中，单元CELL3e的有源区310A-310B与单元CELL5的第一有源区的一个有源区、第二有源区的一个有源区以及单元CELL1e的有源区110A-110B对准。此外，单元CELL3e的有源区310E-310F与单元CELL5的第一有源区的另一个有源区和第二有源区的另一个有源区对准。
现在参考图10。图10是根据各个实施例的集成电路1000的一部分的平面图中的布局图。参考图10的实施例，为了便于理解，用相同的参考标号表示图8和图9中相同的元件。为了简洁起见，此处省略了已经在上面的段落中详细讨论的相同元件的具体操作，除非需要引入与图10所示元件的协作关系。
与图9中的集成电路900的实施例相比，集成电路1000还包括单元CELL3d、单元CELL1f、CELL3f和CELL3g。在一些实施例中，单元CELL1f相对于例如图2B的单元CELL1配置。单元CELL3f和CELL3g相对于例如图3C的单元CELL3配置。
为了说明，单元CELL3d沿x方向邻接单元CELL5，并且沿y方向邻接单元CELL3f。单元CELL3f沿x方向邻接单元CELL5。单元CELL1f设置在单元CELL3e与单元CELL3g之间，并沿x方向邻接单元CELL5。单元CELL3g沿y方向邻接单元CELL1f，并且沿x方向邻接单元CELL5。
如图10所示，单元CELL3e的有源区310E-310F与单元CELL5的第一有源区的另一个有源区、第二有源区的另一个有源区和单元CELL3d的有源区310A-310B对准。单元CELL1f的有源区110A-110B与CELL5的第一有源区中的另一个、CELL5的第二有源区中的另一个以及单元CELL3d的有源区310E-310F对准。此外，有源区310A-310B与CELL5的第一有源区的另一个有源区、CELL5的第二有源区的另一个有源区以及单元CELL3f的有源区310A-310B对准。有源区310E-310F与CELL5的第一有源区的另一个有源区、CELL5的第二有源区的另一个有源区以及单元CELL3f的有源区310E-310F对准。换句话说，单元CELL5的第一有源区的第一部分和单元CELL5的第二有源区的第一部分与包括在邻接单元CELL5的单元中的有源区对准。单元CELL5的第一有源区的第二部分和单元CELL5的第二有源区的第二部分与包括在邻接单元CELL5的单元中的有源区未对准。
在一些实施例中，单元CELL5的第一有源区和第二有源区的总数量大于包括在单元CELL1e、CELL3d和CELL3f中的有源区的总数量。类似地，单元CELL5的第一有源区和第二有源区的总数量大于包括在单元CELL3e、CELL1f和CELL3g中的有源区的总数量。
例如，在一些方法中，高计算性能单元在层中包括第一导电类型的有源区和接近第一导电类型的有源区布置的第二导电类型的有源区。当两个高计算性能单元沿y方向彼此邻接时，在第一导电类型的有源区和第二导电类型的有源区之间没有空间用于布置额外的有源区。
与上述方法相反，利用本公开的配置，当两个高计算性能单元沿y方向彼此邻接并且具有与上述方法相同的总单元高度时，第一导电类型的额外有源区可以接近第一层中的两个高计算性能单元的第一导电类型的有源区布置，并且第二导电类型的额外有源区可以接近第二层中的两个高计算性能单元的第二导电类型的有源区布置。换句话说，与某些方法相比，可以将更多的有源操作区域添加到集成电路中。因此，本公开提供了集成电路中单元的更好的布局灵活性和和更好的性能。
图8至图10的配置给出为用于示例性目的。各个实施方式都在本公开的预期范围内。例如，在一些实施例中，单元CELL5的第一有源区和第二有源区的数量彼此不同。
现在参考图11。图11是根据本公开的一些实施例的生成用于制造集成电路100、300、400、500、600、700、800、900或1000的布局设计的方法1100的流程图。应当理解，可以在图11所示的工艺之前、期间和之后提供附加的操作，对于方法1100的额外实施例，可以替换或消除下面描述的一些操作。方法1100包括下面参考图7描述的操作S1110-S1130。
在操作1110中，实施具有单元高度H1的单元CELL1a的生成。在一些实施例中，单元CELL1a包括有源区110A和与有源区110A重叠的有源区110B，如图2B所示。
在操作1120中，实施具有单元高度H2的单元CELL3c的生成。在一些实施例中，单元CELL3c包括有源区310A-310B和与有源区310A-310B重叠的有源区310E-310F。
在操作1130中，实施将单元CELL1a布置为邻接单元CELL3c。在一些实施例中，有源区110A和有源区310A-310B中的一个在第一行中延伸，和/或有源区110B和有源区310A-310B中的一个在第一行中延伸。
在一些实施例中，方法1100还包括生成与单元CELL1a和单元CELL3c邻接的单元CELL2a的操作。具体地，单元CELL3c包括有源区310A、310C和310E以及分别与有源区310A、310C和310E重叠的有源区310B、310D和310F。在一些实施例中，单元CELL2a的有源区310A、310C和310E的数量大于单元CELL3c的有源区310A和310E的数量。此外，单元CELL2a的有源区310A、310C和310E的一个以及有源区310A和310E的一个在与第一行不同的第二行中延伸。在各个实施例中，单元CELL2a和单元CELL3c具有相同的单元高度，例如，单元高度H2。
在一些实施例中，方法1100还包括生成单元CELL4a的操作，其中，单元CELL4a包括有源区310A、310C、310E、310G和310I以及与有源区310A、310C、310E、310G和310I重叠的有源区310B、310D、310F、310H和310J。方法1100还包括将单元CELL4a布置为邻接单元CELL1a、CELL2a和CELL3c的操作。在一些实施例中，单元CELL4a包括比单元CELL2a所包括的更多数量的有源区，并且单元CELL2a包括比单元CELL3c所包括的更多数量的有源区。
在一些实施例中，方法1100还包括基于通过以上提及的操作生成的布局来制造集成电路100、300、400、500、600、700、800、900或1000的至少一个元件的操作。
现在参考图12。图12是根据本发明的一些实施例的基于由图11的方法1100生成的布局设计来制造集成电路100、300、400、500、600、700、800、900或1000的方法1200的流程图。应当理解，可以在图11所示的工艺之前、期间和之后提供额外的操作，并且对于方法1200的额外实施例，可以替换或消除以下描述的一些操作。方法1200包括下面参考图3A和图4描述的操作S1210-S1250。
在操作1210中，形成单元CELL1a、CELL1b、CELL2a和CELL3a的设置在第一层中的电源轨341a-342a和341c-342c。
在操作1220中，穿过第一层、第一层之上的第二层以及第二层之上的第三层形成栅极330a-330c。在一些实施例中，栅极330a-330c中的每个包括界面层(未示出)和位于界面层上方的多晶硅(或poly)层(未示出)。在一些实施例中，栅极330a-330c还包括栅极介电层(未示出)和设置在界面层与多晶硅层之间的金属栅极层(未示出)。在一些实施例中，栅极330a-330c包括代替多晶硅层的一个或多个金属层。在各个实施例中，界面层包括介电材料，该介电材料包括例如氧化硅(SiO2)或氮氧化硅(SiON)，并且能够通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法形成。在一些实施例中，多晶硅层通过合适的沉积工艺形成，包括例如低压化学气相沉积(LPCVD)和等离子体增强CVD(PECVD)。在一些实施例中，栅极介电层使用高k介电材料，包括例如氧化铪(HfO2)、Al2O3、氧化镧、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其它合适的材料，并且栅极介电层通过ALD和/或其它合适的方法形成。金属栅极层包括p型功函金属或n型功函金属，并且通过CVD、PVD和/或其它合适的工艺沉积。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它合适的p型功函材料或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的n型功函材料或它们的组合。一个或多个金属层使用铝(Al)、钨(W)、铜(Cu)、钴(Co)和/或其它合适的材料；并通过CVD、PVD、镀和/或其它合适的工艺形成。与栅极330a-330c相关联的形成和/或材料给出为用于示例性目的。与栅极330a-330c相关联的各个形成和/或材料在本公开的预期范围内。
在一些实施例中，通过包括在多层堆叠件中来实现栅极330a-330c，该多层堆叠件例如包括圆形/正方形线、纳米板、纳米片、多桥沟道、纳米环或任何其它合适类型的纳米结构。
在操作1230中，在第二层中形成图4的单元的有源区311a-311c和导电段321a-321c、322a-322c。在一些实施例中，在形成有源区311a-311c之后形成导电段321a-321c、322a-322c。
在一些实施例中，在形成有源区311a-311c和导电段321a-321c、322a-322c之后，在形成的有源区311a-311c和导电段321a-321c、322a-322c之上形成隔离层，以将第二层和随后的第三层中的导电元件电隔离。
在操作1240中，在第二层中形成图4的单元的有源区311a-311c和导电段321a-321c、322a-322c。在一些实施例中，在形成有源区311a-311c之后形成导电段321a-321c、322a-322c。
如上所述，在一些实施例中，高性能单元(即，图4的单元CELL2a)的有源区和正常单元(即，单元CELL1a-CELL1b和CELL3a)的有源区以相同的程序形成和/或图案化。
在操作1250中，形成零金属段151-153。在一些实施例中，形成布置在零金属段之上的金属一段。零金属段、金属一段和/或更多金属层的布置是基于集成电路的实际金属布线的。
在一些实施例中，方法1200还包括在导电元件之间形成通孔(即，耦接在电源轨141和导电段123之间的通孔161等)以实现集成电路。
图13是根据本公开的一些实施例的用于设计集成电路布局设计的系统的框图。根据一些实施例，使用IC器件设计系统1300可实现如以上参考图11讨论的方法1100的一个或多个操作。
在一些实施例中，IC器件设计系统1300是计算器件，其包括硬件处理器1302和非暂时性计算机可读存储介质1304。非暂时性计算机可读存储介质1304等编码有，即存储计算机程序代码，即，一组可执行指令1306。硬件处理器1302执行指令1306表示(至少部分地)IC器件设计系统，该IC器件设计系统实现例如上面参考图11描述的方法1100(下文中，所提及的工艺和/或方法)的部分或全部。
处理器1302经由总线1308电耦接到非暂时性计算机可读存储介质1304。处理器1302还通过总线1308电耦接到I/O接口1310和制造工具1316。网络接口1313还经由总线1308电连接到处理器1302。网络接口1313连接到网络1314，使得处理器1302和非暂时性计算机可读存储介质1304能够经由网络1314连接到外部元件。处理器1302被配置为执行编码在非暂时性计算机可读存储介质1304中的指令1306，以使IC器件设计系统1300可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，非暂时性计算机可读存储介质1304是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，非暂时性计算机可读存储介质1304包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，非暂时性计算机可读存储介质1304包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，非暂时性计算机可读存储介质1304存储指令1306，其被配置为使IC器件设计系统1300可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，非暂时性计算机可读存储介质1304还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在各个实施例中，非暂时性计算机可读存储介质1304存储至少一个IC布局设计1320或至少一个设计说明1322的一个或组合，每个均在以上参考图2B、图3B至图10和图11中的方法1100讨论。
IC器件设计系统1300包括I/O接口1310。I/O接口1310耦接至外部电路。在各个实施例中，I/O接口1310包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键的一种或组合，以用于将信息和命令传送到处理器1302。
IC器件设计系统1300还包括耦接至处理器1302的网络接口1313。网络接口1313允许IC器件设计系统1300与网络1314通信，其中，一个或多个其它计算机系统连接到网络1314。网络接口1313包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统1300中实现所提及的工艺和/或方法的部分或全部。
IC器件设计系统1300还包括耦接至处理器1302的制造工具1316。制造工具1316被配置为根据由处理器1302处理的设计文件来制造例如图1所示的集成电路100的集成电路。
IC器件设计系统1300被配置为通过I/O接口1310接收信息。通过I/O接口1310接收的信息包括至少一种设计规则指令、至少一组准则、至少一种设计规则、至少一种DRM和/或用于通过处理器1302处理的其它参数中的一个或组合。通过总线1308将信息传送到处理器1302。IC器件设计系统1300被配置为通过I/O接口1310发送和/或接收与用户界面1310有关的信息。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，使用诸如可用的(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成IC布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
通过可用于实现图11中的方法1100的一个或多个操作，IC器件设计系统1300和非非暂时性计算机可读存储介质(例如非暂时性计算机可读存储介质1304)能够实现以上参考图11中的方法1100讨论的益处。
图14是根据本公开的一些实施例的IC制造系统1400及其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用IC制造系统1400制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图14中，IC制造系统1400包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1420、掩模室1430和IC制造厂/制造商(“fab”)1450和/或与制造IC器件1460有关的服务。系统1400中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1420、掩模室1430和IC制造厂1450中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1420、掩模室1430和IC制造厂1450中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1420基于图11中的方法1100生成IC设计布局(或设计)1422，以上参考图2B、图3B至图10讨论的。IC设计布局图1422包括与构成要制造的IC器件1460的各个组件的金属、氧化物或半导体层的图案相对应的各种几何图案。各个层结合形成各种IC部件。例如，IC设计布局1422的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室1420实现适当的设计程序(包括图11中的方法1100，以上参考图2B、图3B至图10所讨论的)，以形成IC设计布局1422。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1422呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1422。
掩模室1430包括数据准备1432和掩模制造1444。掩模室1430使用IC设计布局图1422来制造一个或多个掩模，以用于根据IC设计布局1422制造IC器件1460的各个层。掩模室1430实施掩模数据准备1432，其中IC设计布局图1422被转换为代表性数据文件(“RDF”)。掩模数据准备1432向掩模制造1444提供RDF。掩模制造1444包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)1445或半导体晶圆1453。掩模数据准备1432操纵设计布局图1422以符合掩模写入器的特定特性和/或IC制造厂1450的要求。在图14中，掩模数据准备1432和掩模制造1444被示为单独的元件。在一些实施例中，掩模数据准备1432和掩模制造1444可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1432包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图1422。在一些实施例中，掩模数据准备1432包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备1432包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何形状和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图1422，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图1422以补偿掩模制造1444期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1432包括光刻工艺检查(LPC)，其模拟将由IC制造厂1450实施的处理以制造IC器件1460。LPC基于IC设计布局图1422模拟该处理以创建诸如IC器件1460的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图1422。
应当理解，为了清楚的目的，已经简化了掩模数据准备1432的上述描述。在一些实施例中，数据准备1432包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图1422。此外，可以以各种不同的顺序执行在数据准备1432期间应用于IC设计布局图1422的工艺。
在掩模数据准备1432之后并且在掩模制造1444期间，基于修改的IC设计布局图1422制造掩模1445或掩模组1445。在一些实施例中，掩模制造1444基于IC设计布局图1422来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图1422在掩模(光掩模或中间掩模)1445上形成图案。可以采用各种技术来形成掩模1445。在一些实施例中，使用二元技术形成掩模1445。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模1445包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1444所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆1453中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆1453中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂1450包括晶圆制造1452。IC制造厂1450是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂1450是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂1450使用由掩模室1430制造的掩模(或多个掩模)1445来制造IC器件1460。因此，IC制造厂1450至少间接地使用IC设计布局图1422来制造IC器件1460。在一些实施例中，使用掩模(或多个掩模)1445由IC制造厂1450制造半导体晶圆1453以形成IC器件1460。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1422实施一个或多个光刻曝光。半导体晶圆1453包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆1452还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
如上所述，本公开中的集成电路包括不同单元高度的单元。通过实现互补的场效应晶体管结构，消除了正常单元和邻接正常单元的高性能单元之间的白色空间。因此，本公开提供了具有高单元密度和良好的布局灵活性的集成电路。
在一些实施例中，公开了集成电路，其包括具有第一高度的第一单元和具有与第一高度不同的第二高度的第二单元。第一单元包括第一有源区和第二有源区。第一有源区和第二有源区在与第一方向不同的第二方向上延伸，并且在布局图中，第一有源区与第二有源区重叠。第二单元包括彼此分隔开的第一多个有源区和彼此分隔开的第二多个有源区。第一多个有源区和第二多个有源区在第二方向上延伸，并且在布局图中，第一多个有源区分别与第二多个有源区重叠。第一单元邻接第二单元，并且在布局图中，第一有源区的最顶部边界线与第一多个有源区中的一个的最顶部边界线对准。在一些实施例中，第一多个有源区的数量和第二多个有源区的数量相同并且大于或等于三。在一些实施例中，集成电路还包括具有第二单元高度的第三单元。第三单元包括彼此分隔开的第三多个有源区和彼此分隔开的第四多个有源区，其中，第三多个有源区和第四多个有源区在第二方向上延伸，并且在布局图中，第三多个有源区分别与第四多个有源区重叠。第三多个有源区的数量小于第一多个有源区。第一单元邻接第二单元和第三单元。在一些实施例中，集成电路还包括第四单元，该第四单元的第三单元高度与第一单元高度和第二单元高度不同。第四单元包括彼此分隔开的第五多个有源区和彼此分隔开的第六多个有源区，其中，第五多个有源区和第六多个有源区在第二方向上延伸，并且在布局图中，第五多个有源区分别与第六多个有源区重叠。第一单元设置在第二单元和第三单元之间并且邻接第二单元，并且第五多个有源区中的一个的最顶部边界线与第一有源区的最顶部边界线和第一多个有源区的一个的最顶部边界线的对准。在一些实施例中，第一多个有源区和第二多个有源区的总数量大于邻接第一多个有源区和第二多个有源区的单元中包括的有源区的总数量。在一些实施例中，集成电路还包括具有第二单元高度的第三单元。第三单元包括至少三个第三有源区和至少三个第四有源区，其中至少三个第三有源区和至少三个第四有源区在第二方向上延伸，并且至少三个第三有源区与至少三个第四有源区重叠。第三单元邻接第一单元和第二单元。在一些实施例中，至少三个第三有源区的一个的最顶部边界线与第一有源区的最顶部边界线对准。在一些实施例中，至少三个第三有源区的一个的最顶部边界线和至少三个第四有源区的一个的最顶部边界线与第一多个有源区的一个和第二多个有源区的一个对准。
还公开了集成电路，该集成电路包括具有第一单元高度的至少一个第一单元、具有与第一单元高度不同的第二单元高度的至少一个第二单元，以及具有与第一单元高度和第二单元高度不同的第三单元高度的至少一个第三单元。至少一个第一单元包括第一有源区和第二有源区。至少一个第二单元包括第一多个有源区和第二多个有源区。至少一个第三单元包括第三多个有源区和第四多个有源区。第一有源区、第一多个有源区和第三多个有源区设置在第一层中，并且第二有源区、第二多个有源区和第四多个有源区设置在第一层之上的第二层中。至少一个第三单元设置在至少一个第一单元和至少一个第二单元之间，并且邻接至少一个第一单元和至少一个第二单元。在一些实施例中，第一单元高度小于第二单元高度，并且第二单元高度小于第三单元高度。在一些实施例中，第一多个有源区的数量小于第三多个有源区的数量。在一些实施例中，集成电路还包括具有第二单元高度的至少一个第四单元。至少一个第四单元包括位于第一层中的第五多个有源区和位于第二层中的第六多个有源区。至少一个第一单元包括四个第一单元，至少一个第二单元包括三个第二单元，至少一个第三单元包括一个第三单元，并且至少一个第四单元包括一个第四单元。一个第四单元沿着第一方向设置在四个第一单元中的一个第一单元与四个第一单元中的另外两个相邻的第一单元之间，并且第四单元沿着第二方向在其一侧上邻接三个第二单元中的一个第二单元，并且在其相对侧上邻接一个第三单元和三个第二单元的另一第二单元，其中，另一第二单元邻接一个第三单元。另外两个相邻的第一单元沿着第二方向在其一侧上邻接一个第三单元并且在其相对侧上邻接三个第二单元的另一第二单元。四个第一单元中的另一第一单元沿着第一方向邻接一个第二单元，并且沿着第二方向邻接一个第一单元。在一些实施例中，至少一个第一单元包括两个第一单元，至少一个第二单元包括四个第二单元，并且至少一个第三单元包括一个第三单元。两个第一单元中的一个第一单元沿着第一方向邻接四个第二单元中的两个相邻的第二单元，并且在一个第三单元的一侧上沿第二方向邻接一个第三单元，其中两个相邻的第二单元在一个第三单元的一侧上邻接第三单元。两个第一单元中的另一第一单元设置在四个第二单元中的另外两个第二单元之间，并且另一第一单元在一个第三单元的相对侧上邻接一个第三单元，其中，另外两个第二单元在一个第三单元的相对侧上邻接第三单元。在一些实施例中，至少一个第二单元包括第一多个第二单元和与第一多个第二单元邻接的第二多个第二单元。第一多个第二单元中的每个第二单元中的有源区的数量与第二多个第二单元中的每个第二单元中的有源区的数量不同。在一些实施例中，至少一个第一单元包括多个第一单元。至少一个第二单元沿着第一方向邻接多个第一单元，并且沿着与第一方向不同的第二方向邻接至少一个第三单元。
还公开了方法，该方法包括以下操作：生成集成电路的布局，包括生成具有第一单元高度的第一单元，其中，第一单元包括第一有源区和与第一有源区重叠的第二有源区；生成具有与第一单元高度不同的第二单元高度的第二单元，其中第二单元包括第一多个有源区和与第一多个有源区重叠的第二多个有源区；以及将第一单元布置为邻接第二单元，其中，第一有源区和第一多个有源区中的一个在第一行中延伸；以及基于该布局，制造集成电路的至少一个元件。在一些实施例中，生成集成电路的布局还包括以下操作：生成与第一单元和第二单元邻接的第三单元，其中，第三单元包括第三多个有源区和与第三多个有源区重叠的第四多个有源区。第三多个有源区的数量大于第一多个有源区的数量。第三多个有源区中的一个和第一多个有源区中的一个在与第一行不同的第二行中延伸。在一些实施例中，第二单元和第三单元具有相同的单元高度。在一些实施例中，第三多个有源区的数量和第四多个有源区的数量相同并且等于三。在一些实施例中，生成集成电路的布局还包括以下操作：生成具有第二单元高度的第三单元，其中，第三单元包括第三多个有源区和与第三多个有源区重叠的第四多个有源区；生成具有第三单元高度的第四单元，其中，第四单元包括第五多个有源区和与第五多个有源区重叠的第六多个有源区；将第四单元布置为邻接第二单元和第三单元。第四单元包括比第三单元所包括的更多数量的有源区，并且第三单元包括比第二单元所包括的更多数量的有源区。
本发明的一些实施例提供了一种集成电路，包括：第一单元，沿着第一方向具有第一单元高度，包括第一有源区和第二有源区，其中，所述第一有源区和所述第二有源区在与所述第一方向不同的第二方向上延伸，并且在布局图中，所述第一有源区与所述第二有源区重叠；以及第二单元，具有与所述第一单元高度不同的第二单元高度，其中，所述第二单元包括彼此分隔开的第一多个有源区和彼此分隔开的第二多个有源区，其中，所述第一多个有源区和所述第二多个有源区在所述第二方向上延伸，并且在布局图中，所述第一多个有源区分别与所述第二多个有源区重叠；其中，所述第一单元邻接所述第二单元，并且在布局图中，所述第一有源区的最顶部边界线与所述第一多个有源区中的一个的最顶部边界线对准。在一些实施例中，所述第一多个有源区的数量和所述第二多个有源区的数量相同并且大于或等于三。在一些实施例中，集成电路还包括：第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，第三单元包括彼此分隔开的第三多个有源区和彼此分隔开的第四多个有源区，其中，第三多个有源区和第四多个有源区在第二方向上延伸，并且在布局图中，所述第三多个有源区分别与所述第四多个有源区重叠；其中，所述第三多个有源区的数量小于所述第一多个有源区；其中，所述第一单元邻接所述第二单元和所述第三单元。在一些实施例中，集成电路还包括：第四单元，具有所述第三单元高度，其中，所述第四单元包括彼此分隔开的第五多个有源区和彼此分隔开的第六多个有源区，其中，所述第五多个有源区和所述第六多个有源区在所述第二方向上延伸，并且在布局图中，所述第五多个有源区分别与所述第六多个有源区重叠；其中，所述第一单元设置在所述第二单元和所述第三单元之间并且邻接所述第二单元、所述第三单元和所述第四单元，以及所述第五多个有源区中的一个的最顶部边界线与所述第一多个有源区的一个的最顶部边界线的对准。在一些实施例中，集成电路还包括：第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，所述第三单元包括彼此分隔开的第三多个有源区和彼此分隔开的第四多个有源区，其中，所述第三多个有源区和所述第四多个有源区在所述第二方向上延伸，并且在布局图中，所述第三多个有源区分别与所述第四多个有源区重叠；其中，所述第二单元邻接所述第一单元和所述第三单元；其中，所述第一多个有源区和第二多个有源区的总数量大于邻接第一多个有源区和第二多个有源区的单元中包括的有源区的总数量。在一些实施例中，集成电路还包括：第三单元，具有所述第二单元高度，其中，所述第三单元包括至少三个第三有源区和至少三个第四有源区，其中，所述至少三个第三有源区和所述至少三个第四有源区在所述第二方向上延伸，并且所述至少三个第三有源区和所述至少三个第四有源区重叠；其中，所述第三单元邻接第一单元和第二单元。在一些实施例中，所述至少三个第三有源区的一个的最顶部边界线与所述第一多个有源区的最顶部边界线对准。在一些实施例中，所述至少三个第三有源区的一个的最顶部边界线和所述至少三个第四有源区的一个的最顶部边界线与所述第一多个有源区的一个对准。
本发明的另一些实施例还提供了一种集成电路，包括：至少一个第一单元，具有第一单元高度，包括第一有源区和第二有源区；至少一个第二单元，包括与所述第一单元高度不同的第二单元高度，其中，所述至少一个第二单元包括第一多个有源区和第二多个有源区；以及至少一个第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，至少一个第三单元包括第三多个有源区和第四多个有源区；其中，所述第一有源区、所述第一多个有源区和所述第三多个有源区设置在第一层中，并且所述第二有源区、所述第二多个有源区和所述第四多个有源区设置在所述第一层之上的第二层中；其中，所述至少一个第三单元设置在所述至少一个第一单元和所述至少一个第二单元之间，并且邻接所述至少一个第一单元和所述至少一个第二单元。在一些实施例中，所述第一单元高度小于所述第二单元高度，并且所述第二单元高度小于所述第三单元高度。在一些实施例中，所述第一多个有源区的数量小于所述第三多个有源区的数量。在一些实施例中，集成电路还包括：至少一个第四单元，具有所述第二单元高度，其中，所述至少一个第四单元包括位于所述第一层中的第五多个有源区和位于所述第二层中的第六多个有源区；其中所述至少一个第一单元包括四个第一单元；所述至少一个第二单元包括三个第二单元；所述至少一个第三单元包括一个第三单元；以及所述至少一个第四单元包括一个第四单元；其中，所述一个第四单元沿着第一方向设置在所述四个第一单元中的一个第一单元与所述四个第一单元中的另外两个相邻的第一单元之间，以及所述一个第四单元沿着第二方向在其一侧上邻接所述三个第二单元中的一个第二单元，并且在其相对侧上邻接所述一个第三单元和所述三个第二单元的另一第二单元，其中，所述另一第二单元邻接所述一个第三单元；其中，所述另外两个相邻的第一单元沿着所述第二方向在其一侧上邻接所述一个第三单元并且在其相对侧上邻接所述三个第二单元的其它第二单元；其中，所述四个第一单元中的另一第一单元沿着所述第一方向邻接所述一个第二单元，并且所述沿着第二方向邻接所述一个第一单元。在一些实施例中，所述至少一个第一单元包括两个第一单元；所述至少一个第二单元包括四个第二单元；以及所述至少一个第三单元包括一个第三单元；其中，所述两个第一单元中的一个第一单元沿着第一方向邻接所述四个第二单元中的两个相邻的第二单元，并且沿着所述第二方向在所述一个第三单元的一侧上邻接所述一个第三单元，其中，所述两个相邻的第二单元在所述一个第三单元的一侧上邻接所述第三单元；其中，所述两个第一单元中的另一第一单元设置在所述四个第二单元中的另外两个第二单元之间，并且所述另一第一单元在所述一个第三单元的相对侧上邻接所述一个第三单元，其中，所述另外两个第二单元在所述一个第三单元的相对侧上邻接所述第三单元。在一些实施例中，所述至少一个第二单元包括：第一多个第二单元；以及第二多个第二单元，邻接所述第一多个第二单元；其中，所述第一多个第二单元中的每个第二单元中的有源区的数量与所述第二多个第二单元中的每个第二单元中的有源区的数量不同。在一些实施例中，所述至少一个第一单元包括：多个第一单元；其中，所述至少一个第二单元沿着所述第一方向邻接所述多个第一单元，并且沿着与所述第一方向不同的第二方向邻接所述至少一个第三单元。
本发明的又一些实施例提供了一种制造集成电路的方法，包括：生成集成电路的布局，包括：生成具有第一单元高度的第一单元，其中，所述第一单元包括第一有源区和与所述第一有源区重叠的第二有源区；生成具有与所述第一单元高度不同的第二单元高度的第二单元，其中，所述第二单元包括第一多个有源区和与所述第一多个有源区重叠的第二多个有源区；以及将所述第一单元布置为邻接所述第二单元，其中，所述第一有源区和所述第一多个有源区中的一个在第一行中延伸；以及基于所述布局，制造所述集成电路的至少一个元件。在一些实施例中，生成所述集成电路的布局还包括：生成第三单元，其中，所述第三单元包括第三多个有源区和与所述第三多个有源区重叠的第四多个有源区；其中，所述第三多个有源区的数量与所述第一多个有源区的数量不同；其中，所述第三多个有源区中的一个和所述第一多个有源区中的一个在与所述第一行不同的第二行中延伸。在一些实施例中，所述第二单元和所述第三单元具有相同的单元高度。在一些实施例中，所述第三多个有源区的数量和所述第四多个有源区的数量相同并且等于三。在一些实施例中，生成所述集成电路的布局还包括：生成所述第二单元高度的第三单元，其中，所述第三单元包括第三多个有源区和与所述第三多个有源区重叠的第四多个有源区；生成第三单元高度的第四单元，其中，所述第四单元包括第五多个有源区和与所述第五多个有源区重叠的第六多个有源区；以及将所述第四单元布置为邻接所述第二单元和所述第三单元；其中，所述第四单元包括比所述第三单元所包括的更多数量的有源区，并且所述第三单元包括比所述第二单元所包括的更多数量的有源区。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
第一单元，沿着第一方向具有第一单元高度，包括第一有源区和第二有源区，其中，所述第一有源区和所述第二有源区在与所述第一方向不同的第二方向上延伸，并且在布局图中，所述第一有源区与所述第二有源区重叠；以及
第二单元，具有与所述第一单元高度不同的第二单元高度，其中，所述第二单元包括彼此分隔开的第一多个有源区和彼此分隔开的第二多个有源区，其中，所述第一多个有源区和所述第二多个有源区在所述第二方向上延伸，并且在所述布局图中，所述第一多个有源区分别与所述第二多个有源区重叠；
其中，所述第一单元邻接所述第二单元，并且在所述布局图中，所述第一有源区的最顶部边界线与所述第一多个有源区中的一个的最顶部边界线沿着所述第二方向对准。
2.根据权利要求1所述的集成电路，其中
所述第一多个有源区的数量和所述第二多个有源区的数量相同并且大于或等于三。
3.根据权利要求2所述的集成电路，还包括：
第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，第三单元包括彼此分隔开的第三多个有源区和彼此分隔开的第四多个有源区，其中，所述第三多个有源区和所述第四多个有源区在所述第二方向上延伸，并且在所述布局图中，所述第三多个有源区分别与所述第四多个有源区重叠；
其中，所述第三多个有源区的数量小于所述第一多个有源区；
其中，所述第一单元邻接所述第二单元和所述第三单元。
4.根据权利要求3所述的集成电路，还包括：
第四单元，具有所述第三单元高度，其中，所述第四单元包括彼此分隔开的第五多个有源区和彼此分隔开的第六多个有源区，其中，所述第五多个有源区和所述第六多个有源区在所述第二方向上延伸，并且在所述布局图中，所述第五多个有源区分别与所述第六多个有源区重叠；
其中，所述第一单元设置在所述第二单元和所述第三单元之间并且邻接所述第二单元、所述第三单元和所述第四单元，以及
所述第五多个有源区中的一个的最顶部边界线与所述第一多个有源区的一个的最顶部边界线沿着所述第二方向对准。
5.根据权利要求1所述的集成电路，还包括：
第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，所述第三单元包括彼此分隔开的第三多个有源区和彼此分隔开的第四多个有源区，其中，所述第三多个有源区和所述第四多个有源区在所述第二方向上延伸，并且在所述布局图中，所述第三多个有源区分别与所述第四多个有源区重叠；
其中，所述第二单元邻接所述第一单元和所述第三单元；
其中，所述第一多个有源区和所述第二多个有源区的总数量大于邻接所述第一多个有源区和所述第二多个有源区的单元中包括的有源区的总数量。
6.根据权利要求1所述的集成电路，还包括：
第三单元，具有所述第二单元高度，其中，所述第三单元包括至少三个第三有源区和至少三个第四有源区，其中，所述至少三个第三有源区和所述至少三个第四有源区在所述第二方向上延伸，并且所述至少三个第三有源区和所述至少三个第四有源区重叠；
其中，所述第三单元邻接所述第一单元和所述第二单元。
7.根据权利要求6所述的集成电路，其中，所述至少三个第三有源区的一个的最顶部边界线与所述第一多个有源区的最顶部边界线沿着所述第二方向对准。
8.根据权利要求6所述的集成电路，其中，所述至少三个第三有源区的一个的最顶部边界线和所述至少三个第四有源区的一个的最顶部边界线与所述第一多个有源区的一个沿着所述第二方向对准。
9.一种集成电路，包括：
至少一个第一单元，具有沿着第一方向的第一单元高度，包括第一有源区和第二有源区；
至少一个第二单元，包括与所述第一单元高度不同的第二单元高度，其中，所述至少一个第二单元包括第一多个有源区和第二多个有源区；以及
至少一个第三单元，具有与所述第一单元高度和所述第二单元高度不同的第三单元高度，其中，至少一个第三单元包括第三多个有源区和第四多个有源区；
其中，所述第一有源区、所述第一多个有源区和所述第三多个有源区设置在第一层中，并且所述第二有源区、所述第二多个有源区和所述第四多个有源区设置在所述第一层之上的第二层中；
其中，所述至少一个第三单元设置在所述至少一个第一单元和所述至少一个第二单元之间，并且邻接所述至少一个第一单元和所述至少一个第二单元。
10.根据权利要求9所述的集成电路，其中，所述第一单元高度小于所述第二单元高度，并且所述第二单元高度小于所述第三单元高度。
11.根据权利要求10所述的集成电路，其中，所述第一多个有源区的数量小于所述第三多个有源区的数量。
12.根据权利要求9所述的集成电路，还包括：
至少一个第四单元，具有所述第二单元高度，其中，所述至少一个第四单元包括位于所述第一层中的第五多个有源区和位于所述第二层中的第六多个有源区；
其中
所述至少一个第一单元包括四个第一单元；
所述至少一个第二单元包括三个第二单元；
所述至少一个第三单元包括一个第三单元；以及
所述至少一个第四单元包括一个第四单元；
其中，所述一个第四单元沿着所述第一方向设置在所述四个第一单元中的一个第一单元与所述四个第一单元中的另外两个相邻的第一单元之间，以及
所述一个第四单元沿着第二方向在其一侧上邻接所述三个第二单元中的一个第二单元，并且在其相对侧上邻接所述一个第三单元和所述三个第二单元的另一第二单元，其中，所述另一第二单元邻接所述一个第三单元；其中，所述另外两个相邻的第一单元沿着所述第二方向在其一侧上邻接所述一个第三单元并且在其相对侧上邻接所述三个第二单元的其它第二单元；
其中，所述四个第一单元中的另一第一单元沿着所述第一方向邻接所述一个第二单元，并且沿着所述第二方向邻接所述一个第一单元。
13.根据权利要求9所述的集成电路，其中
所述至少一个第一单元包括两个第一单元；
所述至少一个第二单元包括四个第二单元；以及
所述至少一个第三单元包括一个第三单元；
其中，所述两个第一单元中的一个第一单元沿着所述第一方向邻接所述四个第二单元中的两个相邻的第二单元，并且沿着第二方向在所述一个第三单元的一侧上邻接所述一个第三单元，其中，所述两个相邻的第二单元在所述一个第三单元的一侧上邻接所述第三单元；
其中，所述两个第一单元中的另一第一单元设置在所述四个第二单元中的另外两个第二单元之间，并且所述另一第一单元在所述一个第三单元的相对侧上邻接所述一个第三单元，其中，所述另外两个第二单元在所述一个第三单元的相对侧上邻接所述第三单元。
14.根据权利要求9所述的集成电路，其中，所述至少一个第二单元包括：
第一多个第二单元；以及
第二多个第二单元，邻接所述第一多个第二单元；
其中，所述第一多个第二单元中的每个第二单元中的有源区的数量与所述第二多个第二单元中的每个第二单元中的有源区的数量不同。
15.根据权利要求9所述的集成电路，其中，所述至少一个第一单元包括：
多个第一单元；
其中，所述至少一个第二单元沿着所述第一方向邻接所述多个第一单元，并且沿着与所述第一方向不同的第二方向邻接所述至少一个第三单元。
16.一种制造集成电路的方法，包括：
生成集成电路的布局，包括：
生成具有沿着第一方向的第一单元高度的第一单元，其中，所述第一单元包括第一有源区和与所述第一有源区在平面图中重叠的第二有源区；
生成具有与所述第一单元高度不同的第二单元高度的第二单元，其中，所述第二单元包括第一多个有源区和与所述第一多个有源区在平面图中重叠的第二多个有源区；以及
将所述第一单元布置为邻接所述第二单元，其中，所述第一有源区和所述第一多个有源区中的一个在第一行中延伸；以及
基于所述布局，制造所述集成电路的至少一个元件。
17.根据权利要求16所述的方法，其中，生成所述集成电路的布局还包括：
生成第三单元，其中，所述第三单元包括第三多个有源区和与所述第三多个有源区在平面图中重叠的第四多个有源区；
其中，所述第三多个有源区的数量与所述第一多个有源区的数量不同；
其中，所述第三多个有源区中的一个和所述第一多个有源区中的一个在与所述第一行不同的第二行中延伸。
18.根据权利要求17所述的方法，其中，所述第二单元和所述第三单元具有相同的单元高度。
19.根据权利要求17所述的方法，其中，所述第三多个有源区的数量和所述第四多个有源区的数量相同并且等于三。
20.根据权利要求16所述的方法，其中，生成所述集成电路的布局还包括：
生成所述第二单元高度的第三单元，其中，所述第三单元包括第三多个有源区和与所述第三多个有源区在平面图中重叠的第四多个有源区；
生成第三单元高度的第四单元，其中，所述第四单元包括第五多个有源区和与所述第五多个有源区在平面图中重叠的第六多个有源区；以及
将所述第四单元布置为邻接所述第二单元和所述第三单元；
其中，所述第四单元包括比所述第三单元所包括的更多数量的有源区，并且所述第三单元包括比所述第二单元所包括的更多数量的有源区。
CN202010291750.4A 2019-04-15 2020-04-14 集成电路和制造集成电路的方法 Active CN111834362B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962834141P 2019-04-15 2019-04-15
US62/834,141 2019-04-15
US16/837,970 2020-04-01
US16/837,970 US11107805B2 (en) 2019-04-15 2020-04-01 Integrated circuit

Publications (2)

Publication Number Publication Date
CN111834362A CN111834362A (zh) 2020-10-27
CN111834362B true CN111834362B (zh) 2024-05-14

Family

ID=72748130

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010291750.4A Active CN111834362B (zh) 2019-04-15 2020-04-14 集成电路和制造集成电路的方法

Country Status (3)

Country Link
US (2) US11107805B2 (zh)
CN (1) CN111834362B (zh)
TW (1) TWI730716B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10977417B2 (en) * 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, device, and method
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11107805B2 (en) * 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11195794B2 (en) * 2020-02-05 2021-12-07 Samsung Electronics Co., Ltd. Stacked integrated circuit devices including a routing wire
KR20220022357A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
US20220320084A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and manufacturing method thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818069A (en) * 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
KR101144443B1 (ko) * 2012-03-13 2012-05-10 권의필 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법
CN102714496A (zh) * 2010-01-20 2012-10-03 株式会社半导体能源研究所 半导体装置
CN104377196A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 标准单元布局、具有工程更改指令单元的半导体器件及方法
CN106910743A (zh) * 2017-04-05 2017-06-30 中国科学院上海微系统与信息技术研究所 三维非易失性存储器件及其制造方法
WO2017172309A1 (en) * 2016-03-31 2017-10-05 Xilinx, Inc. Single event upset (seu) mitigation for finfet technology using fin topology
CN108701716A (zh) * 2016-02-18 2018-10-23 国际商业机器公司 超密集垂直传输fet电路
WO2019040071A1 (en) * 2017-08-24 2019-02-28 Intel Corporation FORMATION OF SHARED GRID PATTERNS AND VERTICAL STACK FINFET TRANSISTORS
DE102018123548A1 (de) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierte schaltung und verfahren zur herstellung derselben

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3612313B2 (ja) 2002-08-14 2005-01-19 株式会社東芝 半導体集積回路装置
US9047433B2 (en) 2013-02-27 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Cell and macro placement on fin grid
US9111801B2 (en) * 2013-04-04 2015-08-18 Stmicroelectronics, Inc. Integrated circuit devices and fabrication techniques
TWI566365B (zh) 2014-07-07 2017-01-11 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
TWI656622B (zh) 2014-09-23 2019-04-11 聯華電子股份有限公司 積體電路佈局結構
KR102327143B1 (ko) 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
JP6104477B2 (ja) * 2015-04-06 2017-03-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体メモリ装置と、その製造方法
US9673145B2 (en) * 2015-05-07 2017-06-06 United Microelectronics Corp. Semiconductor integrated circuit layout structure
US10163880B2 (en) 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of fabricating the same
KR102633141B1 (ko) 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US10763280B2 (en) 2017-05-31 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid FinFET structure
US10970451B2 (en) * 2018-09-28 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit layout method, device, and system
US11107805B2 (en) * 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818069A (en) * 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
CN102714496A (zh) * 2010-01-20 2012-10-03 株式会社半导体能源研究所 半导体装置
KR101144443B1 (ko) * 2012-03-13 2012-05-10 권의필 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법
CN103311248A (zh) * 2012-03-13 2013-09-18 权义弼 包含多层存储单元的非易失性存储器及其制造方法
CN104377196A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 标准单元布局、具有工程更改指令单元的半导体器件及方法
CN108701716A (zh) * 2016-02-18 2018-10-23 国际商业机器公司 超密集垂直传输fet电路
WO2017172309A1 (en) * 2016-03-31 2017-10-05 Xilinx, Inc. Single event upset (seu) mitigation for finfet technology using fin topology
CN106910743A (zh) * 2017-04-05 2017-06-30 中国科学院上海微系统与信息技术研究所 三维非易失性存储器件及其制造方法
WO2019040071A1 (en) * 2017-08-24 2019-02-28 Intel Corporation FORMATION OF SHARED GRID PATTERNS AND VERTICAL STACK FINFET TRANSISTORS
DE102018123548A1 (de) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierte schaltung und verfahren zur herstellung derselben

Also Published As

Publication number Publication date
TWI730716B (zh) 2021-06-11
TW202105232A (zh) 2021-02-01
CN111834362A (zh) 2020-10-27
US11107805B2 (en) 2021-08-31
US11830869B2 (en) 2023-11-28
US20210384187A1 (en) 2021-12-09
US20200328201A1 (en) 2020-10-15

Similar Documents

Publication Publication Date Title
CN111834362B (zh) 集成电路和制造集成电路的方法
US11861282B2 (en) Integrated circuit fin structure manufacturing method
US11562953B2 (en) Cell having stacked pick-up region
US11983475B2 (en) Method for manufacturing a cell having pins and semiconductor device based on same
US20230111939A1 (en) Method of forming semiconductor device
TW202009599A (zh) 製造半導體元件的方法
US20230156995A1 (en) Four cpp wide memory cell with buried power grid, and method of fabricating same
US20230090614A1 (en) Footprint for multi-bit flip flop
US11664311B2 (en) Method and structure to reduce cell width in semiconductor device
US20240153942A1 (en) Multi-bit structure
US20240090190A1 (en) Semiconductor device including unilaterally extending gates and method of forming same
US11494542B2 (en) Semiconductor device, method of generating layout diagram and system for same
KR20200121739A (ko) 집적 회로
US20230268339A1 (en) Semiconductor cell and active area arrangement
US11637069B2 (en) Semiconductor device with V2V rail and methods of making same
US11935830B2 (en) Integrated circuit with frontside and backside conductive layers and exposed backside substrate
US20240186241A1 (en) Integrated circuit with frontside and backside conductive layers and exposed backside substrate
US20230067311A1 (en) Integrated circuits having stacked transistors and backside power nodes
US20240055499A1 (en) Power vias for backside power distribution network
US20230062400A1 (en) Semiconductor device, and method of forming same
US20240070364A1 (en) Circuit cells having power grid stubs
CN115036304A (zh) 集成电路器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant