KR101144443B1 - 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 및 그 제조 방법에 대한 것으로서, 보다 상세하게는, 앤티퓨즈와 다이오드 혹은 가변저항체와 다이오드를 포함하는 메모리 셀들이 추가적인 수평면적의 증가 없이도 상호연결되어 고집적 및 고속동작이 가능하고, 수직 공간을 보다 더 활용할 수 있도록 다층으로 적층된 구조로 이루어져 집적도를 대폭 증대시킬 수 있는 비휘발성 메모리와 그 제조방법에 관한 것이다.
본 발명에 따른 비휘발성 메모리는 반도체 기판 상에 반도체층이 적층되어 다층 구조의 반도체층을 형성하며, 상기 반도체 기판과 그 반도체 기판 상에 적층된 반도체층 사이와 상기 다층 구조로 적층된 반도체층 사이에는 층간 절연층이 형성되고, 상기 반도체 기판 상이나 각각의 상기 다층 구조의 반도체층 상에 서로 다른 단차를 가지는 제 1 단차 셀과 제 2 단차 셀이 형성되고, 상기 제 1 단차 셀과 제 2 단차 셀 각각은 전도층(제 1 전극)-가변저항체(중간층)-메탈층(제 2전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-가변저항체(중간층)-반도체층(제 2 전극)으로 적층된 구조체, 전도층(제 1 전극)-절연막(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-절연막(중간층)-반도체층(제 2 전극)으로 적층된 구조체 중 어느 하나로 구성되고, 상기 제 1 단차 셀은 단차가 높은 수평면을 기준으로 형성되며, 상기 제 2 단차 셀은 단차가 낮은 수평면을 기준으로 형성되는 것을 포함하여 메모리 셀이 다층 구조로 구성될 수 있는 것을 특징으로 한다.

Description

다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법{non-volatile memory including multi-layer memory cells and the manufacturing method thereof}
본 발명은 비휘발성 메모리 및 그 제조 방법에 대한 것으로서, 보다 상세하게는, 앤티퓨즈와 다이오드 혹은 가변저항체와 다이오드를 포함하는 메모리 셀들이 추가적인 수평면적의 증가 없이도 상호연결되어 고집적 및 고속동작이 가능하고, 수직 공간을 보다 더 활용할 수 있도록 다층으로 적층된 구조로 이루어져 집적도를 대폭 증대시킬 수 있는 비휘발성 메모리와 그 제조방법에 관한 것이다.
종래 기술인 한국등록특허 제0904771호는 3차원 집적회로 구조 및 제작 방법에 대한 것으로서, 복수의 디바이스를 갖는 단결정 반도체층과, 상기 단결정 반도체층의 위와 아래에 접한 단수 혹은 복수의 절연층과, 상기의 절연층 내에 배선과 연결선을 가지며, 상기 배선과 연결선은 상기 복수의 디바이스를 직간접적으로 연결하는 것을 특징으로 하는 3차원 IC 구조에 관한 것이다.
또한 종래 기술인 한국공개특허 제1997-0067848호는 워드라인의 정보를 액세스하는 액세스 트랜지스터(T)와, 액세스 트랜지스터(T)가 동작함에 따라 비트라인을 통해 저장된 정보를 저장하는 스토리지 노드 캐패시터(C)와, 스토리지 노드 캐패시터에 전하를 공급하는 차아지업 트랜지스터(P)로 구성되어, 스토리지 노드 캐패시터에 지속적인 전하를 공급할 수 있고, 이로써, 반도체 메모리 소자의 처리 속도를 향상시킬 수 있는 반도체 메모리 소자 및 그의 제조방법에 대한 것이다.
일반적으로 비휘발성 반도체 메모리는 전원이 공급이 되지 않아도 메모리 셀에 저장된 정보가 계속 유지되는 반도체 메모리이다.
본 발명에 관련된 비휘발성 메모리는 제 1 전극과 제 2 전극 사이의 중간층이 절연막이나 가변저항체인 구조를 포함하여 구성된 메모리 셀들을 포함한다.
상기 메모리 셀을 구성하는 중간층이 절연막인 경우에 절연막 사이의 양 전극, 즉 제 1 전극과 제 2 전극에 프로그램을 위한 고전압을 인가함으로써 브레이크다운(breakdown)을 유발시키면 저항성 경로가 생성되어 절연막은 절연 상태에서 도통 상태로 바뀐다. 상기 절연막은 앤티퓨즈 소자가 된다.
상기 절연막이 도통 상태이면 프로그램이 된 상태이며 데이터 '0'가 저장된 것으로, 절연 상태이면 프로그램이 안된 상태이며 데이터 '1'로 저장된 것으로 정의할 수 있다. 이와 반대로 도통 상태를 데이터 '0'이, 절연상태를 데이터 '1'이 저장된 것으로 정의할 수 있다.
상기 메모리 셀을 구성하는 중간층이 가변저항체인 경우에 가변저항체는 저항변화 물질이나 상전이 물질로 이용될 수 있다.
상기 메모리 셀을 구성하는 가변저항체가 저항변화 물질인 경우에 가변저항체 사이의 양 전극, 즉 제 1 전극과 제 2 전극에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 가변저항체의 저항이 낮은 상태가 되고 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 가변저항체의 저항이 높아진 상태가 된다. 따라서 상기 가변저항체의 저항이 낮은 상태이면 데이터 '1'가 저장된 것으로, 저항이 높은 상태이면 데이터 '0'로 저장된 것으로 정의할 수 있다. 이와 반대로 저항이 낮은 상태를 데이터 '0'이, 저항이 높은 상태를 데이터 '1'이 저장된 것으로 정의할 수 있다.
저항변화 물질은 페로브스카이트(perowvskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질을 이용하여 개발되고 있다.
저항변화 물질을 이용한 메모리는 재료에 따라 몇 가지 종류로 분류될 수 있다. 첫 번째는 초거대 자기저항 물질(Colossal Magnetoresistance-CMR), Pr1 - xCaxMnO3(PCMO) 등의 물질을 전극사이에 삽입하여 전기장에 의한 저항의 변화를 이용하는 경우이다. 두 번째는 Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다. 세 번째는 칼코게나이드(Chalcogenide) 물질로 PRAM(phase change RAM)처럼 높은 전류를 흘려 상변화를 시키지 않고 비정질 구조를 유지하면서 오보닉 스위치(Ovonic switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다. 네 번째는 SrTiO3,SrZrO3 등의 강유전체 물질에 크롬(Cr)이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이다. 마지막으로 GeSe같은 고체전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell)이 있다. 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이나 공정 방법이 보고되어지고 있다.
상기 메모리 셀을 구성하는 가변저항체가 상전이 물질인 경우에 상전이 물질의 저항이 낮은 상태이면 데이터 '1'가 저장된 것으로, 저항이 높은 상태이면 데이터 '0'로 저장된 것으로 정의할 수 있다. 이와 반대로 저항이 낮은 상태를 데이터 '1'이, 저항이 높은 상태를 데이터 '0'이 저장된 것으로 정의할 수 있다.
상기 상전이 물질은 일정 전류에 의해 상(phase)이 결정질 또는 비정질로 전이되는 물질로, 결정질 상태일 때는 낮은 저항 상태에 해당하고, 비정질 상태일 때는 높은 저항 상태에 해당한다.
메모리 셀은 행과 열로 배열되어 메모리 어레이를 구성하므로 메모리 셀이 선택적으로 액세스되도록 트랜지스터나 다이오드가 포함되어야 한다.
현재 메모리 장치에서 집적도를 높히기 위해 수평적인 구조에서 보다 많은 메모리 셀을 집적할 수 있도록 미세 가공 기술이 발전되고 있다.
그러나 상술한 종래 기술에 따른 수평적인 구조는 집적도에 대해 물리적 한계가 되는 미세가공 기술에 의존할 수 밖에 없는 실정이다.
따라서 종래의 수평적인 구조에서 탈피하여 용이하게 집적도를 높힐 수 있는 새로운 구조와 그 구조에 따른 새로운 제조방법이 필요하게 되었다.
본 발명은 앤티퓨즈와 다이오드 혹은 가변저항체와 다이오드를 포함하여 구성된 메모리 셀들을 집적하며, 집적도를 높이기 위해 메모리 셀들을 다층 구조로 적층하는 구조를 특징으로 하는 비휘발성 메모리와 그 제조 방법을 제공하는 데 있다.
또한 본 발명의 목적은 상기 메모리 셀들 사이를 상호연결하는 연결선의 저항을 줄이기 위해 추가적 면적 증대 없이도, 메모리 셀들 사이의 상호 연결 방식을 개선한 구조와 그 제조 방법을 제공하는 데 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리는 반도체 기판 상에 반도체층이 적층되어 다층 구조의 반도체층을 형성하며, 상기 반도체 기판과 그 반도체 기판 상에 적층된 반도체층 사이와 상기 다층 구조로 적층된 반도체층 사이에는 층간 절연층이 형성되고, 상기 반도체 기판 상이나 각각의 상기 다층 구조의 반도체층 상에 서로 다른 단차를 가지는 제 1 단차 셀과 제 2 단차 셀이 형성되고, 상기 제 1 단차 셀과 제 2 단차 셀 각각은 전도층(제 1 전극)-가변저항체(중간층)-메탈층(제 2전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-가변저항체(중간층)-반도체층(제 2 전극)으로 적층된 구조체, 전도층(제 1 전극)-절연막(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-절연막(중간층)-반도체층(제 2 전극)으로 적층된 구조체 중 어느 하나로 구성되고, 상기 제 1 단차 셀은 단차가 높은 수평면을 기준으로 형성되며, 상기 제 2 단차 셀은 단차가 낮은 수평면을 기준으로 형성되는 것을 포함하여 메모리 셀이 다층 구조로 구성되는 것을 특징으로 한다.
상기 중간층이 데이터 저장장소가 되며 절연막이나 가변저항체로 구성된다. 이하 간결한 설명을 위해 상기 중간층이 절연막인 구성은 A형, 상기 중간층이 가변저항체인 구성은 B형으로 지칭한다.
바람직하게는, 상기 제 1 단차 셀 및 제 2 단차 셀을 구성하는 반도체층은 저농도 확산 영역과 고농도 확산영역을 포함하여 복층 형태로 구성된다.
보다 바람직하게는, 상기 고농도 확산영역은 상기 저농도 확산 영역 하부에 복층으로 형성됨으로써, 고유저항이 저농도 확산 영역 보다 작은 고농도 확산 영역을 워드라인 또는 비트라인으로 사용할 수 있게 하여 추가적인 수평 면적 증가 없이도 동작 속도를 증대시킬 수 있다.
가장 바람직하게는, 상기 제 1 단차 셀은 반도체 기판 또는 반도체층의 표면을 기준으로 셀이 형성되고, 상기 제 2 단차 셀은 트렌치 바닥면을 기준으로 셀이 형성된다.
바람직하게는, 상기 제 1 단차 셀과 제 2 단차 셀 사이를 포함하는 영역에서 기생될 수 있는 트랜지스터의 생성을 억제하기 위해 상기 제 1 단차 셀과 제 2 단차 셀 사이의 측벽에 측벽 스페이서가 형성된다.
본 발명의 일 실시예에 의하면, 제 1 전극은 워드라인에 접속되고 반도체층의 저농도 확산영역 또는 고농도 확산영역은 비트라인에 접속되거나 혹은 제 1 전극은 비트라인에 접속되고 반도체층의 저농도 확산영역 또는 고농도 확산영역은 워드라인에 접속되며, 수평적으로 볼 때 워드라인과 비트라인이 교차하는 영역에 상기 제 1 단차 셀 또는 제 2 단차 셀이 생성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 비휘발성 메모리의 제조 방법은, 반도체 기판 상에 제 1 단차 셀 및 제 2 단차 셀을 형성하는 단계로서, 제 2 단차 셀이 형성될 자리에 대응하여 반도체 기판 내부로 트렌치를 일방향으로 형성하는 단계와 상기 트렌치 측벽에 측벽 스페이서를 형성하는 단계와 확산 영역이 자기 정렬로 형성되는 단계와 반도체 기판의 표면에 제 1 단차 셀을 형성하는 단계와 상기 트렌치의 바닥면에 제 2 단차 셀을 형성하는 단계와 상기 제 1 단차 셀과 제 2 단차 셀의 제 1 전극을 형성하는 단계를 포함하는 단계; 상기 제 1 단차 셀과 제 2 단차 셀이 형성된 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층 상에 반도체층을 적층하는 단계; 상기 반도체층 상에 제 1 단차 셀 및 제 2 단차 셀을 형성하는 단계로서, 제 2 단차 셀이 형성될 자리에 대응하여 반도체층 내부로 트렌치를 일방향으로 형성하는 단계와 상기 트렌치 측벽에 측벽 스페이서를 형성하는 단계와 확산 영역이 자기 정렬로 형성되는 단계와 반도체층의 표면에 제 1 단차 셀을 형성하는 단계와 상기 트렌치의 바닥면에 제 2 단차 셀을 형성하는 단계와 상기 제 1 단차 셀과 제 2 단차 셀의 제 1 전극을 형성하는 단계를 포함하는 단계;를 포함하여 이루어지고, 상기 제 1 단차 셀과 제 2 단차 셀 각각은 전도층(제 1 전극)-가변저항체(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-가변저항체(중간층)-반도체층(제 2 전극)으로 적층된 구조체, 전도층(제 1 전극)-절연막(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-절연막(중간층)-반도체층(제 2 전극)으로 적층된 구조체 중 어느 하나로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 단차 셀 및 제 2 단차 셀을 구성하는 반도체층은 저농도 확산 영역과 고농도 확산영역을 포함하여 복층 형태로 구성된다.
보다 바람직하게는, 반도체 기판 또는 반도체층과 상보적인 도펀트가 고농도로 도핑되어 고농도 확산 영역을 형성한 다음, 그 상부에 저농도로 도핑되어 저농도 확산 영역을 형성함으로써, 상기 고농도 확산영역은 상기 저농도 확산 영역 하부에 복층으로 형성되어, 추가적인 수평 면적 증가 없이도 동작 속도를 증대시킬 수 있는 것을 특징으로 한다.
가장 바람직하게는, 상기 제 1 단차 셀 및 제 2 단차 셀을 구성하는 절연막(중간층)을 메탈층(제 2 전극) 위에 열적으로 성장시키는 경우, 메탈층(제 2 전극) 위에 성장된 절연막의 두께나 특성이 반도체 표면에 성장한 절연막과 달라질 수 있으므로 절연막을 열적 성장시키기 전에 미리 메탈층(제 2 전극) 위에 다결정 실리콘층(미도시)을 증착 및 패터닝한 후, 절연막(중간층)을 열적 성장시킨다.
본 발명에 의하면, 다음과 같은 효과를 가진다.
본 발명은 개별의 반도체층에서 형성되는 메모리 셀들을 형성함에 있어서, 반도체층의 저농도 확산영역 하부에 반도체층의 고농도 확산영역을 추가 형성함으로써 추가적인 평면면적 증가 없이도 저항을 줄여 동작속도를 증대시키는 효과를 가진다.
본 발명은 메모리 셀과 이웃하는 메모리 셀 사이에 수직적으로 격리된 구조를 가지게 되어 메모리 셀과 메모리 셀 사이의 간격을 줄일 수 있고, 그 결과 수평면적이 상대적으로 작아져 고집적도를 달성할 수 있는 효과를 가진다.
본 발명은 반도체층을 다층으로 적층시키고 각 층에 메모리 셀들을 형성시킴으로써 종래 기술에서 수평 구조일 때 보다 다층 메모리 셀의 층수에 비례하여 현저하게 집적도를 높일 수 있는 효과를 가진다.
도 1은 종래 기술에 따른 앤티퓨즈 소자가 프로그램이 안된 상태의 단면도와 등가적인 회로를 보여주는 도면.
도 2는 종래 기술에 따른 앤티퓨즈 소자가 프로그램이 된 상태의 단면도와 등가적인 회로를 보여주는 도면.
도 3은 종래 기술에 따른 앤티퓨즈 소자가 프로그램이 안된 상태의 단면도와 등가적인 회로를 보여주는 도면.
도 4는 종래 기술에 따른 앤티퓨즈 소자가 프로그램이 된 상태의 단면도와 등가적인 회로를 보여주는 도면.
도 5a는 본 발명의 일 실시예에 따른 다층 메모리 어레이에 대한 입체도.
도 5b는 본 발명의 다른 실시예에 따른 다층 메모리 어레이에 대한 입체도.
도 5c는 본 발명의 일 실시예에 따른 다층 메모리 어레이에 대한 단면을
간단한 블록으로 나타낸 도면.
도 5d는 본 발명의 일 실시예에 따른 다층 메모리 어레이에서 최하층은 반도체 기판 상에서 로직 회로가 구현된 층으로 된 구성을 포함할 경우를 간단한 블록으로 나타낸 도면.
도 5e는 본 발명에 따른 단층 메모리 어레이에 대한 레이아웃 도면.
도 6은 본 발명에 따른 단층 메모리 어레이에 대한 A-A' 단면도.
도 7은 본 발명에 따른 단층 메모리 어레이에 대한 B-B' 단면도.
도 8은 본 발명에 따른 단층 메모리 어레이에 대한 C-C' 단면도.
도 9는 본 발명에 따른 단층 메모리 어레이에 대한 회로 도면.
도 10은 본 발명의 실시예에 따른 메모리 어레이에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 11은 본 발명에 따른 메모리 어레이에 데이터를 전달하기 위한 컬럼 디코더 일부 및 쓰기 회로 도면.
도 12는 본 발명에 따른 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 13은 본 발명에 따라 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 및 읽기 회로 도면.
도 14는 본 발명에 따른 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 15는 본 발명에 따른 전체적인 메모리 구성 도면.
도 16은 본 발명에 따른 메모리 어레이를 제조하기 위해 반도체 기판을 준비하는 것을 보여 주는 단면도.
도 17은 본 발명에 따른 메모리 어레이를 제조하기 위해 트렌치가 형성된 것을 보여 주는 단면도.
도 18은 본 발명에 따른 메모리 어레이를 제조하기 위해 측벽 스페이서가 형성된 것을 보여 주는 단면도.
도 19a는 본 발명에 따른 메모리 어레이를 제조하기 위해 고농도 확산영역에 이온 임플란트되는 것을 보여 주는 단면도.
도 19b는 본 발명에 따른 메모리 어레이를 제조하기 위해 저농도 확산영역에 이온 임플란트되는 것을 보여 주는 단면도.
도 20은 본 발명에 따른 메모리 어레이를 제조하기 위해 실리사이드가 형성된 것을 보여 주는 단면도.
도 21는 본 발명에 따른 메모리 어레이를 제조하기 위해 절연막이 형성된 것을 보여 주는 단면도.
도 22a은 본 발명에 따른 메모리 어레이를 제조하기 위해 메탈이 증착된 것을 보여 주는 단면도.
도 22b은 본 발명에 따른 다층 메모리 어레이를 제조하기 위해 층간 절연층이 증착된 것을 보여 주는 단면도.
도 22c은 본 발명에 따른 다층 메모리 어레이를 제조하기 위해 층간 절연층 상에 반도체층을 성장시켜 형성된 것을 보여 주는 단면도.
도 23은 본 발명에 따른 메모리 어레이를 제조하기 위해 실리사이드 형성 단계를 빼고 수행된 것을 보여 주는 단면도.
도 24는 종래 기술에 따른 메모리 셀의 단면도와 등가적인 회로를 보여주는 도면.
도 25는 본 발명에 따른 메모리 셀의 단면도와 등가적인 회로를 보여주는 도면.
이어지는 본 발명의 실시하기 위한 구체적인 내용은 사실상 본 발명의 단순한 예시에 해당하며 본 발명이나 본 발명의 적용 및 사용들을 제한하고자 의도된 것은 아니다. 또한, 앞에서 기재된 기술 분야, 배경기술, 발명의 목적 및 하기 상세한 설명에서 내포된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
이하 본 발명의 실시를 위해 구체적인 내용을 도면을 참조하여 자세히 설명한다.
본 발명은 벌크 실리콘 웨이퍼나 혹은 절연 층상의 실리콘의 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판를 포함하여 적용된다.
이하 앤티퓨즈로 쓰이는 산화막에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의하여 설명한다. 반대의 경우도 정의될 수 있으며 본 발명이 여기에 국한되는 것은 아니다.
이하 쓰기 및 읽기 회로 및 동작관련하여 비트라인로서 BL0, BL1으로, 글로벌 비트라인로서 GBL0, GBL1으로, 쓰기 데이터 입력신호로서 WD0, WD1으로, 읽기 데이터 출력신호로 RD0, RD1 등으로, 2 비트 데이터 버스로 줄여서 설명하는 것은 본 발명에 따른 일 실시예로 간단히 설명하기 위함이다. 따라서 본 발명이 여기에 국한되는 것은 아니다.
종래 기술에 따른 메모리 셀이 도 1 및 도 2에 도시되어 있다. 상기 메모리 셀은 전도층-절연막-메탈층-반도체층으로 적층된 구조체로 구성된다.
도 1은 메모리 셀에 대하여 프로그램이 안된 상태의 단면도와 등가적인 회로를 함께 도시한 것이다. 도 1에 도시된 바와 같이 얇은 절연막(335)이 도체로 형성된 제 1 전극(390)과 메탈로 형성된 제 2 전극(326) 사이에 적층이 되어 캐퍼시터(356)가 된다.
또한 도 1에 도시된 바와 같이 메탈로 형성된 제 2 전극(326)과 저농도의 P형 혹은 N형 도펀트로 도핑된 확산영역(316)의 접촉으로 인해 쇼트키(Schottky) 다이오드(366)가 된다.
도 2는 도 1에 대하여 상기 절연막(335)이 프로그램이 된 상태를 도시한 것이다. 도 2에 도시된 바와 같이 절연막(335)에 저항성 경로(373)가 생성되어 절연 상태에서 도통 상태로 바뀐다.
다른 종래 기술에 따른 메모리 셀이 도 3 및 도 4에 도시되어 있다. 상기 메모리 셀은 메탈층(제 1 전극)-절연막(중간층)-반도체층(제 2 전극)으로 적층된 구조체로 구성된다.
도 3은 메모리 셀에 대하여 프로그램이 안된 상태의 단면도와 등가적인 회로를 함께 도시한 것이다. 도 3에 도시된 바와 같이 얇은 절연막(331)이 메탈로 된 제 1 전극(391)과 저농도로 도핑된 반도체로 된 제 2 전극(311) 사이에 적층되어 구성된다. 즉 전기적으로 캐퍼시터(378)가 된다.
도 4는 도 3에 대하여 상기 절연막(331)이 프로그램이 된 상태의 단면도와 등가적인 회로를 함께 도시한 것이다.
도 4에 도시된 바와 같이 절연막(331)에 저항성 경로(371)가 생성되어 절연 상태에서 도통 상태로 바뀐다. 따라서 제 1 전극(391)과 제 2 전극(311)이 메탈과 반도체 접촉 구조되므로 쇼트키(Schottky) 다이오드(372)로 전환된다.
상기 메모리 셀(350)을 프로그램하는 데 있어서, 절연막인 앤티퓨즈에 브레이크다운(breakdown)이 유발되어 저항성 경로가 생성되도록 앤티퓨즈 사이에 충분한 고전압이 인가된다. 상기 고전압을 VAF 전압으로 정의하여 설명한다. 이하 상기 절연막이 산화막으로 형성된 것을 일 실시예로 한다.
VCC 전압은 통상적으로 게이트 산화막에 걸리는 전계가 약 5 MV/cm 정도가 되도록 하며 게이트 산화막에 게이트 브레이크다운(gate breakdown)을 유발시키는 필요한 전계는 약 20 MV/cm 정도가 되도록 하는 것이 바람직하다.
예를 들어 게이트 길이가 130 nm를 갖는 공정에서 게이트 산화막의 두께가 2.3 nm이면 VCC 전압은 1.2V 정도, 게이트 브레이크다운(gate breakdown)이 유발될 수 있는 VAF 전압은 5V 정도로 하는 것이 바람직하다.
따라서 상기 예를 적용하면 프로그램을 위한 VPP 전압은 5.3V 정도로 하는 것이 바람직하다.
본 발명의 실시예에 따른 다층 메모리 어레이(240)에 대한 입체 도면은 도 5a 및 도 5b에 도시된 바와 같다.
도 5a 및 도 5b에 도시된 바와 같이 각층 메모리 어레이(140)가 층간 절연층(333)을 사이에 두고 수직으로 적층되어 다층 구조를 이루고 있다.
도 5a 및 도 5b에 도시된 다층 메모리 어레이의 일부를 살펴보면, 아래에 위치한 단층 메모리 어레이(510) 상에 층간 절연층(333)이 적층되어 있고 상기 층간 절연층(333) 상에 단층 메모리 어레이(512)가 적층된 것으로 도시되어 있다.
도 5a에 도시된 바와 같이 각 메모리 에레이(140)는 각 반도체층(515) 상에 메모리 셀들이 형성되어있다.
아래에 위치한 메모리 어레이(510)를 살펴보면, X 방향으로 워드라인들이 달리고 Y 방향으로 비트라인들이 달린다. 워드라인들과 비트라인이 교차하는 영역들에는 메모리 셀들(386,387)이 형성된다.
이해를 돕기 위해 메모리 셀이 형성된 부분이 점선으로 된 사각형 모양(386,387)으로 도시되어 있다.
도 5a 도시된 바와 같이 점선으로 표시한 사각형(386,387)에는 전도층(390,제 1전극)-절연막(335, 중간층)-메탈층(326, 제 2 전극)-반도체층(316,317, 저농도 확산영역)으로 적층된 구조체로 되어 있다.
그 외 중간층이 가변저항체인 경우로는 전도층(390,제 1전극)-가변저항체(중간층)-메탈층(326, 제 2 전극)-반도체층(316,317, 저농도 확산영역)으로 적층된 구조체로 하여 구성될 수 있다.
도 5a에서 도시된 바와 같이 상기 메모리 셀들에서 반도체층의 저농도 확산영역(316,317) 및 고농도 확산영역(346,347)이 복층 형태로 형성되어 있다. 그 이유는 상기 저농도 확산영역이 저농도의 도펀트가 도핑된 것이므로 고유저항이 크기 때문에 상기 저농도 확산영역(316,317)을 비트라인으로 사용하기에는 저항이 크게 되므로 고속동작에 불리하다. 이를 개선하기 위해 통상적인 방법으로는 별도의 컨택(contact)과 메탈로 된 연결선을 추가로 형성시켜 비트라인으로 사용하는 방법이 있었다. 그러나, 상기 연결선 추가에 따른 수직 및 수평 공간이 추가적으로 요구되어 수평면적이 커지므로 집적도가 떨어지는 문제가 발생한다.
본 발명자는 상기 문제점의 다른 해결방법으로서 본 발명에서 고농도 확산영역(346,347)의 고유저항이 저농도 확산영역(316,317)보다 작으므로 고농도 확산영역(346,347)을 상기 저농도 확산영역 아래에 인접하여 복층 형태가 되도록 메모리 셀들을 구성하였다. 이렇게 되면 연결선 추가에 따른 추가적인 수평면적 증가 없이도 비트라인의 저항이 줄어들어 고속동작에 유리한 메모리 셀을 제조할 수 있다.
상기 메모리 셀들은 서로 다른 2 종류로 형성되어 있는 데, 단차가 높은 것은 제 1 단차 셀(386)이 되며, 단차가 낮은 것은 제 2 단차 셀(387)이 된다.
본 발명의 다른 실시예에 따른 다층 메모리 어레이(240)에 대한 입체 도면은 도 5b에 도시된 바와 같다.
도 5b는 도 5a와 대부분 유사하며 다만, 메모리 셀을 구성하는 구조체에서 차이가 있다.
그 차이를 구체적으로 살펴보면, 도 5b에서의 메모리 셀 구성은 메탈층(390,제 1전극)-절연막(335, 중간층)-반도체층(316,317, 저농도 확산영역,제 2 전극)으로 적층된 구조체로 되어 있다.
그 외 중간층이 가변저항체인 경우로는 메탈층(390,제 1 전극)-가변저항체(중간층)-반도체층(316,317, 저농도 확산영역, 제 2 전극)으로 적층된 구조체로 될 수 있다.
도 5a와 도 5b에 대한 설명은 후술될 내용에서 보다 상세하게 다루어 질 것이다.
본 발명의 실시예에 따른 다층 메모리 어레이(245)에 대한 단면을 간단한 블록으로 나타낸 도면이 도 5c 및 도 5d에 도시된다.
도 5c에 도시된 바와 같이 본 발명의 일 실시예에 따른 다층 메모리 어레이(245)에서 단층 메모리 어레이(140)가 반복하여 수직으로 적층된 구조이다.
도 5d는 다층 메모리 어레이(245) 중에서 가장 아래에 있는 층(940)은 반도체 기판 상에서 메모리 에레이가 아닌 다른 회로가 구현된 층으로 구성될 수 있음을 감안하여 간단한 블록으로 나타내었다. 예를 들어 상기 메모리 에레이가 아닌 다른 회로로서 상기 다층 메모리 에레이(245)를 구동하기 위한 주변회로로 구현함으로써 집적도를 높일 수 있을 뿐만 아니라 고속 동작을 꾀할 수 있다.
도 5a에 도시된 다층 메모리 어레이 중에서 아래에 위치한 단층 메모리 어레이(510)에 대한 레이아웃 도면은 도 5e에 도시된 바와 같다. 상기 레이아웃 도면은 도 5a에서 X 방향 및 Y 방향이 만드는 평면을 기준으로 한 것이다.
도 5e은 단층 메모리 어레이의 일 부분을 도시한 것으로 메모리 셀이 행과 열로 배열되어 행렬 구조로 되어 있다.
본 발명은 복수 개의 메모리 셀을 포함하는 다층 메모리 어레이를 구성하고 메모리 어레이를 구동하기 위한 주변 회로와 동작 방법을 제공한다.
앞에서 상술한 바와 같이 상기 메모리 셀의 다이오드에 대해 워드라인-비트라인이 순방향으로 접속된 방법을 본 발명의 일 실시예로 한다.
전술한 메모리 셀에 대해 워드라인과 비트라인을 접속하는 방법으로서 2가지가 있을 수 있다. 즉 상기 메모리 셀에서 이미 형성된 다이오드나 형성될 다이오드에 대해 워드라인-비트라인이 순방향으로 접속되는 방법과 역방향으로 접속되는 방법이다.
상기 메모리 셀은 중간층이 절연 상태에서 도통 상태가 되면 다이오드 연결로 전환되는 구조로서 양 전극이 워드라인과 비트라인과 각각 접속되는 구조이므로 상기 접속방법에서 상기 워드라인-비트라인이 순방향으로 접속된 방법을 기준으로 본 발명을 상술하면 워드라인-비트라인이 역방향으로 접속된 방법은 순방향과 보상적인 관계이므로 용이하게 변경이 가능하다.
도 5e에 도시된 바와 같이 X 방향으로 워드라인(WL0,WL1,WL2)이 달리고 Y 방향으로 비트라인(BL0,BL1,BL2,BL3)이 달린다. 상기 워드라인과 비트라인이 교차하는 영역(410,420,430,440,412,422,432,442,414,424,434,444)에 메모리 셀들이 형성되어 있다.
본 발명에 따라 비트라인과 이웃하는 비트라인이 수직적인 간격을 가지므로 평면에서 바라볼 때 종래의 수평적인 간격 없이 인접되어 있다. 따라서 메모리 셀들이 수평적인 간격 없이 인접하게 되므로 집적도가 높아진다.
본 발명에 따른 메모리 어레이(140)의 A-A' 단면도는 도 6에 도시된 바와 같다. 도 6은 도 5e에서 워드라인(WL2)이 달리는 방향으로 절단하여 도시한 단면도이다.
이것은 도 5a에서 단층 메모리 어레이(510)를 X 방향 및 Z 방향이 만드는 평면을 기준으로 워드라인(WL2)이 달리는 방향으로 절단하여 도시한 단면도와 같다.
도 6에 도시된 바와 같이 반도체층(515)은 P형 혹은 N형이 될 수 있는 데 본 발명의 실시예서는 P형으로 하며 바디전극(VSB)에 접속되어 있다.
메모리 셀들(386,387)이 서로 다른 단차를 가지는 2 종류의 단차 셀(386,387)로 이루어져 있다.
도 6에서 도시된 바와 같이 단차가 낮은 셀(387)이 형성될 자리에 트렌치가 반도체층(515)에서 일정한 간격을 두고 반복하여 형성되어 단차가 다른 저농도 확산영역(316,317)을 포함하는 메모리 셀을 제공할 수 있도록 되어 있다.
상기 저농도 확산영역(316,317)은 반도체층(515)과 상보적인 N형 도펀트가 저농도로 도핑되어 있고 그 위에 실리사이드나 혹은 메탈로 적층된 제 2 전극(326,327)과의 접촉구조로 쇼트키(Schottky) 다이오드가 된다.
도 6에 도시된 바와 같이 상기 저농도 확산영역(316,317) 및 고농도 확산영역(346,347)이 복층 형태로 형성되어 있다. 이는 앞에서 상술된 바 있다.
도 6에 도시된 바와 같이 상기 제 2 전극(326,327) 위에 절연막으로서 산화막이 증착되어 있고, 그 산화막 위에 다결정 실리콘이나 메탈이 적층된 제 1 전극(390)이 형성되어 있다. 상기 제 1 전극(390)은 WL2에 접속되어 있다.
도 6에서 제 1 단차 셀(386)과 제 2 단차 셀(387)이 되는 부분이 점선으로 따로 도시되어 있다. 상기 고농도 확산영역(346)은 각각 BL0와 BL2에 접속되어 있다. 또한 상기 고농도 확산영역(347)은 각각 BL1과 BL3에 접속되어 있다.
도 5e에 도시된 바와 같이 워드라인(WL2)과 비트라인들(BL0,BL1,BL2,BL3)이 서로 교차하는 영역(414,424,434,444)에 형성된 메모리 셀들이 도 6의 단면도에 도시되어 있다.
도 5e에서 WL2와 BL0, BL2가 교차하는 영역(414,434)에는 도 6에 도시된 바와 같이 제 1 단차 셀들(386)이 확산영역(316)을 포함하여 반도체층(515)의 표면을 기준으로 형성되어 있다.
또한 도 5e에서 WL2와 BL1, BL3가 교차하는 영역(424,444)에는 도 6에 도시된 바와 같이 제 2 단차 셀들(387)이 확산영역(317)을 포함하여 트렌치의 바닥면을 기준으로 형성되어 있다.
즉 본 발명의 일 실시예에 따른 제 1 단차 셀(386)은 반도체층(515)의 표면을 기준으로 셀이 형성되고, 제 2 단차 셀(387)은 트렌치 바닥면을 기준으로 셀이 형성된다.
도 6에 도시된 바와 같이 상기 제 1 단차 셀(386)은 전도층(390,제 1 전극)-절연막(335,중간층)-메탈층(326, 제 2 전극)-반도체층(316,346) 구조체로 수직으로 적층된 메모리 셀이다.
마찬가지로, 도 6에 도시된 바와 같이 상기 제 2 단차 셀(387)은 전도층(390)-절연막(335)-메탈층(326)-반도체층(317,347) 구조체로 수직으로 적층된 메모리 셀이다.
상기 제 1 단차 셀 및 제 2 단차 셀을 이루는 반도체층(316,317,346,347)에서 바디를 이루는 반도체층(515)과 상보적인 도펀트가 저농도로 도핑된 저농도 확산영역(316,317)이 포함되고 저농도 확산영역(316,317)과 유사한 도펀트가 고농도로 도핑된 고농도 확산영역(346,347)이 저농도 확산영역(316,317) 아래에 저농도 확산영역과 복층 형태로 형성되어 있다.
그 이유는 반도체층의 저농도 확산영역(316,317)은 메탈층(326,327)과 접합되어 쇼트키(Schottky) 다이오드를 이루기 위함이고, 저농도 확산영역(316,317)은 고유저항이 커서 워드라인 또는 비트라인으로 사용되면 동작 속도가 느려진다. 이를 개선하기 위해 저농도 확산영역 하부에 고농도 확산영역(346,347)을 복층으로 형성시키게 되면 고농도 영역은 고유저항이 저농도 확산영역보다 작으므로 추가적인 평면 면적 증가 없이도 저농도 확산영역의 저항효과를 줄일 수 있다.
구체적으로 살펴보면, 도 6에 도시된 바와 같이 제 1 전극(390)과 반도체층(515) 사이에 놓인 절연막(335)에 의한 간섭을 방지하고 제 1 단차 셀(386)과 제 2 단차 셀(387)의 사이를 포함하는 영역에서 기생될 수 있는 트랜지스터의 생성을 억제하기 위해 제 1 단차 셀(386)과 제 2 단차 셀(387) 사이의 측벽에 측벽 스페이서(325)가 형성되어 있다. 그 이유는 상기 절연막(335)이 제 1 전극(390)과 반도체층(515) 사이에 놓여 프로그램 동작시 저항성 경로가 생성되어 누설 전류를 야기시킬 수 있기 때문이다. 상기 절연막이 가변저항체일 경우에도 제 1 전극(390)과 반도체층(515) 사이에 놓여 누설 전류를 야기시킬 수 있다.
또한 제 1 전극(390)이 게이트가 되고 절연막(335)이 게이트 산화막이 되고 확산영역(316,317)이 소스 영역 및 드레인 영역이 되어 MOS 트랜지스터로 작용할 수 있기 때문이다.
본 발명의 일 실시예에 따른 메모리 어레이(140)의 B-B' 단면도는 도 7에 도시된 바와 같다.
도 7은 도 5e에서 비트라인(BL2)이 달리는 방향으로 절단하여 도시한 단면도이다.
이것은 도 5a에서 단층 메모리 어레이(510)를 Y 방향 및 Z 방향이 만드는 평면을 기준으로 절단하여 비트라인(BL2)이 달리는 방향으로 도시한 단면도와 같다.
도 7에 도시된 바와 같이 트렌치 형성이 없는 부분으로 반도체층(515)의 표면을 기준으로 형성된 제 1 단차 셀(386)만 존재한다. 상기 제 1 단차 셀(386)이 되는 부분이 점선으로 따로 도 7에 도시되어 있다.
도 5e에 도시된 바와 같이 비트라인(BL2)과 워드라인들(WL0,WL1,WL2)이 교차하는 영역(430,432,434)에 형성된 메모리 셀들이 도 7의 단면도에 도시되어 있다.
상기 교차하는 영역에는 도 7에 도시된 바와 같이 제 1 단차 셀들(386)이 반도체층의 저농도 확산영역(316) 및 고농도 확산영역(346)을 포함하여 제 2 단차 셀보다 높은 단차, 즉 반도체층(515)의 표면을 기준으로 형성되어 있다.
제 2 전극(326)은 상기 제 1 단차 셀들(386)에 형성되어 있고 상기 제 2 전극(326) 사이의 수평적인 공간은 절연층(336)으로 충진되어 있다.
본 발명의 일 실시예에 따른 메모리 어레이(140)의 C-C' 단면도는 도 8에 도시된 바와 같다.
도 8은 도 5e에서 비트라인(BL3)이 달리는 방향으로 절단하여 도시한 단면도이다.
이것은 도 5a에서 단층 메모리 어레이(510)를 Y 방향 및 Z 방향이 만드는 평면을 기준으로 절단하여 비트라인(BL3)이 달리는 방향으로 도시한 단면도와 같다.
도 8에 도시된 바와 같이 트렌치가 형성된 부분으로 트렌치의 바닥면을 기준으로 형성된 제 2 단차 셀(387)만 존재한다. 상기 제 2 단차 셀(387)이 되는 부분이 점선으로 따로 도 8에 도시되어 있다.
도 5e에 도시된 바와 같이 비트라인(BL3)과 워드라인들(WL0,WL1,WL2)이 교차하는 영역(440,442,444)에 형성된 메모리 셀들이 도 8에 도시되어 있다. 상기 교차하는 영역에는 도 8에 도시된 바와 같이 제 2 단차 셀들(387)이 저농도 반도체층(317) 및 고농도 확산영역(347)을 포함하여 제 1 단차 셀보다 낮은 단차, 즉 반도체층(515)의 표면 보다 낮은 단차를 갖게 위해 트렌치의 바닥면을 기준으로 형성되어 있다.
제 2 전극(327)은 상기 제 2 단차 셀들(387)에 형성되어 있고 상기 제 2 전극(327) 사이의 수평적인 공간은 절연층(337)으로 충진되어 있다.
본 발명의 일 실시예에 따른 상기 메모리 어레이(140)를 회로로 나타내면 도 9에 도시된 바와 같다. 여기에서 이해를 돕기 위해 메모리 셀들은 앤티퓨즈와 다이오드를 포함하는 것을 의미하는 임의적인 심볼로 표시되어 있다.
앞에서 상술한 바와 같이 워드라인과 비트라인이 교차하는 영역에 메모리 셀(350)이 형성된다.
도 9에 도시된 바와 같이 메모리 어레이(140)는 복수 개의 메모리 셀(350)이 행렬 구조로 배열되어 집적되어 있다.
도 9에 도시된 바와 같이 상기 메모리 셀의 비트라인은 다른 메모리 셀의 비트라인과 접속되고 열로 나열되어 비트라인 버스(BL0,BL1,BL2,…)를 이룬다.
상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.
도 9에 도시된 바와 같이 상기 메모리 셀의 각각의 워드라인은 다른 메모리 셀의 워드라인과 접속되고 행으로 나열되어 워드라인 버스(WL0,WL1,WL2,WL3,WL4,…)를 이룬다. 상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다.
상기 메모리 셀(350)의 바디는 P형 혹은 N형 반도체층로서 다른 메모리 셀(350)과 같이 공유하며 공통으로 바디전극(VSB)에 접속되어 있다.
본 발명의 일 실시예에 따른 메모리 어레이(140)에서 워드라인과 비트라인에 의해 선택된 메모리 셀을 구성하고 있는 앤티퓨즈를 프로그램하여 데이터가 저장된다. 로우 디코더(row decoder)에 의해 선택된 워드라인 내에서 컬럼 디코더(column decoder)에 의해 선택된 비트라인의 전기적인 상태에 따라 프로그램된다.
본 발명에 따른 일 실시예에 따르면 메모리 어레이에서 메모리 셀(350)의 산화막인 앤티퓨즈에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의한다.
따라서 초기에는 모두 데이터가 '1'로 저장된 상태이다. 데이터 '0'을 저장하기 위해서 선택된 메모리 셀(350)의 산화막인 앤티퓨즈에 저항성 경로를 생성시켜야 한다. 반대로 데이터 '1'을 저장하기 위해서는 워드라인과 비트라인에 의해 선택되더라도 해당하는 메모리 셀(350)의 산화막인 앤티퓨즈에 저항성 경로가 생성되지 않도록 해야 한다, 즉 프로그램 방지되어야 한다. 이를 위해 선택된 비트라인이 VPP 전압으로 인가되거나 플로팅 상태(floating state)가 되게 한다.
본 발명에 따른 일 실시예에 따라 프로그램 동작할 때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압으로 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 미리 프리차지(pre-charge) 상태에서 플로팅 상태로 전환되도록 하는 것이 바람직하다.
도 10에 도시된 바와 같이 메모리 어레이(550)에서 프로그램 동작이 수행되는 것을 일 실시예로 설명한다.
도 10은 도 9에서 프로그램이 된 이후를 등가적인 회로로 나타낸 것으로 메모리 셀의 구성이 앤티퓨즈와 다이오드가 직렬구조인 것으로 가정한다. 따라서 앤티퓨즈가 절연 상태이면 캐퍼시터, 도통 상태이면 저항으로 도시되어 있다.
도 10에 도시된 바와 같이 워드라인인 WL1과 비트라인인 BL0 및 BL1이 선택되는 것을 일 실시예로 하며 이해를 돕기 위해 굵은 선으로 도시되어 있다.
상기 WL1과 BL0에 선택된 메모리 셀(412)에 데이터 '0'를 저장하고 WL1과 BL1에 의해 선택된 메모리 셀(422)에 데이터 '1'을 저장하는 것을 예시로 한다.
프로그램 동작에서 선택되지 않은 워드라인들은 미리 0V 전압으로 프리차지(pre-charge)된 플로팅 상태가 되고 WL1은 선택되어서 0V 전압에서 VPP 전압으로 상승된다. 그리고 VSB는 0V 전압이나 플로팅 상태(floating state)가 된다.
선택되지 않은 비트라인들(BL2,BL3,…)은 메모리 셀의 다이오드에 순방향 전압이 걸리지 않도록 VPP 전압이거나 플로팅 상태(floating state)가 된다.
여기에서 BL0을 통해 데이터 '0', BL1을 통해 데이터 '1'의 저장이 이루어져야 하므로 BL0는 데이터 '0'을 저장하기 위해 0V 전압으로 인가되며, BL1은 데이터 '1'을 저장하기 위해 VPP 전압으로 인가되거나 플로팅 상태(floating state)가 된다.
선택된 워드라인인 WL1이 VPP 전압으로 BL0은 OV 전압으로 인가된다. 도 10에 도시된 것과 같이 WL1과 BL0에 의해 선택된 메모리 셀(412)의 양단에 VPP 전압이 걸려 메모리 셀의 다이오드가 도통 상태로 된다.
그러므로 메모리 셀(412)의 제 2 전극(326)이 다이오드 문턱 전압이 되는 데, 예를 들어 0.2V 내지 0.3V 전압이 될 수 있다.
결국 상기 메모리 셀(412)의 제 1 전극(390)과 제 2 전극(326) 사이에 VPP 전압에서 다이오드 문턱 전압을 뺀 전압으로 고전압이 걸리게 되는 데, 앞에서 VPP 전압과 관련하여 상술된 예를 따르면 VPP 전압이 5.3V 정도이므로 VAF 전압인 5V 정도가 걸리게 되는 셈이다.
따라서 그 사이에 있는 산화막인 앤티퓨즈에 브레이크다운(breakdown)이 유발되어 저항성 경로가 생성된다. 즉 데이터 '0'으로 프로그램이 된 것이다.
반면에 WL1과 BL1에 의해 선택된 셀(422)은 WL1과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 상기 메모리 셀(422)의 다이오드가 도통 상태가 되더라도 상기 메모리 셀(422)의 제 2 전극(327)이 BL1과 유사하게 플로팅 상태(floating state)가 된다.
따라서 상기 메모리 셀(422)에서 제 1 전극(390)에 접속된 WL1이 VPP 전압으로 인가된 상태이더라도 제 1 전극(390)과 제 2 전극(327) 사이에 고전압으로 인가된 것이 아니며, 그 사이에 있는 산화막인 앤티퓨즈에 브레이크다운(breakdown)이 유발될 수 없어 저항성 경로가 생성되지 않는다. 즉 프로그램이 방지된 것이다. 다시 말해서 초기 저장상태을 유지하게 되므로 데이터 '1'이 저장된 것이다.
상기 선택된 비트라인 BL0, BL1은 컬럼 디코더(column decoder)와 쓰기 회로가 포함되어 프로그램 동작에 필요한 데이터가 입력되는 경로가 된다. 도 11에 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.
도 11에서 도시된 바와 같이 컬럼 디코더(160)에서 BL0, BL1과 GBL0, GBL1은 컬럼 디코딩으로 선택되어 제어되는 트랜스미션 게이트(transmission gate,750,756)를 통하여 BL0, BL1 및 GBL0, GBL1이 선택된 경우로 하여 본 발명에 따른 일 실시예로 한다.
따라서 도 11에 도시된 바와 같이 컬럼 디코더(160)에서 선택된 트랜스미션 게이트(750,756)의 채널이 도통 상태가 되기 위한 조건으로 트랜스미션 게이트(750,756)의 게이트에 VCC 및 0V 전압으로 인가된 것으로 간략하게 도시되어 있다. 상기 컬럼 디코더(160)에 상기 BL0, BL1을 VPP 전압으로 프리차지(pre-charge)하기 위한 트랜지스터들(740,746)이 있으며 WPB 신호를 받아 제어된다.
상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 된다.
도 11에 도시된 바와 같이 WD0, WD1이 쓰기 데이터 입력신호로서 인버터(710,716)를 거쳐서 풀다운(pull-down) 트랜지스터(720,726) 및 패스(pass) 트랜지스터들(730,736)을 통하여 GBL0, GBL1이 각각 프로그램이 되기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 할 수 있다.
상기 메모리 어레이를 프로그램하는 일 실시예에 따라 연계하여 설명하면 BL0을 통하여 데이터 '0', 그리고 BL1을 통하여 데이터 '1'로 저장된 것이다.
따라서 WD0가 데이터 입력 신호로 로직 레벨 '0'이 되며 WD1이 데이터 입력 신호로 로직 레벨 '1'이 된다.
본 발명에 따라 상기 BL0 혹은 BL1이 프로그램 방지가 되는 경우가 필요하므로 플로팅 상태(floating state)가 VPP 전압에서 전환되는 것이 바람직하다.
따라서 상기 GBL0, GBL1은 VPP 전압으로 프리차지(pre-charge)가 되어야 하므로 프로그램 모드에서 쓰기 사이클 동안에 워드라인 WL1이 선택되기 전에 WPB가 로직 레벨 '0'가 된다.
이와 관련하여 도 12에 쓰기 사이클 타이밍(570)이 도시되어 있다. 상기 WD0가 로직 레벨 '0' 이므로 인버터(710)를 거쳐 풀다운(pull-down) 트랜지스터(720)의 드레인(770)이 0V 전압으로 되고 상기 WD1이 로직 레벌 '1'이 되므로 인버터(716)를 거쳐 풀다운(pull-down) 트랜지스터(726)의 드레인(776)은 플로팅 상태(floating state)로 된다.
이어서 도 12에 도시된 바와 같이 WPB가 로직 레벨 '1'이 되므로 도 11에서는 레벨 쉬프터(749)를 거쳐서 비트라인 프리차지 트랜지스터(740,746)의 게이트(742)가 VPP 전압이 되어 BL0, BL1이 프리차지(pre-charge)가 끝난다.
이어서 곧 바로 WE가 로직 레벨 '1'이 된다. 이로써 패스(pass) 트랜지스터(730,736)의 채널이 도통 상태가 되어 GBL0 및 BL0가 0V 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 된다.
도 12에 도시된 바와 같이 WL1이 선택되어 VPP 전압으로 인가되고 BL0가 0V 전압으로 인가되면 메모리 셀(412)의 다이오드가 도통 상태가 된다.
따라서 메모리 셀(412)의 제 2 전극(326)이 다이오드 문턱 전압 0.2V 내지 0.3V 전압으로 되어 제 1 전극(390)과 제 2 전극(326) 사이의 산화막인 앤티퓨즈에 고전압이 걸리게 되므로 브레이크다운(breakdown)이 유발되어 저항성 경로가 생성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다. 그리고 메모리 셀(422)의 다이오드가 BL1과 연결되어 서로 전하가 이동하더라도 플로팅 상태(floating state)로 남아, 제 1 전극(390)과 제 2 전극(327) 사이의 산화막인 앤티퓨즈에 브레이크다운(breakdown)이 유발되지 않아 프로그램이 방지되어 데이터 '1'로 저장된다.
이어서 도 12에 도시된 바와 같이 WL1가 VCC 전압으로 되고 이어서 WE가 로직 레벨 '0'으로 되고 WPB가 로직 레벨 '0'으로 되면서 레벨 쉬프터(749)를 거쳐 비트라인 프리차지 트랜지스터(740,746)가 도통 상태가 되어 BL0,BL1이 다시 VPP 전압으로 프리차지(pre-charge)된다. 이로써 쓰기 싸이클 동작이 마무리 된다.
프로그램이 잘 되었는지 쓰기 싸이클 동작에 이어서 읽기 싸이클을 작동하여 검증할 수 있다. 쓰기 및 읽기를 반복하여 프로그램을 확실히 할 수 있고 반복 횟수를 제한하여 불량처리 할 수 있다.
메모리 셀에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 워드라인에 의해 선택된 메모리 셀의 저장상태가 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.
도 10에 도시된 바와 같이 메모리 어레이(550)에서 읽기 동작을 수행하는 것을 일 실시예로 들어 설명한다.
또한 예를 들어 메모리 셀(412)의 제 1 전극(390)과 제 2 전극(326) 사이의 산화막인 앤티퓨즈에 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 메모리 셀(422)의 제 1 전극(390)과 제 2 전극(327) 사이의 산화막인 앤티퓨즈에 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다.
이해를 돕기 위해 데이터 '0'이 저장된 경우로서, 도 10에 도시된 바와 같이 저항성 경로(373)로 나타낸 등가적인 회로가 도시되어 있다.
도 10에 도시된 바와 같이 데이터 '0'가 저장된 메모리 셀(412)의 제 1 전극(390)과 제 2 전극(326) 사이에 저항성 경로(373)가 저항 소자로 도시되어 연결되어 있다. 이는 후술 될 읽기 동작에서 저장된 데이터가 '0'으로 판별되는 근거가 된다.
도 10에 도시된 바와 같이 WL1, BL0, 그리고 BL1이 선택된다.
그리고 본 발명에 따른 일 실시예 따라 선택되지 않은 비트라인들(BL2,BL3,…)은 VCC 전압으로 인가되거나 미리 0V 전압으로 프리차지(pre-charge)된 플로팅 상태가 된다.
또한 본 발명에 따른 일 실시예에 따라 VSB와 선택되지 않은 워드라인들(WL0,WL2,WL3,…)은 0V 전압으로 인가된다.
본 발명에 따라 상기 WL1이 선택되어 VCC 전압이 되기 전에 BL0, BL1이 미리 0V 전압으로 프리차지(pre-charge)가 되어야 한다. 상기 WL1이 선택이 되면 VCC 전압이 되어 WL1이 BL0와 접속된 다이오드와 저항성 경로(373)를 통하여 도통 상태가 된다. 그러므로 BL0가 WL1에 인가된 VCC 전압보다 다이오드 문턱 전압만큼 줄어든 전압이 된다.
또한 상기 WL1이 VCC 전압이 되면 BL1과 접속된 다이오드가 메모리 셀(422)의 제 2 전극(327)과 직렬 연결되어 있어 커플받아 상승하여 도통 상태가 될 수 있다.
그렇게 되더라도 BL1과 메모리 셀(422)의 제 2 전극(327) 사이에 서로 전하가 이동하지만 BL1은 기생 캐퍼시턴스(capacitance)가 제 2 전극(327) 보다 상대적으로 매우 큼으로 전압의 변화가 거의 없어 플로팅 상태(floating state)로 이미 프리차지(pre-charge)된 0V 전압과 유사한 전압이 된다.
도 13은 본 발명에 따른 일 실시예로 메모리 셀에 저장된 데이터를 읽기 위한 회로 도면이다.
본 발명의 일 실시예에 따르면 도 13에 도시된 바와 같이 비트라인(BL0,BL1)은 컬럼 디코더(160)를 통하여 GBL0, GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택된다.
도 13에 도시된 바와 같이 상기 컬럼 디코더(160)는 쓰기 회로(170)와 공통으로 사용됨으로 따로 추가된 회로는 아니며 읽기 회로에 관련하여 이해를 돕기 위해 도시한 것이다.
본 발명에 따라 글로벌 비트라인 프리차지 회로로서 상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터(830,836)가 있으며 상기 BL0, BL1의 전기적인 상태가 GBL0, GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기(810,816)가 있다.
도 13에 도시된 바와 같이 본 발명에 따른 일 실시예에서는 상기 센스 증폭기(810,816)는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자(RD0,RD1)로 출력한다.
상기 센스 증폭기(810,816)에 대한 회로로서 래치(latch)형 센스 증폭기가 바람직한 예가 될 수 있다. 상기 관련된 센스 증폭기에 대해 이미 공지된 바, 여기에서 자세하게 설명하지 않는다.
도 13에서 저장된 데이터가 '0' 인 경우, 상기 센스 증폭기(810,816)의 입력신호(GBL0,GBL1)가 0V 전압에서 'VCC - Vd(다이오드 문턱 전압)' 전압으로 바뀌고 저장된 데이터가 '1'인 경우, 0V 전압에서 거의 변화없이 유지된다.
따라서 상기 VREF는 'VCC - Vd(다이오드 문턱 전압)'의 반값으로 취할 수 있으나 고속 동작을 위해서 보다 작은 값을 취할 수도 있다.
본 발명의 일 실시예에 따른 도 13에서 VREF가 0.2V 전압인 경우를 예로 하여 설명한다. 상기 VREF는 VREF 생성기(850)로부터 제공된다.
SAE가 로직 레벨 '1'이 되면 센스 증폭기가 동작하고 GBL0 > 0.2V 이면 GBL0 > VREF 가 되어 RD0는 로직 레벨 '0'가 되고 GBL0 < 0.2V 이면 RD0는 로직 레벨 '1'이 된다.
읽기 동작과 관련하여 도 14에 읽기 사이클 타이밍이 도시되어 있다. WL1이 선택되어 로직 레벨 '1'이 되기 전에 PRE가 로직 레벨'1'이 되어 프리차지(pre-charge) 트랜지스터(830,836)에 의해 GL0, GL1이 0V 전압으로 프리차지(pre-charge)된다.
WL1이 선택되어 VCC 전압이 인가되고 BL0의 전압이 0V 전압으로 이미 프리차지(pre-charge)된 플로팅 상태(floating state)이다.
WL1 및 BL0와 접속된 메모리 셀(412)에서 앤티퓨즈에 생성된 저항성 경로(373)와 다이오드가 직렬로 연결된 구조이고 상기 다이오드에 순방향 전압이 걸리므로 전류가 흘러 BL0의 전압이 상승한다.
결국 BL0 및 GBL0가 다이오드 문턱 전압만큼 줄어든 'VCC - Vd(다이오드 문턱 전압)' 전압까지 WL1이 선택된 동안에 상승한다. 본 발명의 실시예에서 상기 GBL0가 0.5V 전압으로 상승한다고 가정한다.
WL1이 선택이 되어 VCC 전압이 인가되면 WL1 및 BL1과 접속된 메모리 셀(422)에서 저항성 경로가 없는 상태이므로 앤티퓨즈가 충전이 된 이후에는 다이오드에 전류가 흐르지 않는다.
상기 메모리 셀(422)의 제 2 전극(327)은 다이오드를 통하여 BL1과 서로간에 전하이동이 일어날 수 있지만 BL1의 기생 캐퍼시턴스(capacitance)가 상대적으로 제 2 전극보다 매우 큼으로 BL1 및 GBL1의 전압은 큰 변화없이 0V 전압와 유사한 전압으로 된다.
도 14에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(810)에 의해 GBL0가 0.5V 전압으로 0.2V 전압인 VREF보다 크므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(816)에 의해 GBL1이 0V 전압으로 0.2V 전압인 VREF보다 작음으로 인해 RD1는 로직 레벨 '1'으로 래치되어 출력된다.
이어서 WL1이 0V 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(810,816)의 동작이 끝나게 된다. 도 14에 도시된 바와 같이 PRE가 로직 레벨'1'이 되어 GBL0,GBL1은 다시 0V 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.
본 발명에 따른 일 실시예로 전체적인 메모리 장치의 구성은 도 15에 도시된 바와 같다. 간단히 구성을 살펴본다.
앞에서 상술된 다층 메모리 어레이(240)가 있고 메모리 어레이(240)에서 필요한 VSB를 생성하는 VSB공급기(110)가 있다.
또한 VPP 생성기(190)가 있어 VPP를 생성하고 로우 디코더(150)와 컬럼 디코더(160)에 공급한다.
또한 상기 다층 메모리 어레이(240)에서 워드라인을 선택하는 로우 디코더(150)가 있고 비트라인을 선택하는 컬럼 디코더(160)가 있다.
도 15에 도시된 바와 같이 상기 로우 디코더(150) 및 컬럼 디코더(160)는 입출력기(130)로부터 어드레스 버스를 공급받고 제어기(120)에 의해 제어되면서 어드레스를 디코딩한다.
상기 로우 디코더(150)는 프로그램 동작을 위해 VPP 전압이 필요하므로 VPP 생성기(190)로부터 VPP 전압을 공급받는다. 상기 컬럼 디코더(160)는 프로그램 방지를 위해 비트라인을 VPP 전압으로 미리 프리차지(pre-charge)하고 플로팅 상태(floating state)로 만드는 프리차지 회로를 포함한다.
데이터 쓰기 동작에 필요한 쓰기 회로(170)가 있으며 쓰기 회로(170)는 입출력기(130)로부터 데이터 버스를 공급받고 제어기(120)의 제어에 의해 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)인 GBL에 전달한다.
도 15에 도시된 바와 같이 데이터 읽기 동작에 필요한 읽기 회로(180)가 있다. 저장된 데이터가 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기(130)에 전달된다.
상기 입출력기(130)는 외부와 내부를 인터페이스(interface)하며 상기 제어기(120)는 입출력기(130)에 공급받은 쓰기와 읽기 동작에 필요한 명령을 받고 그 명령을 세부적으로 해석하여 관련 회로를 제어한다.
본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 변형하여 실시될 수 있는 바, OTP(one-time programmable) 메모리 장치에 국한되지 않고 DRAM이나 SRAM 등 각종 반도체 메모리 장치에서 사용되고 있는 리던던시 리페어(redundancy repair)에 퓨즈(fuse)를 포함하여 대체하여 실시될 수 있다.
본 발명의 일 실시예에 따른 다층 구조의 비휘발성 메모리의 제조 방법은 반도체 기판 상에 제 1 단차 셀 및 제 2 단차 셀을 형성하는 단계로서, 제 2 단차 셀이 형성될 자리에 대응하여 반도체 기판 내부로 트렌치를 일방향으로 형성하는 단계와 상기 트렌치 측벽에 측벽 스페이서를 형성하는 단계와 확산 영역이 자기 정렬로 형성되는 단계와 반도체 기판의 표면에 제 1 단차 셀을 형성하는 단계와 상기 트렌치의 바닥면에 제 2 단차 셀을 형성하는 단계와 상기 제 1 단차 셀과 제 2 단차 셀의 제 1 전극을 형성하는 단계를 포함하는 단계; 상기 제 1 단차 셀과 제 2 단차 셀이 형성된 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층 상에 반도체층을 적층하는 단계; 상기 반도체층 상에 제 1 단차 셀 및 제 2 단차 셀을 형성하는 단계로서, 제 2 단차 셀이 형성될 자리에 대응하여 반도체층 내부로 트렌치를 일방향으로 형성하는 단계와 상기 트렌치 측벽에 측벽 스페이서를 형성하는 단계와 확산 영역이 자기 정렬로 형성되는 단계와 반도체층의 표면에 제 1 단차 셀을 형성하는 단계와 상기 트렌치의 바닥면에 제 2 단차 셀을 형성하는 단계와 상기 제 1 단차 셀과 제 2 단차 셀의 제 1 전극을 형성하는 단계를 포함하는 단계를 포함하여 이루어진다.
구체적으로 살펴보면, 먼저 도 16에 도시된 바와 같이 반도체 기판(315)이 마련되는 것에서 시작된다.
본 발명의 일 실시예는 도 1에 도시된 구조를 예시하여 상술한다. 도 1에 도시된 구조를 예시한 것은 도 3에 도시된 구조를 포함하여 제조방법을 설명하기 위함이다.
상기 반도체 기판(315)은 통상적으로 P형이나 N형으로 도핑되어 있는 데 본 발명의 일 실시예서는 P형으로 도핑되어 있는 것을 예시하여 설명한다.
상기 반도체 기판(315)이 마련되면 이어서 도 17에 도시된 바와 같이 제 2 단차 셀(387) 형성을 위한 트렌치가 형성된다. 상기 트렌치는 이웃하는 트렌치 사이에 제 1 단차 셀(386)이 형성이 되도록 제 1 단차 셀(386)의 폭을 간격으로 두면서 반복되며 열로 배열된 형태가 된다. 상기 트렌치의 바닥면은 제 2 단차 셀(387)이 형성되는 장소가 된다. 상기 트렌치의 깊이는 제 1 단차 셀의 확산 영역(316, 346)과 이웃하는 제 2 단차의 확산 영역(317, 347)과의 격리가 충분해야 하므로 확산 영역 깊이의 2배 이상으로 하는 것이 바람직하다.
이어서 도 18와 도시된 바와 같이 트렌치 측벽에 측벽 스페이서(325)를 형성시킨다.
이어서 도 19a에 도시된 바와 같이 N형 도펀트가 고농도로 반도체 기판(315)의 표면 및 트렌치 바닥면 내부로 깊게 도핑되어 고농도 확산영역(346,347)이 형성된다.
상기 고농도 확산영역(346,347)은 자기정렬로 형성되므로 메모리 어레이 상에서 제 1 단차 셀(386)과 제 2 단차 셀(387)의 구분없이 화살표대로 이온 임플란트하여 형성된 것이다. 후술될 저농도 확산영역과 복층 형태를 이루기 위해 미리 형성된 것이다.
이어서 도 19b에 도시된 바와 같이 N형 도펀트가 저농도로 반도체 기판(315)의 표면 및 트렌치 바닥면 내부로 얇게 도핑되어 저농도 확산 영역(316,317)이 형성된다. 상기 저농도 확산영역은 후술될 제 2 전극과 쇼트키(Schottky) 다이오드 구조체가 된다. 또한 도 19b에 도시된 바와 같이 상기 저농도 확산영역(316,317)은 고농도 확산영역(346,347)과 복층 형태를 이룬다,
상기 저농도 확산영역(316,317)은 자기정렬로 형성되므로 메모리 어레이 상에서 제 1 단차 셀(386)과 제 2 단차 셀(387)의 구분없이 화살표대로 이온 임플란트하여 형성된 것이다. 이렇게 자기정렬이 되는 이유는 트랜치 구조와 트렌치 측벽 스페이서(325)가 마스크 역할을 하기 때문이다.
도 19b에서 도시된 바와 같이 반도체 기판(315)의 표면 내부로 형성된 저농도 확산 영역(316)은 도 6 및 도 7에 도시된 바와 같이 제 1 단차 셀(386)을 형성하는 반도체층이 된다.
또한 트렌치의 바닥면에 내부로 형성된 저농도 확산영역(317)은 도 6 및 도 8에 도시된 바와 같이 제 2 단차 셀(387)을 형성하는 반도체층이 된다.
이어서 도 20에 도시된 바와 같이 확산 영역(316,317) 위에 얇은 산화막(335)의 제 2 전극(326,327)으로서 실리사이드나 메탈이 적층된다.
상기 실리사이드이나 메탈을 확산영역(316,317)에 증착시킨 다음, 포토리소그래피와 식각을 이용하여 패터닝이 되어 형성된 것이다. 패터닝이 된 제 2 전극(326,327)의 사이에 절연층(미도시)을 증착하여 충진시키고 평탄화한다.
상기 제 2 전극(326,327)은 확산영역(316,317)과 도 1에 도시된 구조와 같이 쇼트키(Schottky) 다이오드를 형성한다. 도 3에 도시된 구조로 할 때는 상기 실리사이드나 메탈이 필요가 없으며 대신 확산 영역(316,317)이 산화막(335)의 제 2 전극이 된다.
이어서 도 21에 도시된 바와 같이 얇은 산화막(335)을 증착시키거나 열적으로 성장시킨다. 상기 산화막 두께는 프로그램을 위한 VPP 전압을 낮추기 위해 두께를 얇게 해야 하는데 제조 공정을 단순화하기 위해 얇은 산화막 트랜지스터의 게이트 산화막 두께와 유사하게 하는 것이 바람직할 수 있다.
상기 메탈이나 실리사이드로 된 제 2 전극 위에 얇은 산화막(335)을 열적으로 성장시키는 경우, 성장된 산화막의 두께나 특성이 반도체 표면에 성장한 산화막과 달라질 수 있으므로 산화막(335)을 열적 성장시키기 전에 미리 다결정 실리콘층(미도시)을 증착 및 패터닝한 후, 산화막(335)을 열적 성장시킬 수 있다.
이어서 도 22a에 도시된 바와 같이 얇은 산화막(335)의 제 1 전극(390)으로서 실리사이드 혹은 메탈이나 다결정 실리콘이 얇은 산화막(335) 위에 형성된다. 상기 얇은 산화막(335) 위에 실리사이드 혹은 메탈이나 다결정 실리콘을 증착시키고 포토리소그래피와 식각을 이용하여 패터닝이 되어 형성된 것이다.
상기 제 1 전극(390)은 접속방법에 따라 워드라인 혹은 비트라인과 접속되는 도체가 된다.
이어서 도 22b에 도시된 바와 같이 층간 절연층(333)을 증착하여 형성시킨다. 그 이유는 다층 메모리 어레이가 메모리 어레이 층간에 전기적으로 이격되어야 하므로 어레이 층간에 절연층을 적층시키는 것이 바람직하기 때문이다.
본 발명에 따른 다층 메모리 어레이를 제조하기 위해 층간 절연층이 증착된 것을 보여 주는 단면도는 도 22b에 도시된 바와 같다.
본 발명에 따른 다층 메모리 어레이를 제조하기 위해 층간 절연층 상에 반도체층을 성장시켜 형성된 것을 보여 주는 단면도는 도 22c에 도시된 바와 같다.
공지된 바에 따라 상기 반도체층(515) 형성방법으로는, 층간 절연층(333) 상에 비정질 실리콘 또는 다결정 실리콘층을 형성하고 고상에피성장법을 적용하여 상기 비정질 실리콘 또는 다결정 실리콘층을 단결정 실리콘층으로 변화시킴으로써 상기 반도체층(515)을 형성할 수 있으며, 열처리를 이용하는 곡상에피성장법 이외에 레이저를 조사하여 단결정 실리콘층으로 변화시킬 수 있다.
상기 단결정 실리콘층으로 변화된 반도체층이 전술된 반도체 기판과 같은 단결정 실리콘이며 같은 역할을 하므로 상기 반도체층이 반도체 기판을 대체한 경우와 동일하다. 따라서 상기 반도체층 상에서 도 16 내지 도 22b에 도시된 바와 같은 단계를 반복함으로써 추가적인 단층 메모리 어레이를 적층시킬 수 있다. 따라서 반복되는 단계들은 설명이 중복되므로 생략한다.
상기 단계를 반복하여 필요한 다층 메모리 에레이가 제조되며 각층 메모리 어레이에 접속된 워드라인들, 비트라인들, 바디전극들은 공지된 메탈 배선 공정을 통하여 회로에 대응되도록 배선되어 완성될 수 있다.
본 발명의 다른 실시예에 따른 도 23은 도 20에서 제 2 전극으로서 적층시킨 실리사이드이나 메탈 형성단계를 빼고 진행된 경우를 보여주는 단면도이다. 따라서 도 23에서는 제 2 전극은 확산 영역(316,317)이 된다.
도 23에서 얇은 산화막(335)이 도통 상태가 되면 제 2 전극(326,327)과 쇼트키(Schottky) 다이오드를 이루기 위해 제 1 전극(390)은 다결정 실리콘이 아닌 실리사이드나 메탈로 적층되어야 한다.
종래 기술에 따른 메모리 셀이 도 24에 도시되어 있다. 상기 메모리 셀은 전도층(390,제 1 전극)-가변저항체(338,중간층)-메탈층(316,제 2 전극)-반도체층으로 적층된 구조체로 구성된다. 도 24는 상기 메모리 셀에서 제 1 전극(390)과 제 2 전극(326) 사이의 중간층이 가변저항체(338)로 구성된 경우로서, B형 메모리 셀이 되며 단면도와 등가적인 회로를 함께 도시한 것이다.
도 24에 도시된 바와 같이 가변저항체(338)가 전도층으로 형성된 제 1 전극(390)과 메탈로 형성된 제 2 전극(326) 사이에 적층이 되어 가변저항 소자(379)가 된다.
또한 도 24에 도시된 바와 같이 메탈로 형성된 제 2 전극(326)과 저농도의 P형 혹은 N형 도펀트로 도핑된 확산 영역(316)의 접촉으로 인해 쇼트키(Schottky) 다이오드(366)가 된다.
본 발명에 따른 메모리 셀이 도 25에 도시되어 있다. 상기 메모리 셀은 메탈층(391,제 1 전극)-가변저항체(338,중간층)-반도체층(311,제 2 전극)으로 적층된 구조체로 구성된다. 도 25는 상기 메모리 셀에서 제 1 전극(391)과 제 2 전극(311) 사이의 중간층이 가변저항체(338)로 구성된 경우로서, B형 메모리 셀이 되며 단면도와 등가적인 회로를 함께 도시한 것이다.
도 25에 도시된 바와 같이 가변저항체(338)가 메탈로 된 제 1 전극(391)과 저농도로 도핑된 반도체로 된 제 2 전극(311) 사이에 적층된다.
즉, 전기적으로 가변저항 소자를 포함하는 쇼트키(Schottky) 다이오드가 된다. 이는 도 25에 도시된 바와 같이 등가적인 회로로 가변저항 소자(379)와 쇼트키 다이오드(366)가 직렬로 연결된 구조로 표현될 수 있다.
상기 B형 메모리 셀을 포함하는 메모리 어레이는 상기 A형 메모리 셀을 포함하는 메모리 어레이와 유사하다. 그러므로 B형 메모리 어레이를 제조하는 방법도 A형 메모리 어레이와 유사하다. 즉, 앞에서 상술한 메모리 어레이 제조 방법에서 제 1 단차 셀 및 제 2 단차 셀을 형성하는 데 있어서 중간층으로서 절연막대신 소정의 두께로 가변저항체가 적층된다.
그 외 제조방법은 서로 차이가 없으므로 간결한 설명을 위해 앞에서 상술한 메모리 어레이 제조방법으로 대신하여 중복 설명을 피한다.
또한 상기 A형이나 혹은 B형 메모리 셀을 포함하는 비휘발성 메모리 및 동작방법에 있어서 A형과 B형이 유사하다. A형은 B형과 달리 저장장소가 되는 중간층, 즉 절연막은 가변저항체와 같이 저항이 낮은 상태에서 높은 상태로 바뀔 수가 없다. 그 외는 유사하다. 따라서 앞에서 상술된 메모리 장치의 회로 및 동작에 대한 일 실시예가 A형으로써 B형의 일 실시예로 용이하게 변경이 가능하므로 간결한 설명을 위해 중복 설명을 피한다.
예를 들어 앞에서 상술된 프로그램 전압인 VPP 전압은 절연막에서는 저항성 경로가 생성되는 전압으로 절연막의 저항을 높은 상태에서 낮은 상태가 되게 한다.
이와 유사하게 가변저항체에서는 세트 전압(set voltage)이 가변저항체의 저항을 높은 상태에서 낮은 상태가 되게 한다.
따라서 상기 프로그램 전압인 VPP 전압이 가변저항체를 위한 세트 전압(set voltage)으로 조정 될 수 있으며 앞에서 상술한 A형과 유사한 방법으로 프로그램될 수 있다.
또한 상기 프로그램 전압인 VPP 전압이 가변저항체를 위한 리세트 전압(reset voltage)으로 조정될 수 있으며 가변저항체의 저항이 낮은 상태에서 높은 상태로 즉, 프로그램 이전 상태로 만들 수 있다.
저장된 데이터를 판독하는 원리도 절연막이나 가변저항체의 저항이 높고 낮음을 판정하는 것으로 B형 대한 읽기 동작이나 회로에 있어서 앞에서 상술한 것과 유사하다.
상기 가변저항체로서 저항변화 물질이나 상전이 물질, 혹은 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이다.
상기 저항변화 물질은 예를 들어 페로브스카이트(perowvskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질이 될 수 있다. 상기 저장변화 물질은 일정 전압에 의해 저저항 상태나 또는 고저항 상태로 전기저항이 변화하는 물질로, TiO2, NiO, HfO2, Al2O3, ZrO2, ZnO, Ta2O5 및 Nb2O5와 같은 2성분계 전이금속 산화물과 SrTiO3, HfAlO, HfSiO 및 HfTiO와 같은 3성분계 전이금속 산화물 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 또한, 저항변화 물질은 Cu가 도핑된 SiO2, Ag가 도핑된 SiO2, Cu가 도핑된 Ge-Se-Te화합물, Ag가 도핑된 Ge-Se-Te화합물, CuOx계 저항 변화 물질 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
상기 상전이 물질은 일정 전류에 의해 상(phase)이 결정질 또는 비정질로 전이되는 물질로, 칼코제나이드계 화합물이 이용된다. 상(phase)이 전이되는 칼코제나이드계 화합물은 Ge, Te, Sb, In, Se 및 Sn의 조합으로 형성되는 2성분계 화합물, 3성분계 화합물, 4성분계 화합물과 이들에 Bi가 첨가된 것으로 이루어질 수 있다. 바람직하게는 상전이 물질은 Ge2Sb2Te5 또는 질소, 산소, SiO2, Bi2O3가 도핑된 Ge2Sb2Te5 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
전술한 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수많은 실시예가 가능함이 인지되어야 할 것이다. 상기 실시예들은 단지 예시일뿐이며 본 발명의 범위,응용, 또는 구성을 한정하고자 의도된 것이 아님이 인지되어야 할 것이다.
110 : VSB공급기 120 : 제어기
130 : 입출력기
140, 240, 300, 401, 402, 510, 512, 550 : 메모리 어레이
150 : 로우 디코더 160 : 컬럼 디코더
170 : 쓰기 회로 180 : 읽기 회로
190 : VPP 생성기 316, 317 : 반도체층의 저농도 확산영역
315 : 반도체 기판 325 : 트렌치 측벽 스페이서
311, 326, 327 : 제 2 전극 331, 335 : 절연막
333 : 층간 절연층 336, 337 : 절연층
338 : 가변저항체 346, 347 : 반도체층의 고농도 확산영역
350, 355, 357, 410, 412, 414, 420, 422, 424, 430, 432, 434, 440, 442, 444: 메모리 셀
366, 372 : 다이오드 356, 378 : 캐퍼시터
379 : 가변저항 소자
371, 373 : 저항성 경로 376 : 저항 소자
386 : 제 1 단차 셀 387 : 제 2 단차 셀
390, 391 : 제 1 전극 515 : 반도체층
710, 716 : 인버터
720, 726 : 풀다운 트랜지스터 730, 736 : 패스 트랜지스터
740, 746, 830, 836 : 프리차지 트랜지스터
742 : 프리차지 트랜지스터의 게이트 749 : 레벨 쉬프터
750, 756 : 트랜스미션 게이트 810, 816 : 센스 증폭기
850 : VREF 생성기
940 : 메모리 에레이와 다른 회로가 집적된 층

Claims (10)

  1. 비휘발성 메모리에 있어서,
    반도체 기판 상에 반도체층이 적층되어 다층 구조의 반도체층을 형성하며, 상기 반도체 기판과 그 반도체 기판 상에 적층된 반도체층 사이와 상기 다층 구조로 적층된 반도체층 사이에는 층간 절연층이 형성되고,
    상기 반도체 기판 상이나 각각의 상기 다층 구조의 반도체층 상에 서로 다른 단차를 가지는 제 1 단차 셀과 제 2 단차 셀이 형성되고, 상기 제 1 단차 셀과 제 2 단차 셀 각각은 전도층(제 1 전극)-가변저항체(중간층)-메탈층(제 2전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-가변저항체(중간층)-반도체층(제 2 전극)으로 적층된 구조체, 전도층(제 1 전극)-절연막(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-절연막(중간층)-반도체층(제 2 전극)으로 적층된 구조체 중 어느 하나로 구성되고, 상기 제 1 단차 셀은 단차가 높은 수평면을 기준으로 형성되며, 상기 제 2 단차 셀은 단차가 낮은 수평면을 기준으로 형성되는 것을 포함하여 메모리 셀이 다층 구조로 구성될 수 있는 것을 특징으로 하는 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 제 1 단차 셀 및 제 2 단차 셀을 구성하는 반도체층은 저농도 확산 영역과 고농도 확산영역을 포함하여 복층 형태로 구성되는 것을 특징으로 하는 비휘발성 메모리.
  3. 제2항에 있어서,
    상기 고농도 확산영역은 상기 저농도 확산 영역 하부에 복층으로 형성됨으로써, 고유저항이 저농도 확산 영역 보다 작은 고농도 확산 영역을 워드라인 또는 비트라인으로 사용할 수 있게 하여 추가적인 수평 면적 증가 없이도 동작 속도를 증대시킬 수 있는 것을 특징으로 하는 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 제 1 단차 셀은 반도체 기판 또는 반도체층의 표면을 기준으로 셀이 형성되고, 상기 제 2 단차 셀은 트렌치 바닥면을 기준으로 셀이 형성되는 것을 특징으로 하는 비휘발성 메모리.
  5. 제1항에 있어서,
    상기 제 1 단차 셀과 제 2 단차 셀 사이를 포함하는 영역에서 기생될 수 있는 트랜지스터의 생성을 억제하기 위해 상기 제 1 단차 셀과 제 2 단차 셀 사이의 측벽에 측벽 스페이서가 형성되는 것을 특징으로 하는 비휘발성 메모리.
  6. 제2항 또는 제3항에 있어서,
    제 1 전극은 워드라인에 접속되고 반도체층의 저농도 확산영역 또는 고농도 확산영역은 비트라인에 접속되거나
    혹은 제 1 전극은 비트라인에 접속되고 반도체층의 저농도 확산영역 또는 고농도 확산영역은 워드라인에 접속되며,
    수평적으로 볼 때 워드라인과 비트라인이 교차하는 영역에 상기 제 1 단차 셀 또는 제 2 단차 셀이 생성되는 것을 특징으로 비휘발성 메모리.
  7. 비휘발성 메모리의 제조 방법에 있어서,
    반도체 기판 상에 제 1 단차 셀 및 제 2 단차 셀을 형성하는 단계로서, 제 2 단차 셀이 형성될 자리에 대응하여 반도체 기판 내부로 트렌치를 일방향으로 형성하는 단계와 상기 트렌치 측벽에 측벽 스페이서를 형성하는 단계와 확산 영역이 자기 정렬로 형성되는 단계와 반도체 기판의 표면에 제 1 단차 셀을 형성하는 단계와 상기 트렌치의 바닥면에 제 2 단차 셀을 형성하는 단계와 상기 제 1 단차 셀과 제 2 단차 셀의 제 1 전극을 형성하는 단계를 포함하는 단계;
    상기 제 1 단차 셀과 제 2 단차 셀이 형성된 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 반도체층을 적층하는 단계;
    상기 반도체층 상에 제 1 단차 셀 및 제 2 단차 셀을 형성하는 단계로서, 제 2 단차 셀이 형성될 자리에 대응하여 반도체층 내부로 트렌치를 일방향으로 형성하는 단계와 상기 트렌치 측벽에 측벽 스페이서를 형성하는 단계와 확산 영역이 자기 정렬로 형성되는 단계와 반도체층의 표면에 제 1 단차 셀을 형성하는 단계와 상기 트렌치의 바닥면에 제 2 단차 셀을 형성하는 단계와 상기 제 1 단차 셀과 제 2 단차 셀의 제 1 전극을 형성하는 단계를 포함하는 단계;를 포함하여 이루어지고,
    상기 제 1 단차 셀과 제 2 단차 셀 각각은 전도층(제 1 전극)-가변저항체(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-가변저항체(중간층)-반도체층(제 2 전극)으로 적층된 구조체, 전도층(제 1 전극)-절연막(중간층)-메탈층(제 2 전극)-반도체층으로 적층된 구조체, 메탈층(제 1 전극)-절연막(중간층)-반도체층(제 2 전극)으로 적층된 구조체 중 어느 하나로 구성되는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
  8. 제7항에 있어서,
    상기 제 1 단차 셀 및 제 2 단차 셀을 구성하는 반도체층은 저농도 확산 영역과 고농도 확산영역을 포함하여 복층 형태로 구성되는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    반도체 기판 또는 반도체층과 상보적인 도펀트가 고농도로 도핑되어 고농도 확산 영역을 형성한 다음, 그 상부에 저농도로 도핑되어 저농도 확산 영역을 형성함으로써, 상기 고농도 확산영역은 상기 저농도 확산 영역 하부에 복층으로 형성되어, 추가적인 수평 면적 증가 없이도 동작 속도를 증대시킬 수 있는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
  10. 제7항에 있어서,
    상기 제 1 단차 셀 및 제 2 단차 셀을 구성하는 절연막(중간층)을 메탈층(제 2 전극) 위에 열적으로 성장시키는 경우, 메탈층(제 2 전극) 위에 성장된 절연막의 두께나 특성이 반도체 표면에 성장한 절연막과 달라질 수 있으므로 절연막을 열적 성장시키기 전에 미리 메탈층(제 2 전극) 위에 다결정 실리콘층(미도시)을 증착 및 패터닝한 후, 절연막(중간층)을 열적 성장시키는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
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