KR101127251B1 - 고집적 비휘발성 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고집적 비휘발성 메모리 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 수직으로 형성된 반도체 기둥(제2전극)의 측면에 중간층을 사이에 두고 다층 구조의 메탈층들(제1전극)을 적층시켜 수직 공간을 활용함으로써 메탈층-중간층-반도체층 구조체로 형성되는 다수의 메모리 셀들을 고밀도로 집적시킬 수 있는 고집적 비휘발성 메모리 및 그 제조방법에 관한 것이다.
본 발명에 따른 고집적 비휘발성 메모리는 반도체 기판에 수직으로 형성된 반도체 기둥과, 상기 반도체 기둥의 측면에 적층된 중간층과, 상기 중간층을 사이에 두고 상기 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층들과, 상기 반도체 기둥의 상단에 접속된 메탈층을 포함하고, 상기 다층 구조의 메탈층들에 의해 교차된 영역들을 기준으로 메탈층-중간층-반도체층 구조체로 형성되는 다수의 메모리 셀들로 이루어진 것을 특징으로 하다.

Description

고집적 비휘발성 메모리 및 그 제조방법{Highly integrated non-volatile memory and the manufacturing method thereof}
본 발명은 고집적 비휘발성 메모리 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 수직으로 형성된 반도체 기둥(제2전극)의 측면에 중간층을 사이에 두고 다층 구조의 메탈층들(제1전극)을 적층시켜 수직 공간을 활용함으로써 메탈층-중간층-반도체층 구조체로 형성되는 다수의 메모리 셀들을 고밀도로 집적시킬 수 있는 고집적 비휘발성 메모리 및 그 제조방법에 관한 것이다.
정보화 및 통신화가 가속화됨에 따라 문자, 음성 및 영상의 복합적 이용과 쌍방향 소통이 가능한 기기가 요구되고 있다. 이를 위해서는 더 많은 정보를 더욱 빠르게 처리할 수 있는 능력을 가진 반도체 소자가 필요한데, 이를 위해 시스템의 성능향상이 필수적이며 그 핵심부품인 메모리 소자의 초고속화, 초고집적화 및 초절전화가 관건이다. 이러한 경제적이고 산업적인 고용량 정보 저장에 필요한 초고집적화가 가능한 비휘발성 메모리 장치 개발의 필요성이 그 어느 때보다도 커지고 있는 실정이다.
일반적으로 비휘발성 메모리는 전원이 공급이 되지 않아도 메모리 셀에 저장된 정보가 계속 유지되는 반도체 메모리이다.
이와 같은 비휘발성 메모리는 통상 제 1 전극과 제 2 전극 사이의 중간층이 절연막이나 가변저항체인 구조를 포함하여 구성된 메모리 셀들을 포함하여 구현될 수 있다.
상기 메모리 셀을 구성하는 중간층이 절연막인 경우에 절연막 사이의 양 전극, 즉 제 1 전극과 제 2 전극에 프로그램을 위한 고전압을 인가하여 브레이크다운(breakdown)을 유발시키면, 저항성 경로가 생성되어 절연막은 절연 상태에서 도통 상태로 바뀐다. 따라서 상기 절연막은 앤티퓨즈가 된다. 상기 절연막이 도통 상태이면 프로그램이 된 상태이며 데이터 '1'이 저장된 것으로, 절연 상태이면 프로그램이 안된 상태이며 데이터 '0'이 저장된 것으로 정의할 수 있다.
상기 메모리 셀을 구성하는 중간층이 가변저항체인 경우에 가변저항체는 저항변화 물질이나 상전이 물질로 이용될 수 있다.
상기 메모리 셀을 구성하는 가변저항체가 저항변화 물질인 경우에 가변저항체 사이의 양 전극, 즉 제 1 전극과 제 2 전극에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 가변저항체의 저항이 낮은 상태가 되고 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 가변저항체의 저항이 높아진 상태가 된다. 따라서 상기 가변저항체의 저항이 낮은 상태이면 데이터 '1'이 저장된 것으로, 저항이 높은 상태이면 데이터 '0'이 저장된 것으로 정의할 수 있다.
저항변화 물질은 페로브스카이트(perowvskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질을 이용하여 개발되고 있다.
저항변화 물질을 이용한 메모리는 재료에 따라 몇 가지 종류로 분류될수 있다. 첫 번째는 초거대 자기저항 물질(Colossal Magnetoresistance-CMR), Pr1-xCaxMnO3(PCMO) 등의 물질을 전극사이에 삽입하여 전기장에 의한 저항의 변화를 이용하는 경우이다. 두 번째는 Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다. 세 번째는 칼코게나이드(Chalcogenide) 물질로 PRAM(phase change RAM)처럼 높은 전류를 흘려 상변화를 시키지 않고 비정질 구조를 유지하면서 오보닉 스위치(Ovonic switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다. 네 번째는 SrTiO3,SrZrO3 등의 강유전체 물질에 크롬(Cr)이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이다. 마지막으로 GeSe같은 고체전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell)가 있다. 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이나 공정 방법이 보고되어지고 있다.
상기 메모리 셀을 구성하는 가변저항체가 상전이 물질인 경우에 상전이 물질의 저항이 낮은 상태이면 데이터 '1'이 저장된 것으로, 저항이 높은 상태이면 데이터 '0'이 저장된 것으로 정의할 수 있다.
상기 상전이 물질은 일정 전류에 의해 상(phase)이 결정질 또는 비정질로 전이되는 물질로, 결정질 상태일 때는 낮은 저항 상태에 해당하고, 비정질 상태일 때는 높은 저항 상태에 해당한다.
상기 메모리 셀은 행과 열로 배열되어 메모리 어레이를 구성하므로 메모리 셀이 선택적으로 액세스되기 위해 트랜지스터나 다이오드가 포함되어야 한다.
통상적으로 상기 메모리 셀을 포함하는 메모리 장치가 반도체 기판의 수평면에 2차원 평면 구조로 제조된다.
일반적으로 제조공정은 허용할 수 있는 물리적 한계가 있으므로 집적도를 높이는 데 기본적인 한계가 있다.
이에 따라 집적도를 높히기 위해 반도체 기판에 보다 많은 메모리 셀들이 집적될 수 있도록 이에 대한 많은 연구들이 진행되고 있으며 새로운 제조 공정들이 개발이 되고 있다. 그러나 2차원 평면 구조에서 주로 디바이스 축소에 의존하고 있는 실정이다.
따라서, 2차원 평면 구조에 의한 한계를 극복하기 위해 메모리 셀들이 입체적 공간을 활용하여 고밀도로 집적될 수 있는 구조와 그 구조에 따른 제조방법이 절실하게 요구되고 있다.
상술한 문제점을 해결하기 위해 본 발명은 복수 개의 메모리 셀들이 입체적인 공간을 활용하여 고밀도로 집적될 수 있는 구조로 이루어진 비휘발성 메모리 및 그 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 고집적 비휘발성 메모리는, 반도체 기판에 수직으로 형성된 반도체 기둥과, 상기 반도체 기둥의 측면에 적층된 중간층과, 상기 중간층을 사이에 두고 상기 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층(제 1 전극)들과, 상기 반도체 기둥의 상단에 접속된 메탈층(기둥 전극)을 포함하고, 상기 반도체 기둥은 내부에 저농도의 도펀트로 도핑된 제 1 확산 영역(제 2 전극)과, 상기 반도체 기둥의 상단에 접속된 메탈층(기둥 전극)과 오믹 접촉(ohmic contact) 구조를 형성하기 위해 상단 부분에 고농도의 도펀트로 도핑된 제 2 확산 영역으로 이루어지고, 상기 다층 구조의 메탈층(제 1 전극)들에 의해 교차된 영역들을 기준으로 메탈층(제 1 전극)-중간층-제 1 확산 영역(제 2 전극) 구조체로 형성되는 다수의 메모리 셀들로 이루어지고, 상기 반도체 기둥의 제 1 확산 영역은 반도체 기둥에 집적되는 다수의 메모리 셀들의 제 2 전극으로서 공통 전극이 되며, 상기 다층 구조의 메탈층들 각각은 상기 메모리 셀의 제 1 전극으로서 개별 전극이 되며, 상기 중간층이 도통상태로 전환되면 상기 제 1 전극과 제 2 전극은 쇼트키 다이오드가 되는 것을 특징으로 한다. 따라서, 상기 반도체 기둥의 측면 개수가 m이고 한 측면에 교차하는 상기 메탈층의 층수가 n이라면 'm*n' 개의 메모리 셀이 되므로 상기 메탈층의 층수에 비례하여 메모리 셀들을 고밀도로 집적시킬 수 있다.
바람직하게는, 상기 중간층은 절연막 또는 가변저항체이며, 특히 상기 가변저항체는 전기적 신호에 의해 전기저항이 변화하는 저항변화 물질이나 상(phase)이 변화하는 상전이 물질, 혹은 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이다.
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바람직하게는, 상기 반도체 기둥의 상단에 접속된 메탈층(기둥 전극)과 상기 반도체 기둥의 상단 부분에 형성된 제 2 확산 영역은 오믹 접촉(ohmic contact) 구조를 형성한다.
한편, 상기 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층들에 있어서, 최하층 메탈층이 절연층 위에 적층되며 최상층 메탈층이 제 2 확산 영역보다 낮게 위치하며 메탈층들 사이에 절연층이 형성되어 있어 전기적으로 절연된다.
최하층 메탈층이 절연층 위에 적층되는 이유는 트렌치 바닥면을 경계로 하는 반도체 기판으로부터 중간층 혹은 메탈층을 격리시키기 위한 것이다. 또한 최상층 메탈층이 제 2 확산 영역보다 낮게 위치하는 이유는 최상층 메탈층이 중간층을 교차하는 영역을 기준으로, 제 1 확산 영역을 포함하여 메탈층-중간층-반도체층 구조체, 즉 메모리 셀을 형성할 수 있도록 하기 위한 것이다.
바람직하게는, 상기 다층 구조의 메탈층, 중간층, 및 반도체 기둥은 수평으로 적층된 구조가 되므로, 중간층을 사이에 두고 메탈층과 반도체 기둥의 측면이 교차하는 영역을 기준으로 메탈층-중간층-반도체층 구조체가 다층 구조로 형성되어 개별적인 메모리 셀을 구성한다.
또한, 상기 중간층은 상기 반도체 기둥의 측면에 일체형으로 덮히거나 또는 상기 다층 구조의 메탈층들과 대응되는 다층 구조로 상기 반도체 기둥의 측면에 적층될 수 있다.
보다 바람직하게는, 상기 다수의 메모리 셀은 행렬 구조로 배치되어 메모리 어레이를 구성하고, 상기 다층 구조의 메탈층들은 세로 방향으로 이웃하는 메모리 셀의 메탈층들과 연결되면서 세로 방향으로 배선되고, 상기 반도체 기둥의 상단에 접속된 메탈층은 가로 방향으로 이웃하는 메모리 셀의 반도체 기둥의 상단에 접속된 메탈층들과 연결되면서 가로 방향으로 배선될 수 있다.
한편, 상기 중간층을 사이에 두고 상기 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층들은 실리사이드나, 그 외 반도체층과 접촉시 쇼트키(Schottky) 다이오드 특성을 갖는 도체로 이루진 전도층으로 대체될 수 있으며, 상기 반도체 기둥의 상단에 접속된 메탈층은 실리사이드나 그 외 도체로 이루어진 전도층으로 대체될 수 있다.
본 발명의 다른 실시예에 따른 고집적 비휘발성 메모리의 제조방법은 가로 방향과 세로 방향으로 일정한 간격을 반복하여 반도체 기판의 표면에서 내부로 트렌치(Trench)를 형성함으로써 반도체 기판에 행렬 구조로 배열되는 반도체 기둥을 생성하는 단계와, 상기 반도체 기둥 내부에 제 1 확산 영역(제 2 전극)을 형성하는 단계와, 상기 반도체 기둥의 측면에 중간층을 형성하는 단계와, 상기 트렌치내에 다층 구조의 메탈층(제 1 전극)들과 절연층을 적층하는 단계와, 평탄화하는 단계로서, 상기 트렌치내에 적층된 최상층 절연층의 표면과 상기 반도체 기둥의 상단 표면 사이의 단차를 없애는 단계와, 상기 반도체 기둥의 상단에 제 2 확산 영역을 형성하는 단계와, 상기 반도체 기둥의 상단에 기둥 전극인 메탈층을 형성하는 단계를 포함하도록 구성된다.
바람직하게는, 상기 반도체 기둥을 생성하는 단계는 가로 방향과 세로 방향으로 일정한 간격을 반복하여 반도체 기판의 표면에서 내부로 트렌치(Trench)를 형성하는 것을 포함한다. 즉, 트렌치가 안된 부분은 사각 기둥 형태로 남아 반도체 기둥이 되며, 트렌치가 된 부분, 즉 반도체 기둥들 사이의 공간은 반도체 기둥의 측면에 중간층을 적층시키는 공간과 다층 구조의 메탈층들이 지나가는 통로가 된다.
또한, 상기 반도체 기둥 내부에 제 1 확산 영역을 형성하는 단계는 반도체 기둥 내부로 반도체 기판과 상보적인 도펀트를 저농도로 도핑시키는 것을 포함한다.
한편, 반도체 기둥의 측면에 중간층을 형성하는 단계는 상기 중간층을 상기 반도체 기둥의 측면에 일체형으로 덮는 구조이거나 또는 상기 다층 구조의 메탈층들과 대응되는 다층 구조로 상기 반도체 기둥의 측면에 적층하는 것을 포함한다.
바람직하게는, 상기 다층 구조의 메탈층들을 형성하는 단계는 메탈층들이 중간층을 사이에 두고 반도체 기둥의 측면과 교차되도록 인접하여 적층되되, 복수 개의 메탈층이 다층 구조로 적층되는 단계와, 상기 메탈층들 사이에 절연층이 적층되는 단계를 포함한다.
보다 바람직하게는, 상기 다층 구조의 메탈층들을 형성하는 단계는 반도체 기둥을 생성하기 위해 형성된 트렌치 내부로 먼저 절연층이 적층된 후, 메탈층과 절연층이 순차적으로 반복되어 적층되며, 표준 메탈 배선 공정에 따라 회로의 배선에 부합되도록 메탈층이 패터닝된다.
상기 트렌치 내부에 먼저 절연층을 적층하는 이유는 트렌치 바닥면을 경계로 하는 반도체 기판으로부터 중간층 혹은 메탈층을 격리시키기 위한 것이다.
한편, 평탄화하는 단계는 상기 트렌치내에 적층된 최상층 절연층의 표면을 상기 반도체 기둥의 상단 표면과 일치시키는 단계로서, 반도체 기둥을 생성하기 위해 형성된 트렌치 내부에 다층 구조의 메탈층들과 절연층이 채워진 후에 절연층을 추가로 적층하거나 식각하여 표면의 높이를 조정하고 표면을 평탄화하는 것이다.
평탄화 높이가 반도체 기둥의 상단 표면이 될 경우는 제 2 확산 영역에 자기정렬로 이온 임플란트될 수 있다.
또한 반도체 기둥의 상단 표면 위에 기둥 전극인 메탈층이 적층되면 그대로 제 2 확산 영역과 접속되고 이웃하는 반도체 기둥의 기둥 전극과 접속될 수 있도록 같은 평면에서 배선될 수 있다.
따라서 별도의 컨택 홀(contact hole) 및 컨택 플러그(contact plug) 없이 수행될 수 있으므로 공정이 훨씬 간단하게 된다. 그 외 평탄화 높이가 반도체 기둥의 상단 표면보다 높을 경우 기둥 전극 메탈층을 위한 배선으로 통상적인 메탈 배선 방법이 수행되므로 제 2 확산 영역과 접속하기 위해 컨택 홀(contact hole) 및 컨택 플러그(contact plug)가 수반된다.
한편, 상기 반도체 기둥의 상단에 제 2 확산 영역을 형성하는 단계는 반도체 기둥의 상단에 접속될 메탈층(기둥 전극)과 오믹 접촉(ohmic contact) 구조를 형성하기 위해 고농도의 도펀트로 자기정렬로 이온 임플란트되어 형성된다.
본 발명에 의하면, 다수의 메모리 셀들이 반도체 기둥에 일부 공유되어 면적이 줄어들고 다층 구조로써 집적되므로 다층 구조의 층수에 비례하여 현저하게 고밀도로 집적할 수 있는 고집적 비휘발성 메모리 및 그 제조방법을 제공할 수 있다.
또한, 반도체 기둥들의 측면을 교차하는 메탈층들이 다층 구조로 배선되어 다층 구조의 메모리 셀들을 형성하는 데 일부 영역이 되므로 차지하는 면적이 줄어들 뿐 아니라 표준 배선 제조공정과 유사하고 제조공정이 간단하여 제조가 용이하다는 이점이 있다.
도 1a는 종래 기술에 따른 메모리 셀로서 앤티퓨즈가 프로그램이 안된 상태의 단면도와 등가적인 회로를 보여주는 도면.
도 1b는 종래 기술에 따른 메모리 셀로서 앤티퓨즈가 프로그램이 된 상태의 단면도와 등가적인 회로를 보여주는 도면.
도 2는 본 발명과 관련된 메모리 셀의 단면도와 등가적인 회로를 보여주는 도면.
도 3a는 본 발명의 일 실시예에 따라 다층 구조로 이루어진 메모리 셀들에 대한 입체 도면.
도 3b는 본 발명의 다른 실시예에 따라 다층 구조로 이루어진 메모리 셀들에 대한 입체 도면.
도 3c는 본 발명의 일 실시예에 따라 2층 구조 구조로 이루어진 메모리 셀들에 대한 입체 도면.
도 3d는 본 발명의 다른 실시예에 따라 2층 구조 구조로 이루어진 메모리 셀들에 대한 입체 도면.
도 4a는 본 발명의 일 실시예에 따른 메모리 어레이에 대한 레이아웃 도면.
도 4b는 본 발명의 다른 실시예에 따른 메모리 어레이에 대한 레이아웃 도면.
도 5a는 본 발명에 따른 메모리 어레이에 대한 A-A' 단면도.
도 5b는 본 발명에 따른 메모리 어레이에 대한 A-A' 단면도.
도 6은 본 발명에 따른 메모리 어레이에 대한 B-B' 단면도.
도 7은 본 발명에 따른 메모리 어레이에 대한 C-C' 단면도.
도 8은 본 발명에 따른 메모리 어레이에 대한 회로 도면.
도 9는 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 반도체 기판을 준비하는 것을 보여 주는 단면도.
도 10은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 트렌치가 형성되어 반도체 기둥이 생성된 것을 보여 주는 단면도.
도 11은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 반도체 기둥이 도펀트로 도핑된 것을 보여 주는 단면도.
도 12는 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 중간층이 형성된 것을 보여 주는 단면도.
도 13은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 1 절연층이 형성된 것을 보여 주는 단면도.
도 14는 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 1 메탈층이 형성된 것을 보여 주는 단면도.
도 15는 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 1 메탈층이 패터닝된 것을 보여 주는 단면도.
도 16은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 2 절연층이 형성된 것을 보여 주는 단면도.
도 17은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 2 메탈층이 형성된 것을 보여 주는 단면도.
도 18은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 2 메탈층이 패터닝된 것을 보여 주는 단면도.
도 19는 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 3 절연층이 형성되고 평탄화된 것을 보여 주는 단면도.
도 20은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 제 2 확산 영역이 형성된 것을 보여 주는 단면도.
도 21은 본 발명의 실시예에 따른 메모리 어레이를 제조하기 위해 반도체 기둥의 상단에 메탈층이 형성된 것을 보여 주는 단면도.
도 22는 본 발명의 다른 실시예에 따른 메모리 어레이를 제조하기 위해 제 1 절연층이 형성된 것을 보여 주는 단면도.
도 23 및 도 24는 본 발명의 다른 실시예에 따른 메모리 어레이를 제조하기 위해 중간층이 형성된 것을 보여 주는 단면도.
도 25는 본 발명의 다른 실시예에 따른 메모리 어레이를 제조하기 위해 제 1 메탈층이 형성된 것을 보여 주는 단면도.
도 26은 본 발명의 다른 실시예에 따른 메모리 어레이를 제조하기 위해 제 1 메탈층이 패터닝된 것을 보여 주는 단면도.
도 27은 본 발명의 다른 실시예에 따른 메모리 어레이를 제조하기 위해 제 2 절연형이 형성된 것을 보여 주는 단면도.
도 28은 본 발명에 따른 전체적인 메모리 구성 도면.
이어지는 본 발명의 실시하기 위한 구체적인 내용은 사실상 본 발명의 단순한 예시에 해당하며 본 발명이나 본 발명의 적용 및 사용들을 제한하고자 의도된 것은 아니다. 또한, 앞에서 기재된 기술 분야, 배경기술, 발명의 목적 및 하기 상세한 설명에서 내포된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
이하 본 발명의 실시를 위해 구체적인 내용을 도면을 참조하여 자세히 설명한다.
본 발명은 벌크 실리콘 웨이퍼나 혹은 절연 층상의 실리콘의 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판을 포함하여 적용된다.
이하 본 발명의 실시를 위해 구체적인 내용을 도면을 참조하여 자세히 설명한다.
종래 기술에 따른 메모리 셀이 도 1a와 도 1b에 도시되어 있다.
도 1a는 상기 메모리 셀에서 제 1 전극과 제 2 전극 사이의 중간층이 절연막으로 구성된 경우로서, 상기 메모리 셀에 대하여 프로그램이 안된 상태의 단면도 및 그 등가적인 회로를 함께 도시한 것이다. 도 1a에 도시된 바와 같이, 얇은 절연막(331)이 메탈층으로 된 제 1 전극(391)과 저농도로 도핑된 반도체층으로 된 제 2 전극(302) 사이에 적층되어 구성된다. 즉 전기적으로 캐퍼시터(305)가 된다.
도 1b는 도 1a에 대하여 상기 절연막(331)이 프로그램이 된 상태의 단면도와 그 등가적인 회로를 도시한 것이다. 도 1b에 도시된 바와 같이, 앤티퓨즈로 쓰이는 절연막(331)에 저항성 경로(381)가 생성되어 절연 상태에서 도통 상태로 바뀐다. 따라서 제 1 전극(391)과 제 2 전극(302)이 서로 연결되면 메탈과 반도체와의 접촉 구조가 되므로 전기적으로 캐퍼시터에서 쇼트키 다이오드(307)로 전환된다.
도 2는 상기 메모리 셀에서 제 1 전극(393)과 제 2 전극(304) 사이의 중간층이 가변저항체(337)로 구성된 경우로서, 단면도와 그 등가적인 회로를 함께 도시한 것이다. 도 2에 도시된 바와 같이, 가변저항체(337)가 메탈층으로 된 제 1 전극(393)과 저농도로 도핑된 반도체층으로 된 제 2 전극(304) 사이에 적층되어 구성된다.
제 1 전극(393)과 제 2 전극(304)은 가변저항체(337)로 연결되므로 가변저항을 갖는 쇼트키 다이오드가 된다. 그러나 따로 이를 나타낼 심볼이 없으므로 전기적인 등가회로로써 도 2에 도시된 바와 같이 가변저항체(337)를 가변저항(339)으로, 제 1 전극(393)과 제 2 전극(304)을 쇼트키 다이오드(307)로 나타내어, 직렬구조인 등가 회로로 표현될 수 있다.
본 발명은 메모리 어레이를 구성하는 단위 셀에 있어서, 반도체 기판에 수직으로 형성된 1개의 반도체 기둥과, 반도체 기둥의 측면에 수평으로 적층된 중간층과, 중간층을 사이에 두고 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층과, 반도체 기둥의 상단에 접속된 메탈층을 포함하고, 상기 다층 구조의 메탈층들에 의해 교차된 영역들을 기준으로 메탈층-중간층-반도체층 구조체로 형성되는 다수의 메모리 셀들로 이루어진다.
상기 메모리의 중간층을 형성함에 있어서, 반도체 기둥의 측벽에 일체형으로 덮어 형성하거나 또는 상기 다층 구조의 메탈층들과 대응되는 다층 구조로 반도체 기둥의 측면에 적층시켜 형성된다.
이와 같이 본 발명에 따른 메모리의 중간층은 2가지 구조로 구성될 수 있는데, 일체형과 다층형이다. 일체형일 경우는 도 3a에, 다층형일 경우는 도 3b에 입체적인 도면으로 도시되어 있다.
본 발명에 따른 단위 셀은 도 3a에 도시된 바와 같이 메모리 셀들이 반도체 기둥(490)에 다층 구조로써 집적됨으로써 메모리 어레이를 구성하는 데 있어서 반복되는 기본 셀이 된다.
도 3a에 도시된 바와 같이, 반도체 기둥(490)은 사각기둥의 모양으로 직육면체이며 수직(Z) 방향으로 세워진 형태를 이루고, 이해를 돕기 위해 굵은 실선으로 도시되어 있다.
상기 반도체 기둥(490)은 3a에 도시된 바와 같이 상단 부분을 제외하고 저농도의 도펀트로 도핑된 제 1 확산 영역(312)이 있으며, 상단 부분에는 메탈과 오믹 접촉(ohmic contact) 구조를 이루기 위해 제 1 확산 영역(312)과 유사한 도펀트가 고농도로 도핑된 제 2 확산 영역(311)이 있다. 한편, 상기 제 2 확산 영역(311) 위의 컨택 플러그(contact plug, 392)을 통해 연결되어 기둥 전극이 되는 메탈층(390)이 있으며, 이러한 메탈층(390)은 가로(X) 방향으로 배선되어 달리도록 구성된다.
상기 반도체 기둥(490)의 측면은 중간층(335)으로 덮혀 있다. 도 3a에 도시된 바와 같이 메탈층들(358, 368)은 상기 중간층(335)을 사이에 두고 상기 반도체 기둥(490)의 측면과 다층으로 교차되도록 구성되는데, 세로(Y) 방향으로 반도체 기둥(490)의 측면 중에서 서로 마주 보는 2면에 교차하도록 연속된 배선이다.
상기 메탈층들(358, 368)은 상기 중간층(335)을 다층 구조로 교차하면서 다수의 메모리 셀들을 형성하는데 상기 메탈층들(358, 368)은 각각 메모리 셀의 제 1 전극이 되며, 인접한 다른 단위 셀과 곧바로 연결될 수 있도록 연장되어 배선된다. 이로써 상기 메탈층들(358, 368)은 각각 메모리 셀의 일부 영역인 제 1 전극으로 공유된 구조가 되기때문에 그 만큼 면적이 줄어든다.
상기 반도체 기둥(490)의 제 1 확산 영역(312)은 메모리 셀의 제 2 전극으로서, 공통으로 접속된 구조를 가지는 공통 전극이 된다. 이와 같이, 메모리 셀들의 제 2 전극 영역이 공유됨에 따라 그 만큼 면적이 줄어든다.
도 3a에는 상기 교차 영역을 일부 확대하여 점선 원 안에 표시한 메모리 셀(255)이 도시되어 있다. 구체적으로 살펴보면, 상기 메모리 셀(255)은 메탈층-중간층-반도체층 구조체를 이루고, 그 동일한 구조체가 반도체 기둥의 양 측면에 다층 구조로 형성되어, 다수의 메모리 셀들을 이룬다.
도 3a에 도시된 바와 같이, 상기 메모리 셀(255)은 상기 반도체 기둥의 양 측면에, 다층 구조인 메탈층들(358, 368)의 층수에 비례하여 고밀도로 집적되어 있다.
중간층이 다층형일 경우의 단위 셀(600)이 도 3b에 입체적으로 도시되어 있다.
도 3b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 단위 셀(600)은 도 3a와 유사한 구조로 이루어지지만, 다만 중간층이 일체형이 아닌 다층 구조으로 형성되어 있다.
도 3b에 도시된 바와 같이, 메모리 셀(655)이 메탈층-중간층-반도체층 구조체를 이루며, 이러한 구조체가 반도체 기둥의 측면에 다층 구조로 형성되어, 다수의 메모리 셀들이 고밀도로 집적되어 있다.
도 3c는 2층 구조로 이루어진 단위 셀(250)로서 본 발명의 일 실시 예를 보다 간단히 설명하기 위해 도시한 것이다. 즉, 도 3c는 도 3a에서 반도체 기둥의 측면을 교차하는 다층 구조의 메탈층들(358, 368)을 2층 구조로 간단히 하였고, 도 3a에서 반도체 기둥의 전극이 되는 메탈층(390)과 연결하기 위해 필요할 수 있는 부분인 컨택 플러그(contact plug, 392)없이, 직접 적층되는 것으로 하였다. 그러나, 본 발명이 이러한 구조에 한정되는 것이 아님은 자명하다.
도 3c에 도시된 바와 같이, 반도체 기둥의 양 측면에 2층 구조로 된 메탈층(351, 352, 361, 362)이 교차하므로 총 4개의 메모리 셀이 형성된다. 도 3c에 도시된 2층 구조를 포함하는 단위 셀(250)에 대한 레이아웃은 도 4a에서 점선으로 표시한 사각형(250) 내에 도시된 부분에 해당된다.
도 3d는 도 3c와 유사하게 도 3b에서 반도체 기둥의 양 측면을 교차하는 다층 구조의 메탈층들(358, 368)을 2층 구조로 간단히 하였고 3b에서 반도체 기둥의 전극이 되는 메탈층(390)과 연결하기 위해 필요할 수 있는 부분인 컨택 플러그(contact plug, 392)없이, 직접 적층되는 것으로 하였다. 그러나, 본 발명이 이러한 구조에 한정되는 것이 아님은 자명하다.
마찬가지로, 도 3d에 도시된 바와 같이, 반도체 기둥의 양 측면에 2층 구조로 된 메탈층(351, 352, 361, 362)이 교차하므로 총 4개의 메모리 셀이 형성되고, 다만 도 3c와 달리 도 3d에서는 중간층이 다층형으로 되어 있다.
본 발명의 실시예에 따른 메모리 어레이의 레이아웃 도면은 중간층이 일체형인 경우에는 도 4a에, 다층형인 경우에는 도 4b에 도시되어 있다.
도 4a는 메모리 어레이(350)의 일부분을 도시한 것으로서, 반도체 기둥이 행과 열로 배열된 행렬 구조로 되어 있다.
앞에서 상술한 바와 같이 메모리 셀의 다이오드에 대해 워드라인-비트라인이 순방향으로 접속된 경우를 일례로 하였다. 즉, 도 4a에 도시된 바와 같이 반도체 기둥의 측면을 교차하는 메탈층들(351, 352, 361, 362)은 각각의 워드라인들(WL0, WL1, WL2, … )과 접속되고 반도체 기둥의 전극(390)은 비트라인들(BL0, BL1, BL2, … )과 접속된다. 본 발명은 여기에 한정되는 것이 아니며 워드라인-비트라인이 반대로 바뀌어 접속될 수 있다. 즉 상기 메모리 셀의 다이오드에 대해 워드라인-비트라인이 역방향으로 접속될 수 있다.
도 4a에 도시된 바와 같이 세로(Y) 방향으로 워드라인들(WL0, WL1, WL2, …)이 달리고 가로(X) 방향으로 비트라인들(BL0, BL1, BL2, …)이 달려 서로 직교한다. 도 4a에 도시된 바와 같이 반도체 기둥들(410, 412, 414, 420, 422, 424, 434)이 행렬구조로 배치되어 가로(X) 방향으로 비트라인들(BL0, BL1, BL2)에 접속되어 있다.
WL0, WL1은 반도체 기둥들(410, 412, 414)의 측면에 인접하여 세로(Y) 방향으로 배선되며, 반도체 기둥들의 측면에 교차된 영역들을 기준으로 메모리 셀들(520, 521, 522, 523, 524, 525)이 형성된다.
WL2, WL3은 반도체 기둥들(420, 422, 424)의 측면에 인접하여 세로(Y) 방향으로 배선되며 측면에 교차된 영역들을 기준으로 메모리 셀들(530, 531, 532, 533, 534, 535)이 형성된다.
WL4, WL5은 반도체 기둥들(430, 432, 434)의 측면에 인접하여 세로(Y) 방향으로 배선되며 측면에 교차된 영역들을 기준으로 메모리 셀들(540, 541, 542, 543, 544, 545)이 형성된다.
WL6, WL7은 반도체 기둥들(440, 442, 444)의 측면에 인접하여 세로(Y) 방향으로 배선되며 측면에 교차된 영역들을 기준으로 메모리 셀들(550, 551, 552, 553, 534, 555)이 형성된다.
도 4a에서 점선으로 나타낸 사각형(250)은 메모리 어레이(350)에서 행렬구조로 반복되는 단위 셀(250)로서 1개의 반도체 기둥에 집적되는 메모리 셀들에 해당되는 부분을 표시한 것으로 도 3c에 입체 도면으로 도시된 바와 같다.
도 4b는 중간층이 다층형인 경우로서, 일체형이 아닌, 다층형으로 형성된 중간층 이외에는 도 4a와 동일하다. 따라서 도 4a와 유사한 구조나 구성에 대한 설명은 중복을 피하기 위해 생략한다.
도 4b에 도시된 바와 같이 이해를 돕기 위해 중간층들(635)은 반도체 기둥들(410, 412, 414, 420, 422, 424, 434)과 워드라인들(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 사이에 빗금 무늬로 도시되어 있다.
도 4b에서 점선으로 나타낸 사각형(650)은 메모리 어레이(750)에서 행렬구조로 반복되는 단위 셀(650)로서 1개의 반도체 기둥에 집적되는 메모리 셀들에 해당되는 부분을 표시한 것으로 도 3d에 입체 도면으로 도시된 바와 같다.
도 5a는 도 4a에서 비트라인(BL2)이 달리는 방향으로 절단하여 단면을 도시한 A-A' 단면도이다.
도 5a에 도시된 바와 같이 반도체 기판(315)은 P형 혹은 N형의 도펀트로 도핑된 것으로서, VSB에 접속되어 있다.
상기 반도체 기판(315) 위에 반도체 기둥들(414, 424, 434)이 형성되어 있다. 상기 반도체 기둥들(414, 424, 434)은 그 기둥 내부에 반도체 기판(315)과 상보적인 도펀트로 저농도 도핑된 제 1 확산 영역(312)이 형성되고 있고, 반도체 기둥들 상단에는 고농도 도핑된 제 2 확산 영역(311)이 형성되어 있다. 반도체 기둥들의 측면에는 중간층(335)이 덮혀있고 반도체 기둥들 사이에는 제 1 전극을 이루는 메탈층들(351, 352, 361, 362)이 2층 구조로 각 기둥의 측면에 중간층(335)을 사이에 두고 교차되도록 형성되어 있다.
도 5a에서 메모리 셀(255)에 해당되는 부분, 즉 메탈층-중간층-반도체 구조체를 이루는 부분이 점선으로 도시되어 있다.
도 5b는 도 4b에서 비트라인(BL2)이 달리는 방향으로 절단하여 단면을 도시한 A-A' 단면도이다.
도 5b에서 메모리 셀(655)에 해당되는 부분, 즉 메탈층-중간층-반도체 구조체를 이루는 부분이 점선으로 도시되어 있다.
도 5b에 도시된 바와 같이 중간층(635)은 다층형으로 형성될 수 있으며, 이는 일체형으로 형성된 도 5a와 차이가 있으며 이 외는 동일한 구조이다.
따라서 중복 설명을 피하기 위해 자세한 설명을 생략한다.
도 6은 도 4a에서 워드라인들(WL0,WL1)이 달리는 방향으로 절단하여 단면을 도시한 B-B' 단면도이다.
도 6에 도시된 바와 같이 반도체 기판(315) 위에는 제 1 전극을 이루는 2층 구조의 메탈층들(351, 352)이 상기 반도체 기둥들 사이를 Y 방향으로 배선되어 지나가고 기둥 전극(390)에 접속된 비트라인들(BL0, BL1, BL3)이 제 3 절연층(343) 위에 X 방향(미도시)으로 배선되어 있다. 상기 메탈층들(351, 352)의 층간에는 절연층들(341, 342, 343)이 적층되어 상호 절연된 구조이다. 상기 제 1 전극을 이루는 메탈층들(351, 352)은 2층 구조로 배선되어 워드라인들(WL0, WL1)에 각각 접속된다.
구체적으로 살펴보면, 상기 반도체 기판(315) 위에 중간층(335), 제 1 절연층(341), WL0에 접속된 제 1 메탈층(351), 제 2 절연층(342), WL1에 접속된 제 2 메탈층(352), 제 3 절연층(343)이 순차적으로 적층된 구조로서 Y 방향으로 배선되어 있다.
도 7은 도 4a에서 WL2와 WL4 사이에 놓인 반도체 기둥들(420, 422, 424)을 가로지르는 방향으로 절단하여 단면을 도시한 C-C' 단면도이다.
상기 반도체 기둥들(420, 422, 424) 위에는 메탈층들(390)이 적층되며 X 방향으로 배선되어 있다.
각각의 반도체 기둥의 내부에는 저농도로 도핑된 제 1 확산 영역(312)이 형성되어 있고, 반도체 기둥의 상단에는 고농도로 도핑된 제 2 확산 영역(311)이 형성되어 있다.
상기 반도체 기둥들 사이에는 중간층(335), 제 1 절연층(341), 제 2 절연층(342), 제 3 절연층(343)이 순차적으로 적층되어 있다.
상기 메탈층들(390)은 제 2 확산 영역(311)과 오믹 접촉(ohmic contact) 구조를 이루고 전기적으로 연결되어 각각의 기둥 전극이 되며 비트라인들(BL0, BL1, BL2)과 각각 접속된다.
본 발명의 일 실시예에 따른 도 4a 혹은 도 4b에 도시된 메모리 어레이(350 혹은 750)를 회로로 나타내면 도 8에 도시된 바와 같다. 여기에서 이해를 돕기 위해 메모리 셀들은 중간층과 다이오드를 함께 포함하는 것을 의미하는 임의적인 심볼로 표시되어 있다.
앞에서 상술한 바와 같이 워드라인과 비트라인이 교차하는 영역에 메모리 셀이 형성된다.
도 8에 도시된 바와 같이 메모리 어레이(360)는 단위 셀(250 혹은 650)이 행렬 구조로 배열되어 있고 단위 셀(250 혹은 650)에는 4개의 메모리 셀(255 혹은 655)이 집적되어 있다. 상기 단위 셀(250 혹은 650)이 점선으로 도 8에 도시되어 있다.
도 8에 도시된 바와 같이 상기 메모리 셀(255 혹은 655)의 비트라인은 다른 메모리 셀의 비트라인과 접속되고 열로 나열되어 비트라인 버스(BL0, BL1, BL2, …)를 이룬다.
상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0, GBL1, GBL2, …)와 연결되어, 읽기 회로 및 쓰기 회로와 데이터를 주고 받는다.
도 8에 도시된 바와 같이 상기 메모리 셀(255 혹은 655)의 워드라인 각각은 다른 메모리 셀의 워드라인과 접속되고 행으로 나열되어 워드라인 버스(WL0, WL1, WL2, WL3, WL4, …)를 이룬다. 상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다.
상기 메모리 셀(255 혹은 655)의 바디는 P-형 혹은 N형으로 도핑된 기판이나 웰이 될 수 있으나 본 발명의 일 실시예에서는 P-형 기판으로서 가정하며 다른 메모리 셀과 같이 공유하며 공통으로 VSB에 접속되어 있다.
본 발명의 일 실시예에 따른 메모리 어레이(350 혹은 750)에서 워드라인과 비트라인에 의해 선택된 메모리 셀을 구성하고 있는 중간층에 데이터가 저장된다. 로우 디코더(row decoder)에 의해 선택된 워드라인 내에서 컬럼 디코더(column decoder)에 의해 선택된 비트라인의 전기적인 상태에 따라 저장된다.
도 4b에 도시된 메모리 어레이(750)의 레이아웃에서 B-B' 및 C-C' 단면도는 도 4a에 도시된 메모리 어레이(350)의 단면도와 유사하므로 간결한 설명을 위해 생략되었으며 도 6과 도 7에 도시된 메모리 어레이에 대한 도면을 참조하면 될 것이다.
이하 본 발명의 일 실시예 따른 메모리 어레이 제조 방법은 도 5a에 도시된 메모리 어레이(350)의 A-A' 단면도를 기준으로 예시하여 구체적으로 상술된다.
본 발명에 따른 단위 셀(250)이 행과 열로 배열된 메모리 어레이(350)의 제조는 도 9에 도시된 바와 같이 반도체 기판(313)이 마련되는 것에서 시작된다.
상기 반도체 기판(313)은 P형이나 N형으로 도핑될 수 있다. 본 발명의 일 실시예서는 P형으로 도핑된 반도체 기판이라 가정하고 설명한다.
상기 반도체 기판(313)이 마련되면 이어서 도 10에 도시된 바와 같이 반도체 기판(313)에 트렌치(trench)를 형성하여 반도체 기둥들을 생성한다.
도 10에 도시된 바와 같이 가로(X) 방향 및 세로(Y, 미도시) 방향으로 일정한 간격을 두고 트렌치(trench)를 형성함으로써 트렌치가 안된 부분이 상기 반도체 기둥들이 되며 반도체 기둥들이 행과 열로 배열된 형태로 형성되며 반도체 기판(315)의 일부가 된다.
상기 트렌치 내부는 중간층과 메탈층들이 적층될 공간이 되며 반도체 기둥의 양 측면에 다층 구조로 Y 방향으로 지나가는 통로가 된다. 상기 트렌치의 깊이는 제 1 메탈층(351, 361)과 제 2 메탈층(352, 362)이 층간 절연층으로 서로 격리가 되고 트렌치 바닥면과도 격리되고, 최상층인 제 2 메탈층(352, 362)이 제 2 확산 영역보다 낮게 위치하도록 하여 정해진다.
이어서 도 11에 도시된 바와 같이 제 1 확산 영역(312)을 형성하기 위해 반도체 기판과 상보적인 도펀트, 즉 본 발명의 일 실시예에서는 N형 도펀트를 저농도로 반도체 기둥 내부(310)에 도핑한다. 바람직하게는 확산 방법을 통하여 수행될 수 있다.
상기 제 1 확산 영역(312)은 메모리 셀의 제 2 전극이 되며 저농도의 N형 반도체이므로, 중간층이 도통 상태가 되면 메탈층으로 이루어진 제 1 전극과 접속되어 쇼트키(Schottky) 다이오드가 형성된다.
이어서 도 12에 도시된 바와 같이 반도체 기둥 및 반도체 기판(315) 위에 중간층(335)이 형성된다. 상기 중간층이 절연막일 경우 얇은 산화막이 형성되며 산화막 형성은 열적 성장이나 증착을 통하여 수행될 수 있다.
상기 중간층이 가변저항체인 경우 증착을 통하여 수행될 수 있다. 상기 가변저항체는 저항변화 물질이나 상전이 물질, 혹은 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이다.
상기 저항변화 물질은 예를 들어 페로브스카이트(perowvskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질이 될 수 있다. 상기 저장변화 물질은 일정 전압에 의해 저저항 상태나 또는 고저항 상태로 전기저항이 변화하는 물질로, TiO2, NiO, HfO2, Al2O3, ZrO2, ZnO, Ta2O5 및 Nb2O5와 같은 2성분계 전이금속 산화물과 SrTiO3, HfAlO, HfSiO 및 HfTiO와 같은 3성분계 전이금속 산화물 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 또한, 저항변화 물질은 Cu가 도핑된 SiO2, Ag가 도핑된 SiO2, Cu가 도핑된 Ge-Se-Te화합물, Ag가 도핑된 Ge-Se-Te화합물, CuOx계 저항 변화 물질 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
상기 상전이 물질은 일정 전류에 의해 상(phase)이 결정질 또는 비정질로 전이되는 물질로서, 칼코제나이드계 화합물이 이용된다. 상(phase)이 전이되는 칼코제나이드계 화합물은 Ge, Te, Sb, In, Se 및 Sn의 조합으로 형성되는 2성분계 화합물, 3성분계 화합물, 4성분계 화합물과 이들에 Bi가 첨가된 것으로 이루어질 수 있다. 바람직하게는 상전이 물질은 Ge2Sb2Te5 또는 질소, 산소, SiO2, Bi2O3가 도핑된 Ge2Sb2Te5 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
이어서 도 13에 도시된 바와 같이 제 1 절연층(341)이 트렌치 내부로 적층된다.
이어서 도 14에 도시된 바와 같이 제 1 메탈층을 위한 메탈층(371)이 증착된다.
이어서 도 15에 도시된 바와 같이 상기 메탈층(371)이 양분되어 개별적인 제 1 메탈층들(351, 361)이 형성된다. 이것은 포토리소그래피와 식각을 이용하여 수행될 수 있다. 상기 메탈층(371)은 서로 이웃하는 단위 셀들의 경계가 포함된 상태로 개별적인 메탈층들로 이격되어야 하므로 패터닝된 것이다. 본 발명의 일 실시예에 따르면 상기 개별적인 제 1 메탈층들은 각각 워드라인들에 접속된 배선이 된다.
이어서 도 16에 도시된 바와 같이 제 2 절연층(342)이 트렌치 내부로 적층된다.
이어서 도 17에 도시된 바와 같이 제 2 메탈층을 위한 메탈층(372)이 증착된다.
상기 메탈층(372)은 앞으로 형성될 제 2 확산 영역보다 낮게 위치한다.
그 이유는 최상층인 상기 메탈층(372)이 중간층을 교차하는 영역을 기준으로 제 1 확산 영역을 포함하여 메탈층-중간층-반도체층 구조체, 즉 메모리 셀을 형성할 수 있도록 하기 위한 것이다.
이어서 도 18에 도시된 바와 같이 상기 메탈층(372)이 양분되어 개별적인 제 2 메탈층들(352, 362)이 형성된다. 이것은 포토리소그래피와 식각을 이용하여 수행될 수 있다. 앞에서 상술된 바와 같이 본 발명의 일 실시예에 따라 상기 개별적인 제 2 메탈층들은 각각 워드라인들에 접속된 배선이 된다.
이어서 도 19에 도시된 바와 같이 제 3 절연층(343)이 트렌치 내부로 적층되고 반도체 기둥(414, 424, 434)의 상단 표면을 기준으로 평탄화되는 것을 예시한다.
상기 평탄화는 CMP(Chemical Mechanical Planarization) 공정을 이용하여 수행될 수 있다. 평탄화하는 단계에서 절연층을 추가로 적층하거나 식각하여 표면의 높이를 조정하고 표면을 평탄화할 수 있다. 즉, 평탄화하는 단계는 상기 트렌치내에 적층된 최상층 절연층의 표면과 상기 반도체 기둥의 상단 표면 사이의 단차를 없애는 단계이다.
도 19에 도시된 바와 같이 평탄화 높이가 반도체 기둥의 상단 표면이 될 경우는 도 20에 도시된 바와 같이 제 2 확산 영역(311)에 자기정렬로 이온 임플란트될 수 있다.
또한 도 21에 도시된 바와 같이 반도체 기둥의 상단 표면 위에 기둥 전극인 메탈층(390)이 적층이 되면 그대로 제 2 확산 영역(311)과 접속되고 이웃하는 반도체 기둥의 기둥 전극과 접속될 수 있도록 같은 평면에서 배선될 수 있다.
따라서 별도의 컨택 홀(contact hole) 및 컨택 플러그(contact plug) 없이 수행될 수 있으므로 공정이 훨씬 간단하게 된다. 그 외 평탄화 높이가 반도체 기둥의 상단 표면보다 높을 경우 기둥 전극 메탈층을 위한 배선으로 통상적인 메탈 배선 방법이 수행되므로 제 2 확산 영역과 접속하기 위해 컨택 홀(contact hole) 및 컨택 플러그(contact plug)가 수반된다.
이어서 도 20에 도시된 바와 같이 제 2 확산 영역(311)이 형성된다. 이것은 고농도의 N형인 도펀트로 이온 임플란트되어 수행된다. 상기 제 2 확산 영역(311)은 메탈층과의 오믹 접촉(ohmic contact) 구조를 이루기 위해 형성된다. 도 19에서 반도체 기둥의 상단 표면을 기준으로 평탄화되어 제 3 절연층이 마스크 역할을 하므로 반도체 기둥의 상단 부분, 즉 제 2 확산 영역(311) 내로 자기정렬되어 임플란트된다.
이어서 도 21에 도시된 바와 같이 기둥 전극인 메탈층(390)이 증착되고 패터닝이 된다. 도 19에서 반도체 기둥의 상단 표면을 기준으로 평탄화되어 직접 메탈층이 적층되어 접속될 수 있으므로, 상기 메탈층(390)은 컨택 플러그(contact plug) 없이 제 2 확산 영역(311)에 직접 적층되고, X 방향으로 놓인 단위 셀들의 반도체 기둥들(414, 424, 434)과 접속된 배선이 된다. 따라서 반도체 기둥 전극을 형성하고 배선하는 공정이 단순하게 된다.
이하 본 발명의 다른 실시예에 따라 중간층이 다층형인 메모리 어레이의 제조 방법은 도 5b에 도시된 메모리 에레이(750)의 A-A' 단면도를 기준으로 예시하여 상술되는데, 중간층 관련된 제조 단계들을 제외하면 중간층이 일체형인 메모리 어레이 제조방법과 유사하므로, 중간층 관련 제조 단계들만을 구체적으로 설명한다.
본 발명의 다른 실시예에 따른 메모리 어레이는 중간층이 다층형인 경우로서, 도 11에 도시된 바와 같이 반도체 기둥들이 생성된 후에 중간층들이 메탈층들과 같이 다층 구조로 형성되므로 중간층이 일체형인 메모리 에레이와 차이가 있다.
구체적으로 도면을 참조하여 상술한다. 도 22에 도시된 바와 같이 트렌치 내부 바닥에 제 1 절연층(341)이 증착된다.
이어서 도 23에 도시된 바와 같이 중간층(333)이 증착된다.
이어서 도 24에 도시된 바와 같이 중간층(635)이 포토리소그래피와 식각을 이용하여 패터닝이 된다.
이어서 도 25에 도시된 바와 같이 제 1 메탈층(371)이 증착된다.
이어서 도 26에 도시된 바와 같이 제 1 메탈층(351, 361)이 포토리소그래피와 식각을 이용하여 패터닝이 된다.
이어서 도 27에 도시된 바와 같이 제 2 절연층(342)이 증착된다.
이후의 제 2층에서의 중간층 및 메탈층 제조 단계는 앞에서 상술한 제 1층에서의 중간층 및 메탈층 제조 방법와 동일하게 반복되므로 생략한다.
본 발명에 따른 일 실시예에 따른 전체적인 메모리의 구성은 도 28에 도시된 바와 같다.
간단히 구성을 살펴보면, 앞에서 상술된 메모리 어레이(350)가 있고 메모리 어레이(350)에서 필요한 VSB를 생성하는 VSB공급기(110)가 있다.
상기 프로그램이나 상전이, 저항변화를 위해 필요한 전압 전원인 VPP 전압을 생성하는 VPP생성기(190)가 있고, VPP생성기(190)에 의해 생성된 VPP는 로우 디코더(150), 컬럼 디코더(160) 그리고 쓰기 회로(170)에 공급된다.
상기 VPP생성기(190)에서 프로그램이나 상전이, 저항 변화 동작이 아닐때에는 VPP 전압이 VCC전압으로 조정된다.
또한 상기 메모리 어레이(350)에서 워드라인을 선택하는 로우 디코더(150)가 있고 비트라인을 선택하는 컬럼 디코더(160)가 있다.
도 28에 도시된 바와 같이 상기 로우 디코더(150) 및 컬럼 디코더(160)는 입출력기(130)로부터 어드레스 버스를 공급받고 제어기(120)에 의해 제어되면서 어드레스를 디코딩한다. 상기 로우 디코더(150)는 프로그램이나 상전이, 저항변화 동작을 위해 VPP 전압이 필요하므로 VPP 생성기(190)로부터 VPP 전압을 공급받는다.
데이터 쓰기 동작에 필요한 쓰기 회로(170)가 있으며 쓰기 회로(170)는 입출력기(130)로 부터 데이터 버스를 공급받고 제어기(120)의 제어에 의해 글로벌 비트라인 버스(GBL0, GBL1, GBL2, … )인 GBL에 전달한다.
도 28에 도시된 바와 같이 데이터 읽기 동작에 필요한 읽기 회로(180)가 있다. 저장된 데이터가 글로벌 비트라인 버스(GBL0, GBL1, GBL2, …)인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지 및 증폭하여 디지탈 신호로 바꾸어 입출력기(130)에 전달된다.
전술한 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수많은 실시예가 가능함이 인지되어야 할 것이다. 상기 실시예들은 단지 예시일뿐이며 본 발명의 범위,응용, 또는 구성을 한정하고자 의도된 것아 아님이 인지되어야 할 것이다.
110 : VSB공급기 120 : 제어기
130 : 입출력기
150 : 로우 디코더 160 : 컬럼 디코더
170 : 쓰기 회로 180 : 읽기 회로
190 : VPP 생성기
200, 250, 600, 650 : 단위 셀
255, 520, 521, 522, 523, 524, 525, 530, 531, 532, 533, 534, 535,
540, 541, 542, 543, 544, 545, 550, 551, 552, 553, 554, 555, 655 : 메모리 셀
302, 304 : 제 2 전극 305 : 캐퍼시터
307 : 다이오드
310, 312 : 제 1 확산 영역 311 : 제 2 확산 영역
313, 315 : 반도체 기판 331 : 절연막
333, 335, 635 : 중간층
337 : 가변저항체 339 : 가변저항
341, 342, 343 : 절연층
350, 360, 750 : 메모리 어레이
351, 352, 361, 362, 371, 372, 391, 393 : 제 1 전극 메탈층
358, 368 : 제 1 전극 메탈층들 381 : 저항성 경로
390 : 기둥 전극 메탈층
392 : 컨택 플러그
410, 412, 420, 422, 424, 430, 432, 434, 490 : 반도체 기둥

Claims (15)

  1. 고집적 비휘발성 메모리에 있어서,
    반도체 기판에 수직으로 형성된 반도체 기둥과, 상기 반도체 기둥의 측면에 적층된 중간층과, 상기 중간층을 사이에 두고 상기 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층(제 1 전극)들과, 상기 반도체 기둥의 상단에 접속된 메탈층(기둥 전극)을 포함하고,
    상기 반도체 기둥은 내부에 저농도의 도펀트로 도핑된 제 1 확산 영역(제 2 전극)과, 상기 반도체 기둥의 상단에 접속된 메탈층(기둥 전극)과 오믹 접촉(ohmic contact) 구조를 형성하기 위해 상단 부분에 고농도의 도펀트로 도핑된 제 2 확산 영역으로 이루어지고,
    상기 다층 구조의 메탈층(제 1 전극)들에 의해 교차된 영역들을 기준으로 메탈층(제 1 전극)-중간층-제 1 확산 영역(제 2 전극) 구조체로 형성되는 다수의 메모리 셀들로 이루어지고,
    상기 반도체 기둥의 제 1 확산 영역은 반도체 기둥에 집적되는 다수의 메모리 셀들의 제 2 전극으로서 공통 전극이 되며, 상기 다층 구조의 메탈층들 각각은 상기 메모리 셀의 제 1 전극으로서 개별 전극이 되며, 상기 중간층이 도통상태로 전환되면 상기 제 1 전극과 제 2 전극은 쇼트키 다이오드가 되는 것을 특징으로 하는 고집적 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 중간층은 절연막 또는 가변저항체인 것을 특징으로 하는 고집적 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 반도체 기둥의 상단에 접속된 메탈층(기둥 전극)과 상기 반도체 기둥의 상단 부분에 형성된 제 2 확산 영역은 오믹 접촉(ohmic contact) 구조를 형성하는 것을 특징으로 하는 고집적 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 반도체 기둥의 측면과 다층으로 교차되는 다층 구조의 메탈층(제 1 전극)들에 있어서, 상기 다층 구조의 메탈층들 중 최상층 메탈층은 수평으로 메탈층(제 1 전극)-중간층-제 1 확산 영역(제 2 전극) 구조체를 이룰 수 있도록 상기 반도체 기둥의 제 2 확산 영역보다 낮게 위치하는 것을 특징으로 하는 고집적 비휘발성 메모리.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 고집적 비휘발성 메모리를 제조하는 방법에 있어서,
    가로 방향과 세로 방향으로 일정한 간격을 반복하여 반도체 기판의 표면에서 내부로 트렌치(Trench)를 형성함으로써 반도체 기판에 행렬 구조로 배열되는 반도체 기둥을 생성하는 단계와,
    상기 반도체 기둥 내부에 제 1 확산 영역(제 2 전극)을 형성하는 단계와,
    상기 반도체 기둥의 측면에 중간층을 형성하는 단계와,
    상기 트렌치내에 다층 구조의 메탈층(제 1 전극)들과 절연층을 적층하는 단계와,
    평탄화하는 단계로서, 상기 트렌치내에 적층된 최상층 절연층의 표면과 상기 반도체 기둥의 상단 표면 사이의 단차를 없애는 단계와,
    상기 반도체 기둥의 상단에 제 2 확산 영역을 형성하는 단계와,
    상기 반도체 기둥의 상단에 기둥 전극인 메탈층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 고집적 비휘발성 메모리의 제조방법.
  9. 삭제
  10. 제 8항에 있어서,
    상기 반도체 기둥 내부에 제 1 확산 영역(제 2 전극)을 형성하는 단계는,
    반도체 기둥 내부로 반도체 기판과 상보적인 도펀트를 저농도로 도핑시키는 것을 특징으로 하는 고집적 비휘발성 메모리의 제조방법.
  11. 제 8항에 있어서,
    반도체 기둥의 측면에 중간층을 형성하는 단계는
    상기 중간층을 상기 반도체 기둥의 측면에 일체형으로 덮는 구조이거나 또는 상기 다층 구조의 메탈층(제 1 전극)들과 대응되는 다층 구조로 상기 반도체 기둥의 측면에 적층하는 것을 특징으로 하는 고집적 비휘발성 메모리의 제조방법.
  12. 제 8항에 있어서,
    상기 다층 구조의 메탈층(제 1 전극)들을 형성하는 단계는
    메탈층들이 중간층을 사이에 두고 반도체 기둥의 측면과 교차되도록 인접하여 적층되되, 복수 개의 메탈층이 다층 구조로 적층되는 단계와,
    상기 메탈층들 사이에 절연층이 적층되는 단계를 포함하며,
    반도체 기둥을 생성하기 위해 형성된 트렌치 내부로 먼저 절연층이 적층된 후, 메탈층과 절연층이 순차적으로 반복되어 적층되고, 표준 메탈 배선 공정에 따라 회로의 배선에 부합되도록 메탈층이 패터닝되는 것을 특징으로 하는 고집적 비휘발성 메모리의 제조방법.
  13. 제 8항에 있어서,
    상기 평탄화하는 단계는 상기 트렌치내에 적층된 최상층 절연층의 표면을 상기 반도체 기둥의 상단 표면과 일치시키는 단계로서,
    반도체 기둥을 생성하기 위해 형성된 트렌치 내부에 다층 구조의 메탈층(제 1 전극)들과 절연층이 채워진 후, 절연층을 추가로 적층하거나 식각하여 표면의 높이를 조정하고 표면을 평탄화하는 것을 특징으로 하는 고집적 비휘발성 메모리의 제조방법.
  14. 제 8항에 있어서,
    상기 반도체 기둥의 상단에 제 2 확산 영역을 형성하는 단계는
    반도체 기둥의 상단에 접속될 메탈층(기둥 전극)과 오믹 접촉(ohmic contact) 구조를 형성하기 위해 고농도의 도펀트로 자기정렬로 이온 임플란트되어 형성되는 것을 특징으로 하는 고집적 비휘발성 메모리의 제조방법.
  15. 삭제
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