KR101202199B1 - 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품 - Google Patents
3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품 Download PDFInfo
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Abstract
3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품을 제공한다. 상기 저항 변화 메모리 소자는 기판 상에 일 방향으로 배치된 제1 비트라인을 구비한다. 상기 제1 비트라인 상에 상기 제1 비트라인에 교차하는 워드라인이 위치한다. 상기 한 쌍의 제1 비트라인과 워드라인 사이에 하부 크로스포인트 가변저항체가 위치한다. 상기 비트라인과 상기 워드라인의 측벽을 노출시키는 콘택홀 내에 도전성 필라가 위치한다. 상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막이 위치한다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 자세하게는 저항 변화 메모리 소자에 관한 것이다.
현재 비휘발성 메모리로 상용화된 플래시 메모리의 경우, 전하저장층 내에 전하를 저장 또는 제거함에 따른 문턱 전압의 변화를 사용한다. 상기 전하저장층은 폴리 실리콘막인 부유 게이트 또는 실리콘 질화막인 전하 트랩층일 수 있다. 최근, 상기 플래시 메모리 소자에 비해 소비전력이 낮고 집적도가 높은 새로운 차세대 비휘발성 메모리 소자들이 연구되고 있다. 상기 차세대 비휘발성 메모리 소자들의 예로는 상변화형 메모리 소자(phase change RAM; PRAM), 자기 메모리 소자(magnetic RAM; MRAM) 및 저항 변화 메모리 소자(resistance change RAM; ReRAM)가 있다.
상기 차세대 비휘발성 메모리 소자들 중 PRAM이 가장 먼저 상용화되었으나, 상기 PRAM은 집적도를 향상시키기 어려운 문제점에 직면하고 있다. 이에 대한 대안으로 ReRAM이 개발되고 있고, ReRAM의 집적도를 향상시킬 수 있는 구체적인 방안에 대한 연구가 계속 진행되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 크게 향상될 수 있는 저항 변화 메모리 소자, 이의 동작방법 및 이를 포함하는 전자제품을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자를 제공한다. 상기 저항 변화 메모리 소자는 기판 상에 일 방향으로 배치된 제1 비트라인을 구비한다. 상기 제1 비트라인 상에 상기 제1 비트라인에 교차하는 워드라인이 위치한다. 상기 한 쌍의 제1 비트라인과 워드라인 사이에 하부 크로스포인트 가변저항체가 위치한다. 상기 비트라인과 상기 워드라인의 측벽을 노출시키는 콘택홀 내에 도전성 필라가 위치한다. 상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막이 위치한다.
상기 워드라인 상에 상기 워드라인에 교차하는 제2 비트라인이 위치할 수 있다. 상기 한 쌍의 워드라인과 제2 비트라인 사이에 상부 크로스포인트 가변저항체가 위치할 수 있다.
상기 제1 비트라인과 상기 하부 크로스포인트 가변저항체 사이, 또는 상기 하부 크로스포인트 가변저항체와 상기 워드라인 사이에 하부 선택소자가 위치할 수 있다.
상기 도전성 필라의 측벽과 상기 사이드월 가변저항물질막 사이, 또는 상기 사이드월 가변저항물질막과 상기 워드라인의 측벽 사이 및 상기 사이드월 가변저항물질막과 상기 제1 비트라인의 측벽 사이에 사이드월 선택소자가 위치할 수 있다.
상기 사이드월 가변저항물질막 및 상기 하부 크로스포인트 가변저항체는 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자 어레이를 제공한다. 상기 어레이는 기판 상에 서로 평행하게 배열된 한 쌍의 제1 비트라인들을 구비한다. 상기 제1 비트라인들 상에 상기 제1 비트라인들에 교차하고 서로 평행하게 배열된 워드라인들이 위치한다. 서로 교차하는 한 쌍의 제1 비트라인과 워드라인 사이에 하부 크로스포인트 가변저항체들이 위치한다. 상기 제1 비트라인들의 서로 마주보는 한 쌍의 측벽들과 상기 워드라인들의 서로 마주보는 한 쌍의 측벽들을 노출시키는 콘택홀 내에 도전성 필라(conductive pillar)가 위치한다. 상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막이 위치한다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자제품을 제공한다. 상기 저항 변화 메모리 소자는 기판 상에 일 방향으로 배치된 제1 비트라인, 상기 제1 비트라인 상에 상기 제1 비트라인에 교차하는 워드라인, 상기 한 쌍의 제1 비트라인과 워드라인 사이에 위치하는 하부 크로스포인트 가변저항체, 상기 비트라인과 상기 워드라인의 측벽을 노출시키는 콘택홀 내에 위치하는 도전성 필라, 및 상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막을 구비한다.
본 발명에 따르면, 저항 변화 메모리 소자는 한 쌍의 비트라인과 워드라인 사이에 위치하는 하부 크로스포인트 가변저항체, 및 상기 비트라인과 도전성 필라 사이와 상기 워드라인과 상기 도전성 필라 사이에 위치하는 사이드월 가변저항체들을 구비하여, 단위 셀 내에 복수 개의 가변저항체들을 형성할 수 있어 집적도가 크게 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이 중 일부 단위층을 나타낸 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부 분해사시도이다.
도 3은 도 1 및 도 2에 도시된 저항 변화 메모리 소자 어레이의 일부를 나타낸 등가회로도(equivalent circuit diagram)이다.
도 4a 내지 도 4n은 도 2의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들에 한정하여 공정단계 별로 나타낸 단면도들이다.
도 5은 본 발명의 다른 실시예에 따른 저항 변화 메모리 소자 어레이 중 일부 단위층을 나타낸 레이아웃도이다.
도 6a 내지 도 6d는 도 5의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들을 각각 나타낸 단면도들이다.
도 7a 및 도 7b는 도 1 내지 도 3, 및 도 4a 내지 도 4i를 참조하여 설명한 실시예에 따른 저항 변화 메모리의 데이터 기입 동작을 설명하기 위한 등가회로도들이다.
도 8a 및 도 8b는 도 1 내지 도 3, 및 도 4a 내지 도 4i를 참조하여 설명한 실시예에 따른 저항 변화 메모리의 데이터 읽기 동작을 설명하기 위한 등가회로도들이다.
도 9는 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부 분해사시도이다.
도 3은 도 1 및 도 2에 도시된 저항 변화 메모리 소자 어레이의 일부를 나타낸 등가회로도(equivalent circuit diagram)이다.
도 4a 내지 도 4n은 도 2의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들에 한정하여 공정단계 별로 나타낸 단면도들이다.
도 5은 본 발명의 다른 실시예에 따른 저항 변화 메모리 소자 어레이 중 일부 단위층을 나타낸 레이아웃도이다.
도 6a 내지 도 6d는 도 5의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들을 각각 나타낸 단면도들이다.
도 7a 및 도 7b는 도 1 내지 도 3, 및 도 4a 내지 도 4i를 참조하여 설명한 실시예에 따른 저항 변화 메모리의 데이터 기입 동작을 설명하기 위한 등가회로도들이다.
도 8a 및 도 8b는 도 1 내지 도 3, 및 도 4a 내지 도 4i를 참조하여 설명한 실시예에 따른 저항 변화 메모리의 데이터 읽기 동작을 설명하기 위한 등가회로도들이다.
도 9는 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 명세서에서 비트라인과 워드라인은 신호선을 구분하기 위해 사용된 용어이며, 서로 반대로 호칭될 수도 있다. 또한, 상부 및 하부는 구성요소를 구분하기 위해 사용된 용어이며, 서로 반대로 호칭될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이 중 일부 단위층을 나타낸 레이아웃도이다. 도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부 분해사시도이다. 도 4i는 도 2의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들을 나타낸 단면도이다.
도 1, 도 2, 및 도 4i를 참조하면, 기판(100) 상에 복수개의 비트라인들(DV(i), i=1)이 배치된다. 상기 비트라인들(DV(i), i=1)은 서로 평행하게 배치될 수 있다. 상기 비트라인들(DV(i), i=1)의 상부에 상기 비트라인들(DV(i), i=1)에 교차하고 서로 평행하게 배열된 워드라인들(DH(i), i=1)이 위치할 수 있다. 상기 비트라인들(DV(i), i=1)과 상기 워드라인들(DH(i), i=1)의 사이에 이들이 중첩되는 부분들에 한정되어 하부 크로스포인트 가변저항체들(CR(i), i=1)이 각각 배치된다.
상기 워드라인들(DH(i), i=1) 상에 상기 하부 크로스포인트 가변저항체들(CR(i), i=1)에 정렬된 상부 크로스포인트 가변저항체들(CR(i)′, i=1)이 배치된다.
상기 비트라인들(DV(i), i=1), 상기 워드라인들(DH(i), i=1), 상기 하부 크로스포인트 가변저항체들(CR(i), i=1), 및 상기 상부 크로스포인트 가변저항체들(CR(i)′, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다.
본 실시예에 따른 저항 변화 메모리 소자 어레이는 차례로 적층된 복수개 의 단위층들을 구비할 수 있다. 일 예로서, 제1 단위층(Li, i=1) 상에 제2 단위층(Li, i=2)과 제3 단위층(Li, i=3)이 차례로 적층된 형태를 가질 수 있다. 한편, 최상부층 예를 들어, 상기 제3 단위층(Li, i=3)은 상부 크로스포인트 가변저항체들을 포함하지 않을 수 있다.
상기 각 단위층에 구비된 비트라인들(DV(i))은 다른 단위층에 구비된 비트라인들(DV(i))에 정렬 배치되고, 상기 각 단위층에 구비된 워드라인들(DH(i)) 또한 다른 단위층에 구비된 워드라인들(DH(i))에 정렬 배치될 수 있다. 또한, 각 단위층 내에서 비트라인들(DV(i))과 워드라인들(DH(i))사이에 이들이 중첩되는 부분들에 한정되어 상기 하부 크로스포인트 가변저항체들(CR(i))이 각각 배치되며, 일 단위층의 워드라인들(DH(i))과 그 상부 단위층의 비트라인들(DV(i)) 사이에 이들이 중첩되는 부분들에 한정되어 상기 상부 크로스포인트 가변저항체들(CR(i)′)이 각각 배치될 수 있다.
상기 비트라인들(DV(i))의 서로 마주보는 한 쌍의 측벽들과 상기 워드라인들(DH(i))의 서로 마주보는 한 쌍의 측벽들로 둘러싸인 각 공간 내에 콘택홀(CH)을 형성할 수 있다. 상기 각 콘택홀(CH)은 상기 비트라인들(DV(i))의 서로 마주보는 한 쌍의 측벽들과 상기 워드라인들(DH(i))의 서로 마주보는 한 쌍의 측벽들을 노출시킨다.
상기 콘택홀들(CH) 내에 도전성 필라들(CF)이 각각 배치된다. 또한, 상기 콘택홀들(CH) 내에 상기 도전성 필라들(CF)의 외주를 감싸는 사이드월 가변저항물질막(SRL)이 위치한다. 상기 사이드월 가변저항물질막(SRL)은 상기 도전성 필라(CF)와 상기 도전성 필라(CF)의 측벽과 중첩하는 한 쌍의 비트라인들(DV(i)) 사이에 배치된 한 쌍의 사이드월 가변저항체들(SR1, SR2), 그리고 상기 도전성 필라(CF)와 상기 도전성 필라(CF)의 측벽과 중첩하는 한 쌍의 워드라인들(DH(i)) 사이에 배치된 다른 한 쌍의 사이드월 가변저항체들(SR3, SR4)을 구비한다. 상기 사이드월 가변저항물질막(SRL)은 상기 도전성 필라(CF)와 상기 비트라인 또는 워드라인(DV(i) 또는 DH(i)) 사이의 전압 차이에 따라 그 내부에 도전성 경로가 형성(저저항 상태)되거나 형성된 도전성 경로가 단절(고저항 상태)되기도 한다. 이러한 도전성 경로는 상기 도전성 필라(CF)와 상기 비트라인 또는 워드라인(DV(i) 또는 DH(i))이 중첩하는 극히 작은 면적에서만 생성되므로, 복수 개의 사이드월 가변저항체들(SR1, SR2, SR3, SR4)이 하나의 사이드월 가변저항물질막(SRL) 내에 형성되어 하나의 도전성 필라(CF)를 전극으로서 공유하더라도, 이들 사이드월 가변저항체들(SR1, SR2, SR3, SR4) 각각에 별개의 데이터를 기입할 수 있고 또한 기입된 데이터들을 혼동하지 않고 읽을 수 있다.
또한, 상기 하부 또는 상부 크로스포인트 가변저항체들(CR(i), CR(i)′)의 각각은 상기 비트라인들(DV(i))과 상기 워드라인들(DH(i)) 사이에 배치되어, 상기 비트라인들(DV(i))과 상기 워드라인들(DH(i)) 사이의 전압 차이에 따라 그 내부에 도전성 경로가 형성(저저항 상태)되거나 형성된 도전성 경로가 단절(고저항 상태)되기도 한다. 따라서, 이들 하부 또는 상부 크로스포인트 가변저항체들(CR(i), CR(i)′) 각각에 별개의 데이터를 기입할 수 있고 또한 기입된 데이터들을 혼동하지 않고 읽을 수 있다.
상기 단위 셀(UC)은 상기 비트라인들(DV(i))의 피치(pitch)가 2F이고 상기 워드라인들(DH(i))의 피치가 2F일 때, 4F2의 면적을 가질 수 있다. 만약, 상기 단위층이 하나만 적층된 경우, 단위 셀(UC) 내에 6 개의 가변 저항체들(SR1, SR2, SR3, SR4, CR(i), CR(i)′)이 형성될 수 있다. 따라서, 4F2의 면적에 6개의 가변 저항체들(SR1, SR2, SR3, SR4, CR(i), CR(i)′)이 형성되어, 저항 변화 메모리 소자의 집적도가 향상될 수 있다. 이에 더하여, 상기 단위층이 i개(i=양의 정수)의 층으로 형성되는 경우에는 소자 집적도가 더욱 향상될 수 있다.
상기 사이드월 가변저항물질막(SRL) 또는 상기 크로스포인트 가변저항체들(CR(i), CR(i)′)은 바이폴라특성 또는 유니폴라특성을 나타낼 수 있다. 상기 사이드월 가변저항물질막(SRL) 또는 상기 크로스포인트 가변저항체들(CR(i), CR(i)′)은 일 예로서, 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 상기 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 상기 전이금속 산화물막은 HfO2-x, MnO2-x, ZrO2-x, Y2O3-x, TiO2-x, NiO1-y, Nb2O5-x, Ta2O5-x, CuO1-y, Fe2O3-x (일 예로서, 0≤x≤1.5, 0≤y≤0.5) 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 상기 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 상기 칼코게나이드막은 GeSbTe막, GeTeO(예를 들어, Ge2Te2O5)일 수 있고, 상기 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막, PCMO(Pr1-XCaXMnO3, 0<X<1)막, 또는 LCMO(La1-XCaXMnO3, 0<X<1, 일 예로서 X는 0.3)막일 수 있다. 또한, 상기 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다. 또는, 상기 사이드월 가변저항물질막(SRL) 또는 상기 크로스포인트 가변저항체들(CR(i), CR(i)′)은 확산성 금속막 예를 들어, Cu막 또는 Ag막과 전해질막 예를 들어, 탄소막 또는 망간 산화막의 이중층일 수 있다.
도 3은 도 1 및 도 2에 도시된 저항 변화 메모리 소자 어레이의 일부를 나타낸 등가회로도(equivalent circuit diagram)이다.
도 3을 참조하면, 저항 변화 메모리 소자 어레이는 단위층 내에 서로 평행한 복수개의 비트라인들(DV(i))과 상기 비트라인들(DV(i))에 교차하고 서로 평행한 복수개의 워드라인들(DH(i))을 구비한다.
한 쌍의 비트라인들(DV(i))과 이에 교차하는 한 쌍의 워드라인들(DH(i))에 의해 단위 셀(UC)이 정의된다. 상기 단위 셀(UC)은 4개의 사이드월 가변저항체들(SR1, SR2, SR3, SR4)을 구비한다. 상기 4개의 사이드월 가변저항체들(SR1, SR2, SR3, SR4)은 그들의 일단들이 하나의 공통 노드에 접속하고, 타단들은 이들에 인접하는 한 쌍의 비트라인들(DV(i))과 한 쌍의 워드라인들(DH(i))에 각각 접속할 수 있다. 상기 공통 노드는 도전성 필라(CF)일 수 있다.
또한, 상기 단위 셀(UC)은 서로 교차하는 비트라인들(DV(i))과 워드라인들(DH(i))의 교차점들에 각각 위치하는 하부 크로스포인트 가변저항체들(CR(i))을 갖는다. 상기 각 하부 크로스포인트 가변저항체(CR(i))는 상기 비트라인(DV(i))과 상기 워드라인(DH(i))에 각각 접속된 양단들을 갖는다.
상기 비트라인들(DV(i))과 상기 워드라인들(DH(i))은 i번째 단위층을 구성하고, i는 2 이상의 정수일 수 있는데, 이 경우 상기 단위 셀(UC) 내에 구비된 사이드월 가변저항체들(SR1, SR2, SR3, SR4) 및 하부 크로스포인트 가변저항체(CR(i)) 또한 i개의 층으로 적층될 수 있다. 이 때, 상기 단위 셀(UC)은 하부 단위층에 구비된 워드라인들(DH(i))과 바로 위의 상부 단위층에 구비된 비트라인들(DV(i)) 사이에 이들이 교차하는 교차점들에 각각 위치하는 상부 크로스포인트 가변저항체들(CR(i)′)을 구비할 수 있다.
도 4a 내지 도 4n은 도 2의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들에 한정하여 공정단계 별로 나타낸 단면도들이다.
도 2 및 도 4a를 참조하면, 기판(100)을 제공한다. 상기 기판(100) 상에 제1 데이터 도전막(미도시) 및 제1 크로스포인트 가변저항물질막(미도시)을 차례로 형성한다. 상기 제1 데이터 도전막은 TiN막, W막, 또는 Pt막일 수 있다. 상기 제1 크로스포인트 가변저항물질막 및 상기 제1 데이터 도전막을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제1 비트라인들(DV(i), i=1)과 이들이 상부에 적층된 제1 하부 크로스포인트 가변저항체들(CR(i), i=1)을 형성한다.
도 2 및 도 4b를 참조하면, 상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1) 상에 제1 배선간 절연막(110_i, i=1)을 형성한 후, 상기 제1 배선간 절연막(110_i, i=1)을 상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1)이 노출될 때까지 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화할 수 있다. 상기 제1 배선간 절연막(110_i, i=1)은 실리콘 산화막일 수 있다.
상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1) 및 상기 제1 배선간 절연막(110_i, i=1) 상에 제2 데이터 도전막(115_2)과 제2 크로스포인트 가변저항물질막(117-2)을 차례로 형성한다. 상기 제2 데이터 도전막(115_2)은 TiN막, W막, 또는 Pt막일 수 있다.
도 2 및 도 4c를 참조하면, 상기 제2 크로스포인트 가변저항물질막(117-2) 및 상기 제2 데이터 도전막(115_2)을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제1 워드라인들(DH(i), i=1)과 이들이 상부에 적층된 제1 상부 크로스포인트 가변저항체들(CR(i)′, i=1)을 형성한다.
그 후, 상기 서로 평행한 복수개의 제1 워드라인들(DH(i), i=1) 사이에 노출된 상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1)을 식각하여 상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1)을 상기 제1 비트라인들(DV(i), i=1)과 상기 제1 워드라인들(DH(i), i=1)이 중첩되는 부분으로 한정시킨다.
도 2 및 도 4d를 참조하면, 상기 제1 상부 크로스포인트 가변저항체들(CR(i)′, i=1) 상에 제2 배선간 절연막(120_i, i=1)을 형성한 후, 상기 제2 배선간 절연막(120_i, i=1)을 상기 제1 상부 크로스포인트 가변저항체들(CR(i)′, i=1)이 노출될 때까지 CMP법 등을 사용하여 평탄화할 수 있다.
상기 제1 상부 크로스포인트 가변저항체들(CR(i)′, i=1) 및 상기 제2 배선간 절연막(120_i, i=1) 상에 제3 데이터 도전막(115_3) 및 제3 크로스포인트 가변저항물질막(117-3)을 차례로 형성한다.
도 2 및 도 4e를 참조하면, 상기 제3 크로스포인트 가변저항물질막(117-3) 및 상기 제3 데이터 도전막(115_3)을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제2 비트라인들(DV(i), i=2)과 이들이 상부에 적층된 제2 하부 크로스포인트 가변저항패턴들(CR(i), i=2)을 형성한다. 그 후, 상기 서로 평행한 복수개의 제2 비트라인들(DV(i), i=2) 사이에 노출된 상기 제1 상부 크로스포인트 가변저항패턴들(CR(i)′, i=1)를 식각하여 상기 제1 상부 크로스포인트 가변저항패턴들(CR(i)′, i=1)을 상기 제1 워드라인들(DH(i), i=1)과 상기 제2 비트라인들(DV(i), i=2)이 중첩되는 부분으로 한정시킨다. 그 결과, 상기 제1 상부 크로스포인트 가변저항패턴들(CR(i)′, i=1)은 상기 제1 하부 크로스포인트 가변저항패턴들(CR(i), i=1)에 정렬될 수 있다.
상기 제1 비트라인들(DV(i), i=1), 상기 제1 워드라인들(DH(i), i=1), 상기 제1 비트라인들(DV(i), i=1)과 상기 제1 워드라인들(DH(i), i=1) 사이에 이들이 중첩되는 부분으로 한정된 상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1), 상기 제1 워드라인들(DH(i), i=1) 상부에 위치하고 상기 제1 하부 크로스포인트 가변저항체들(CR(i), i=1)에 정렬된 상기 제1 상부 크로스포인트 가변저항패턴들(CR(i)′, i=1), 상기 제1 배선간 절연막(110_i, i=1), 및 상기 제2 배선간 절연막(120_i, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다.
도 2 및 도 4f를 참조하면, 도 4b 내지 도 4e를 참조하여 설명한 공정을 반복 진행하여 상기 제2 비트라인들(DV(i), i=2), 제2 워드라인들(DH(i), i=2), 상기 제2 비트라인들(DV(i), i=2)과 상기 제2 워드라인들(DH(i), i=2) 사이에 이들이 중첩되는 부분으로 한정된 상기 제2 하부 크로스포인트 가변저항체들(CR(i), i=2), 상기 제2 워드라인들(DH(i), i=2) 상부에 위치하고 상기 제2 하부 크로스포인트 가변저항체들(CR(i), i=2)에 정렬된 제2 상부 크로스포인트 가변저항패턴들(CR(i)′, i=2), 제3 배선간 절연막(110_i, i=2), 및 상기 제4 배선간 절연막(120_i, i=2)으로 구성된 제2 단위층(Li, i=1)을 형성할 수 있다.
또한, 상기 제2 상부 크로스포인트 가변저항패턴들(CR(i)′, i=2) 상에 제3 비트라인들(DV(i), i=3)과 제3 하부 크로스포인트 가변저항패턴들(CR(i), i=3)이 차례로 적층된다.
도 2 및 도 4g를 참조하면, 상기 제3 하부 크로스포인트 가변저항체들(CR(i), i=3) 상에 제5 배선간 절연막(110_i, i=3)을 형성한 후, 상기 제5 배선간 절연막(110_i, i=3)을 상기 제3 하부 크로스포인트 가변저항체들(CR(i), i=3)이 노출될 때까지 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화할 수 있다.
상기 제3 하부 크로스포인트 가변저항체들(CR(i), i=3) 및 상기 제5 배선간 절연막(110_i, i=3) 상에 상기 제2 워드라인들(DH(i), i=2)에 정렬된 서로 평행한 복수개의 제3 워드라인들(DH(i), i=3)을 형성한다. 그 후, 상기 서로 평행한 복수개의 제3 워드라인들(DH(i), i=3) 사이에 노출된 상기 제3 하부 크로스포인트 가변저항체들(CR(i), i=3)을 식각하여 상기 제3 하부 크로스포인트 가변저항체들(CR(i), i=3)을 상기 제3 비트라인들(DV(i), i=3)과 상기 제3 워드라인들(DH(i), i=3)이 중첩되는 부분으로 한정시킨다.
도 2 및 도 4h를 참조하면, 상기 비트라인들(DV(i), i=1, 2, 3)의 서로 마주보는 한 쌍의 측벽들과 상기 워드라인들(DH(i), i=1, 2, 3)의 서로 마주보는 한 쌍의 측벽들로 둘러싸인 각 공간 내에 콘택홀(CH)을 형성할 수 있다. 상기 각 콘택홀(CH)은 상기 비트라인들(DV(i), i=1, 2, 3)의 서로 마주보는 한 쌍의 측벽들과 상기 워드라인들(DH(i), i=1, 2, 3)의 서로 마주보는 한 쌍의 측벽들을 노출시킨다. 그러나, 상기 각 콘택홀(CH)은 상기 비트라인들(DV(i), i=1, 2, 3)과 상기 워드라인들(DH(i), i=1, 2, 3)이 만나는 모서리부를 노출시키지 않도록 형성되어, 상기 비트라인들(DV(i), i=1, 2, 3)과 상기 워드라인들(DH(i), i=1, 2, 3)이 서로 단락되지 않을 수 있다.
도 2 및 도 4i을 참조하면, 상기 콘택홀(CH) 내에 상기 콘택홀(CH)의 측벽을 콘포말(conformal)하게 덮는 사이드월 가변저항물질막(SRL)을 형성한다. 그 결과, 상기 사이드월 가변저항물질막(SRL)은 상기 비트라인들(DV(i), i=1, 2, 3)의 서로 마주보는 측벽들과 상기 워드라인들(DH(i), i=1, 2, 3)의 서로 마주보는 측벽들을 덮을 수 있다.
상기 사이드월 가변저항물질막(SRL)은 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition) 또는 원자층증착법(ALD)을 사용하여 형성할 수 있다.
상기 사이드월 가변저항물질막(SRL)으로 둘러싸인 콘택홀들(CH) 내에 복수개의 도전성 필라들(CF)이 각각 배치된다. 그 결과, 상기 콘택홀들(CH) 내에서 상기 사이드월 가변저항물질막(SRL)은 상기 도전성 필라들(CF)의 외주를 감싸도록 형성될 수 있다.
도 5은 본 발명의 다른 실시예에 따른 저항 변화 메모리 소자 어레이 중 일부 단위층을 나타낸 레이아웃도이다. 도 6a 내지 도 6d는 도 5의 절단선들 Ⅱa-Ⅱa, Ⅱb-Ⅱb, Ⅲa-Ⅲa, 및 Ⅲb-Ⅲb를 따라 취해진 단면들을 각각 나타낸 단면도들이다. 본 실시예에 따른 저항 변화 메모리 소자 어레이는 후술하는 것을 제외하고는 도 1, 도 2, 및 도 4i를 참조하여 설명한 저항 변화 메모리 소자 어레이와 동일할 수 있다.
도 5, 도 6a, 도 6b, 도 6c, 및 도 6d를 참조하면, 하부 단위층의 비트라인(DV(i), 예를 들어 i=1)과 그 상부의 하부 크로스포인트 가변저항체(CR(1)) 사이에 하부 선택소자가 위치할 수 있다. 상기 하부 선택소자는 상기 비트라인(DV(i), 예를 들어 i=1)에 인접하는 하부 금속산화물막(SD(i))과 상기 하부 크로스포인트 가변저항체(CR(1))에 인접하는 하부 금속막(ML(i))을 구비할 수 있다. 또한, 상부 단위층의 비트라인(DV(i), 예를 들어 i=2)과 그 하부의 상부 크로스포인트 가변저항체(CR(1)') 사이에 상부 선택소자가 위치할 수 있다. 상기 상부 선택소자는 상기 비트라인(DV(i), 예를 들어 i=2)에 인접하는 상부 금속산화물막(SD(i)')과 상기 상부 크로스포인트 가변저항체(CR(1)')에 인접하는 상부 금속막(ML(i)')을 구비할 수 있다.
이와는 달리, 도시되지는 않았지만 워드라인(DH(i), 예를 들어 i=1)과 그 하부의 하부 크로스포인트 가변저항체(CR(i)) 사이에 하부 선택소자가 위치하고, 상기 워드라인(DH(i), 예를 들어 i=1)과 그 상부의 상부 크로스포인트 가변저항체(CR(i)') 사이에 상부 선택소자가 위치할 수 있다. 상기 하부 선택소자는 상기 워드라인(DH(i), 예를 들어 i=1)에 인접하는 하부 금속산화물막과 상기 하부 크로스포인트 가변저항체(CR(1))에 인접하는 하부 금속막을 구비할 수 있다. 상기 상부 선택소자는 상기 워드라인(DH(i), 예를 들어 i=1)에 인접하는 상부 금속산화물막과 상기 상부 크로스포인트 가변저항체(CR(1)')에 인접하는 상부 금속막을 구비할 수 있다.
또한, 상기 사이드월 저항변화물질막(SRL)과 비트라인들 및 워드라인들(DV(i), DH(i)) 사이에 사이드월 선택소자가 위치할 수 있다. 상기 사이드월 선택소자는 상기 비트라인들 및 워드라인들(DV(i), DH(i))에 인접하는 사이드월 금속산화물막(SSD)과 상기 사이드월 저항변화물질막(SRL)에 인접하는 사이드월 금속막(SML)을 구비할 수 있다.
이와는 달리, 도시되지는 않았지만 상기 사이드월 저항변화물질막(SRL)과 도전성 필라(CF) 사이에 사이드월 선택소자가 위치할 수 있다. 상기 사이드월 선택소자는 상기 도전성 필라(CF)에 인접하는 사이드월 금속산화물막(SSD)과 상기 사이드월 저항변화물질막(SRL)에 인접하는 사이드월 금속막(SML)을 구비할 수 있다.
상기 금속산화물막(SD(i), SD(i)', SSD)은 Al2O3-x(0≤x<3), TiO2-x(0≤x<2), HfO2-x(0≤x<2), 또는 Nb2O5-x(0≤x<5)일 수 있고, 상기 금속막(ML(i), ML(i)', SML)은 Pt, Ti, Ir, TiN, 또는 W일 수 있다.
상기 금속산화물막(SD(i), SD(i)', SSD)과 그에 인접하는 금속막(ML(i), ML(i)', SML) 사이에는 이들의 일함수 차이에 따라서 쇼트키다이오드가 생성될 수 있다. 이러한 쇼트키다이오드의 턴온 전압은 1/2Vread 초과 Vread 이하, 그리고 Vpgm 이하로 설정될 수 있다. 일 예로서, 상기 금속산화물막(SD(i), SD(i)', SSD)이 n형 TiO2-x(0≤x<2)막인 경우에, 상기 금속막(ML(i), ML(i)', SML)은 상기 금속산화물막(SD(i), SD(i)', SSD)에 비해 일함수가 큰 Pt막일 수 있고, 이에 따라 상기 금속산화물막(SD(i), SD(i)', SSD)과 상기 금속막(ML(i), ML(i)', SML) 사이에 쇼트키다이오드가 형성될 수 있다. 상기 금속산화물막(SD(i), SD(i)', SSD)의 다른 일면에 접하는 상기 비트라인(DV(i)), 워드라인(DH(i)) 및 상기 도전성 필라(CF)는 상기 금속산화물막(SD(i), SD(i)', SSD)에 비해 일함수가 작은 Ti막일 수 있고, 이에 따라 상기 금속산화물막(SD(i), SD(i)', SSD)과 상기 금속막(ML(i), ML(i)', SML) 사이에 오믹콘택이 형성될 수 있다.
이와는 달리, 상기 금속산화물막(SD(i), SD(i)', SSD)은 1/2Vread 초과 Vread 이하, 그리고 Vpgm 이하의 전계에서 턴온될 수 있는 터널링 베리어 절연막일 수 있다. 이 때, 상기 금속막(ML(i), ML(i)', SML)은 생략될 수 있다. 만약, 상기 금속막(ML(i), ML(i)', SML)을 생략하지 않는 경우, 상기 금속막(ML(i), ML(i)', SML)과 상기 금속산화물막(SD(i), SD(i)', SSD)은 오믹콘택을 형성하는 것이 바람직하다. 물론, 상기 금속산화물막(SD(i), SD(i)', SSD)의 다른 일면에 접하는 상기 비트라인(DV(i)), 워드라인(DH(i)) 및 상기 도전성 필라(CF)와 상기 금속산화물막(SD(i), SD(i)', SSD)또한 오믹콘택을 형성하는 것이 바람직하다.
도 7a 및 도 7b는 도 1 내지 도 3, 및 도 4a 내지 도 4i를 참조하여 설명한 실시예에 따른 저항 변화 메모리의 데이터 기입 동작을 설명하기 위한 등가회로도들이다.
도 7a를 참조하면, 워드라인들 중 선택된 워드라인(DH(i))에 1/2VPGM을 인가하고, 선택되지 않은 워드라인들(DH(i))에 그라운드 전압을 인가한다. 또한, 비트라인들 중 선택된 비트라인(DV(i))에 -1/2VPGM을 인가하고, 선택되지 않은 비트라인들(DV(i))에 그라운드 전압을 인가한다. 또한, 모든 도전성 필라들에 그라운드 전압을 인가한다.
이 때, 선택된 비트라인(DV(i))과 선택된 워드라인(DH(i))의 사이의 목표 크로스포인트 가변저항체(CR)에 VPGM의 쓰기 전계가 걸리고, 이에 따라 상기 목표 크로스포인트 가변저항체(CR)에 데이터가 기입(저저항 상태 또는 고저항 상태)될 수 있다. 한편, 나머지 가변저항체들에는 불충분한 전계가 인가되어 데이터가 기입되지 않는다.
도 7b를 참조하면, 도전성 필라들(CF) 중 선택된 도전성 필라에 1/2VPGM을 인가하고, 선택되지 않은 도전성 필라들(CF)에 그라운드 전압을 인가한다. 또한, 워드라인들 중 선택된 워드라인(DH(i))에 -1/2VPGM을 인가하고, 선택되지 않은 워드라인들에 그라운드 전압을 인가한다. 또한, 모든 비트라인들(DV(i))에 그라운드 전압을 인가한다.
이 때, 선택된 도전성 필라들(CF)과 선택된 워드라인(DH(i))의 사이의 목표 사이드월 가변저항체(SR3)에 VPGM의 쓰기 전계가 걸리고, 이에 따라 상기 목표 사이드월 가변저항체(SR3)에 데이터가 기입(저저항 상태 또는 고저항 상태)될 수 있다. 한편, 나머지 가변저항체들에는 불충분한 전계가 인가되어 데이터가 기입되지 않는다.
도 8a 및 도 8b는 도 1 내지 도 3, 및 도 4a 내지 도 4i를 참조하여 설명한 실시예에 따른 저항 변화 메모리의 데이터 읽기 동작을 설명하기 위한 등가회로도들이다.
도 8a를 참조하면, 워드라인들 중 선택된 워드라인(DH(i))에 1/2Vread을 인가하고, 선택되지 않은 워드라인들(DH(i))에 그라운드 전압을 인가한다. 또한, 비트라인들 중 선택된 비트라인(DV(i))에 -1/2Vread을 인가하고, 선택되지 않은 비트라인들(DV(i))에 그라운드 전압을 인가한다. 또한, 모든 도전성 필라들에 그라운드 전압을 인가한다.
이 때, 선택된 비트라인(DV(i))과 선택된 워드라인(DH(i))의 사이의 목표 크로스포인트 가변저항체(CR)에 Vread의 읽기 전계가 걸리고, 이 때 상기 선택된 비트라인(DV(i))에 상기 목표 크로스포인트 가변저항체(CR)에 저장된 데이터에 해당하는 전류가 흐를 수 있다.
반면, 선택된 비트라인(DV(i))과 선택되지 않은 워드라인들(DH(i)) 사이의 크로스포인트 가변저항체들(CR)과, 선택된 비트라인(DV(i))과 선택되지 않은 도전성 필라들(CF) 사이의 사이드월 가변저항체들(SR)에는 1/2Vread의 전계가 인가된다. 이와 같이, 선택된 비트라인(DV(i))에 인접하여 1/2Vread의 전계가 인가되는 다른 가변저항체들 각각에 흐르는 전류는 상기 목표 가변저항체(CR)에 흐르는 전류에 비해 약 100 배 정도 낮은 것이 바람직하다.
이를 위해 도 5 및 도 6a 내지 도 6d를 참조하여 설명한 바와 같이 상기 가변저항체들(SR, CR)과 신호선들(DV(i), DH(i), CF) 사이에 선택소자를 배치시킬 수 있다. 이 때, 상기 신호선들(DV(i), DH(i), CF) 사이에 1/2Vread의 전계가 인가될 때에는 상기 선택소자가 턴온되지 않을 수 있어, 상기 가변저항체들(SR, CR)에 전류가 흐르지 않을 수 있는 반면, Vread의 전계가 인가될 때에는 상기 선택소자가 턴온되어 상기 가변저항체들(SR, CR)에 전류가 흐를 수 있다.
도 8b를 참조하면, 도전성 필라들(CF) 중 선택된 도전성 필라에 1/2Vread을 인가하고, 선택되지 않은 도전성 필라들(CF)에 그라운드 전압을 인가한다. 또한, 워드라인들 중 선택된 워드라인(DH(i))에 -1/2Vread을 인가하고, 선택되지 않은 워드라인들에 그라운드 전압을 인가한다. 또한, 모든 비트라인들(DV(i))에 그라운드 전압을 인가한다.
이 때, 선택된 도전성 필라들(CF)과 선택된 워드라인(DH(i))의 사이의 목표 사이드월 가변저항체(SR3)에 Vread의 읽기 전계가 걸리고, 이 때 상기 선택된 워드라인(DH(i))에 상기 목표 사이드월 가변저항체(SR3)에 저장된 데이터에 해당하는 전류가 흐른다.
반면, 선택된 워드라인(DH(i))과 선택되지 않은 비트라인(DV(i)) 사이의 크로스포인트 가변저항체들(CR)과, 선택된 워드라인(DH(i))과 선택되지 않은 도전성 필라들(CF) 사이의 사이드월 가변저항체들(SR)에는 1/2Vread의 전계가 인가된다. 이와 같이, 선택된 워드라인(DH(i))에 인접하여 1/2Vread의 전계가 인가되는 다른 가변저항체들 각각에 흐르는 전류는 상기 목표 가변저항체(SR3)에 흐르는 전류에 비해 약 100 배 정도 낮은 것이 바람직하다.
이를 위해 도 5 및 도 6a 내지 도 6d를 참조하여 설명한 바와 같이 상기 가변저항체들(SR, CR)과 신호선들(DV(i), DH(i), CF) 사이에 선택소자를 배치시킬 수 있다. 이 때, 상기 신호선들(DV(i), DH(i), CF) 사이에 1/2Vread의 전계가 인가될 때에는 상기 선택소자가 턴온되지 않을 수 있어, 상기 가변저항체들(SR, CR)에 전류가 흐르지 않을 수 있는 반면, Vread의 전계가 인가될 때에는 상기 선택소자가 턴온되어 상기 가변저항체들(SR, CR)에 전류가 흐를 수 있다.
도 9는 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
도 9를 참조하면, 전자제품(200)은 데이터 저장 매체인 적어도 하나의 저항 변화 메모리(210), 상기 저항 변화 메모리(210)에 접속된 프로세서(220) 및 상기 프로세서(220)에 접속된 입/출력 장치(230)를 포함한다. 여기서, 상기 저항 변화 메모리(210)는 상술한 가변저항 메모리 소자 어레이들 중 어느 하나를 포함할 수 있다.
상기 프로세서(220)은 상기 저항 변화 메모리 소자(210)를 제어하는 기능을 수행할 수 있다. 또한, 상기 전자제품(200)은 상기 입/출력 장치(230)를 통해 다른 전자제품과 데이터를 교환할 수 있다. 상기 프로세서(220) 및 상기 저항 변화 메모리 소자(210) 사이의 데이터 통신과 아울러서 상기 프로세서(220) 및 상기 입/출력 장치(230) 사이의 데이터 통신은 데이터 버스 라인들을 사용하여 이루어질 수 있다.
상기 전자제품(210)은 메모리 카드 등의 데이터 저장장치, 컴퓨터 등의 정보처리장치, 디지털 카메라 또는 휴대용 전화기(cellular phone)일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
Claims (11)
- 기판 상에 일 방향으로 배치된 제1 비트라인;
상기 제1 비트라인 상에 상기 제1 비트라인에 교차하는 워드라인;
상기 제1 비트라인과 상기 워드라인 사이에 위치하는 하부 크로스포인트 가변저항체;
상기 비트라인과 상기 워드라인의 측벽을 노출시키는 콘택홀 내에 위치하는 도전성 필라; 및
상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막을 포함하는 저항 변화 메모리 소자. - 제1항에 있어서,
상기 워드라인 상에 상기 워드라인에 교차하는 제2 비트라인, 및 상기 워드라인과 상기 제2 비트라인 사이에 위치하는 상부 크로스포인트 가변저항체를 더 포함하는 저항 변화 메모리 소자. - 제1항에 있어서,
상기 제1 비트라인과 상기 하부 크로스포인트 가변저항체 사이, 또는 상기 하부 크로스포인트 가변저항체와 상기 워드라인 사이에 위치하는 선택소자를 더 포함하는 저항 변화 메모리 소자. - 제1항에 있어서,
상기 도전성 필라의 측벽과 상기 사이드월 가변저항물질막 사이, 또는 상기 사이드월 가변저항물질막과 상기 워드라인의 측벽 사이 및 상기 사이드월 가변저항물질막과 상기 제1 비트라인의 측벽 사이에 위치하는 선택소자를 더 포함하는 저항 변화 메모리 소자. - 제1항에 있어서,
상기 사이드월 가변저항물질막 및 상기 하부 크로스포인트 가변저항체는 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막인 저항 변화 메모리 소자. - 기판 상에 서로 평행하게 배열된 한 쌍의 제1 비트라인들;
상기 제1 비트라인들 상에 상기 제1 비트라인들에 교차하고 서로 평행하게 배열된 워드라인들;
서로 교차하는 상기 제1 비트라인과 상기 워드라인 사이에 위치하는 하부 크로스포인트 가변저항체들;
상기 제1 비트라인들의 서로 마주보는 한 쌍의 측벽들과 상기 워드라인들의 서로 마주보는 한 쌍의 측벽들을 노출시키는 콘택홀 내에 위치하는 도전성 필라(conductive pillar); 및
상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막을 포함하는 저항 변화 메모리 소자 어레이. - 제6항에 있어서,
상기 워드라인들 상에 상기 워드라인들에 교차하는 한 쌍의 제2 비트라인들, 및 상기 워드라인과 상기 제2 비트라인 사이에 위치하는 상부 크로스포인트 가변저항체를 더 포함하는 저항 변화 메모리 소자 어레이. - 제6항에 있어서,
상기 제1 비트라인과 상기 하부 크로스포인트 가변저항체 사이, 또는 상기 하부 크로스포인트 가변저항체와 상기 워드라인 사이에 위치하는 선택소자를 더 포함하는 저항 변화 메모리 소자 어레이. - 제6항에 있어서,
상기 도전성 필라의 측벽과 상기 사이드월 가변저항물질막 사이, 또는 상기 사이드월 가변저항물질막과 상기 워드라인의 측벽 사이 및 상기 사이드월 가변저항물질막과 상기 제1 비트라인의 측벽 사이에 위치하는 선택소자를 더 포함하는 저항 변화 메모리 소자 어레이. - 제6항에 있어서,
상기 사이드월 가변저항물질막 및 상기 하부 크로스포인트 가변저항체는 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막인 저항 변화 메모리 소자 어레이. - 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자제품에 있어서, 상기 저항 변화 메모리 소자는
기판 상에 일 방향으로 배치된 제1 비트라인, 상기 제1 비트라인 상에 상기 제1 비트라인에 교차하는 워드라인, 상기 제1 비트라인과 상기 워드라인 사이에 위치하는 하부 크로스포인트 가변저항체, 상기 비트라인과 상기 워드라인의 측벽을 노출시키는 콘택홀 내에 위치하는 도전성 필라, 및 상기 콘택홀 내에 상기 도전성 필라를 둘러싸는 사이드월 가변저항물질막을 포함하는 전자제품.
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