KR101897280B1 - 저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법 - Google Patents

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Abstract

단순한 공정으로 멀티 레벨의 데이터 상태를 구현할 수 있는 저항성 메모리 장치와 이를 포함하는 전자 시스템 및 저항성 메모리 장치의 제조 방법이 개시되어 있다.
본 발명의 저항성 메모리 장치는, 기판 상에 배치된 하부전극; 상기 하부 전극의 양 측면에 각각 배치되며, 서로 다른 전압에서 저항값의 변화를 나타내는 제1 및 제2 저항층; 및 상기 제1 및 제2 저항층 상에 배치된 상부전극을 포함하는 것을 특징으로 한다.

Description

저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법{Resistive Random Access Memory device, System having the memory device and Method for fabricating the memory device}
본 발명은 비휘발성 메모리소자에 관한 것으로, 특히 저항성 메모리 장치, 이를 포함하는 시스템 및 저항성 메모리 장치의 제조 방법에 관한 것이다.
최근, 디지털 정보통신 및 가전 산업의 발달로 인하여 기존의 디램(DRAM) 또는 플래시(flash) 메모리로 대표되는 전하의 제어를 기초로 한 소자의 연구는 한계점에 이를 것으로 전망되고 있다. 이러한 한계점을 극복하기 위하여 상(phase) 변화, 자기장의 변화 등을 이용한 새로운 메모리 소자에 관한 연구가 활발히 진행되고 있다. 연구가 진행되는 새로운 메모리 소자들의 정보저장 방식은 물질의 상태 변화를 유도하여 물질 자체가 가지는 저항을 변화시키는 원리를 사용한다.
비휘발성 메모리의 대표 소자인 플래시(flash) 메모리의 경우에는 데이터의 프로그램(program) 및 소거(erase) 동작에서 높은 동작전압이 요구된다. 따라서, 스케일 다운(scale down) 시 이웃하는 셀 사이의 간섭으로 인해 일정한 한계가 있으며, 느린 동작 속도 및 큰 소비전력이 여전히 문제가 되고 있다. 새롭게 연구되는 FeRAM(Ferro-electric RAM)은 재료의 안정성에 문제가 있으며, MRAM(Magnetic RAM)은 복잡한 제조공정 및 다층 구조, 읽기/쓰기 동작의 마진이 작다는 한계가 있다. 따라서, 이들을 대체할 수 있는 차세대 비휘발성 메모리 기술의 개발은 필수적인 핵심 연구 분야라 할 수 있다.
저항 변화 메모리(Resistive Random Access Memory : 이하 'ReRAM'이라 함)는 박막에 인가되는 전압에 따라 박막의 저항 상태가 변화하는 현상을 이용하여 메모리의 동작을 구현한다. ReRAM은 이론적으로 무한대의 기록 및 재생에 따른 열화가 없고, 고온 동작이 가능하고, 비휘발성의 특성을 가지며, 데이터의 안정성 등에서 탁월한 이점을 가진다. 또한, 입력 펄스 인가 시 1000배 이상의 저항 변화에 10 내지 20ns 정도의 고속 동작이 가능하다.
또한, ReRAM 소자의 가변저항층은 제조공정상 단일막 구조를 갖는 경우가 대부분이므로 고집적화 및 고속화가 가능할 뿐 아니라, 기존의 CMOS 공정과 집적 공정 기술이 적용 가능하다는 장점을 가진다. 이러한 가변저항층의 재료로는 산화물(oxide)이 사용되고 있으며, 구체적으로는 이원 산화물 또는 페로브스카이트(perovskite) 산화물이 사용된다. 최근에는 페로브스카이트 산화물에 금속을 도핑하여 사용하기도 한다.
대한민국 공개특허 제2006-106035호는 저항층으로 Cr이 도핑된 SrZr3의 페로브스카이트 산화물을 포함하는 ReRAM 소자를 개시하고 있다.
또한, 대한민국 공개특허 제2004-63600호는 Ir 기판 상에 Ta, TaN, Ti, TiN, TaAlN, TiSiN, TaSiN, TiAl 또는 TiAlN의 장벽층을 형성하고, 상기 장벽층 상에 저항층으로 Pr0 .7Ca0 .3MnO3(이하 'PCMO'라 함) 박막을 형성하는 ReRAM 소자를 언급하고 있다.
상기한 소자들은 대부분 상부 데이터선과 하부 데이터선이 크로스(cross)되는 지점에 형성되는 소자가 단일 온(on)/오프(off) 정보를 갖는 싱글 레벨(single level) 소자들이므로, 단위 면적당 데이터 저장 용량에서 멀티 레벨(multi-level) 소자에 뒤질 수밖에 없는 상황이다.
따라서, 비휘발성 메모리 소자 등의 다양한 응용분야에 실용화될 수 있도록 공정이 간소하고, 동작 전압의 조절을 통해 다양한 저항 상태를 조절할 수 있으며, 표면 오염 등의 우려가 없는 비휘발성 메모리 소자의 개발이 요청된다 할 것이다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 단순한 공정으로 멀티 레벨의 데이터 상태를 구현할 수 있는 새로운 구조의 저항성 메모리 장치 및 이를 포함하는 전자 시스템을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 단순한 공정으로 멀티 레벨의 데이터 상태를 구현할 수 있는 저항성 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 실시예에 따른 저항성 메모리 장치는, 기판 상에 배치된 하부전극; 상기 하부 전극의 양 측면에 각각 배치되며, 서로 다른 전압에서 저항값의 변화를 나타내는 제1 및 제2 저항층; 및 상기 제1 및 제2 저항층 상에 배치된 상부전극을 포함하는 것을 특징으로 한다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예에 따른 저항성 메모리 장치는, 서로 평행하게 배치된 복수의 제1 배선; 상기 제1 배선에 실질적으로 수직하면서, 서로 평행하게 배치된 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선이 교차하는 지점에 배치된 저항성 메모리 셀을 포함하고, 상기 저항성 메모리 셀은, 상기 제1 배선의 일 측과 접속하며 소정 전압에서 저항값이 변화하는 제1 저항층과, 상기 제1 배선에 대해 상기 제1 저항층의 반대 측과 접속하되 상기 제1 저항층과는 다른 전압에서 저항값이 변화하는 제2 저항층을 포함하는 것을 특징으로 한다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 실시예에 따른 저항성 메모리 장치는, 서로 평행하게 배열된 복수 개의 제1 데이터선들; 상기 제1 데이터선들에 실질적으로 수직으로 교차하면서 서로 평행하게 배열된 복수 개의 제2 데이터선들; 및 상기 제1 데이터선과 제2 데이터선의 교차부에서, 상기 제1 데이터선의 양측에 각각 배치되며 소정 전압에 대해 서로 다른 저항변화 특성을 나타내는 제1 및 제2 저항성 메모리를 포함하는 것을 특징으로 한다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예에 따른 전자 시스템은, 버스(bus)를 통하여 서로 커플링되는 제어기, 입출력장치 및 기억장치를 포힘하는 전자 시스템에 있어서, 상기 기억장치는, 서로 평행하게 배열된 복수 개의 제1 데이터선들; 상기 제1 데이터선들에 실질적으로 수직으로 교차하면서 서로 평행하게 배열된 복수 개의 제2 데이터선들; 및 상기 제1 데이터선과 제2 데이터선의 교차부에서, 상기 제1 데이터선의 양측에 각각 배치되며 소정 전압에 대해 서로 다른 저항변화 특성을 나타내는 제1 및 제2 저항성 메모리를 포함하는 저항성 메모리인 것을 특징으로 한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명의 일 실시예에 따른 저항성 메모리 장치의 제조 방법은, 기판 상에, 일정 간격으로 스트라이프 형상의 제1 배선을 형성하는 단계; 상기 제1 배선 사이를 매립하면서 상기 제1 배선을 덮는 층간 절연막을 형성하는 단계; 이웃하는 한 쌍의 제1 배선 사이의 층간 절연막의 일정 두께와, 상기 제1 배선의 일 측면을 식각하여 제1 홈을 형성하는 단계; 상기 제1 홈의 내벽을 따라 제1 저항층을 형성하는 단계; 상기 제1 홈을 채우도록 상기 제1 저항층 상에 제1 도전층을 형성하는 단계; 이웃하는 한 쌍의 제1 배선 사이의 상기 제1 도전층과, 층간 절연막의 일정 두께와, 상기 제1 배선의 타 측면을 식각하여 제2 홈을 형성하는 단계; 상기 제2 홈의 내벽을 따라 제2 저항층을 형성하는 단계; 상기 제2 홈을 채우도록 상기 제2 저항층 상에 제2 도전층을 형성하는 단계; 상기 층간 절연막의 상면이 노출되는 시점까지 상기 제1 및 제2 도전층, 상기 제1 및 제2 저항층을 식각하는 단계; 상기 식각된 결과물 상에, 제1 배선과 실질적으로 수직하게 교차하는 제2 배선을 형성하는 단계; 및 상기 제2 배선들 사이의 제1 및 제2 도전층을 식각하여, 서로 단락된 제1 및제2 도전성 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 제조 방법은, 기판 상에, 일정 간격으로 스트라이프 형상의 제1 배선을 형성하는 단계; 상기 제1 배선 사이를 매립하면서 상기 제1 배선을 덮는 층간 절연막을 형성하는 단계; 이웃하는 한 쌍의 제1 배선 사이의 층간 절연막의 일부와, 상기 제1 배선의 일 측을 식각하여 제1 홈을 형성하는 단계; 상기 제1 홈의 내벽을 포함하여 노출되는 부분에 제1 저항층을 형성하는 단계; 상기 제1 저항층이 형성된 표면에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막의 다른 일부와, 상기 제1 배선의 타 측을 식각하여 제2 홈을 형성하는 단계; 상기 제2 홈의 내벽을 포함하여 노출되는 부분에 제2 저항층을 형성하는 단계; 상기 층간 절연막의 상면이 노출되는 시점까지 상기 제1 및 제2 저항층을 식각한 후, 잔류하는 포토레지스트 패턴을 제거하는 단계; 및 상기 제1 및 제2 홈을 포함하여 상기 제1 및 제2 저항층 상에, 상기 제1 배선과 수직으로 교차하는 제2 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 저항성 메모리 장치와 이를 이용한 시스템 및 저항성 메모리 장치의 제조 방법에 따르면, 비트라인과 교차하는 하나의 워드라인에는 저항성 메모리가 양쪽에 배치되므로, 동일한 면적 내에서 메모리 셀의 수를 배로 증가시킬 수 있다. 또한, 워드라인의 양쪽에 배치되는 가변저항층을 각각 다른 전압에서 저항값의 변화를 나타내는 물질로 구성하거나, 같은 물질이라도 두께 또는 전극과의 접촉면적을 다르게 하는 등 다른 물성을 갖도록 구성함으로써 워드라인과 비트라인 사이의 전압 차에 따라 두 저항성 메모리에 서로 다른 데이터를 저장할 수 있으므로, 멀티 레벨 소자를 구현할 수 있다.
또한, 저항성 메모리가 워드라인의 모서리를 포함하는 측면, 또는 워드라인의 일부가 식각된 측면에 형성되므로, 데이터의 프로그램(program), 소거(erase) 또는 리드(read)를 위하여 워드라인에 전압을 인가하면 워드라인의 모서리 또는 식각된 모서리 부분에 전계(electric field)의 대부분이 집중되므로, 기존의 저항성 메모리에 비해 낮은 전압에서 저항성 메모리의 동작을 구현할 수 있다. 또한, 가변저항층을 최소의 사이즈(size)로 구현함으로써 더욱 낮은 동작 전압을 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 어레이의 일부를 나타낸 등가회로도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 저항성 메모리 어레이의 일부를 나타낸 레이아웃(layout)도이다.
도 3a는 본 발명의 제1 실시예에 따른 저항성 메모리를 나타낸 사시도이고, 도 3b는 도 3a의 절단선 A-A'를 따라 자른 단면도이고, 도 3c는 도 3a의 절단선 B-B'를 따라 자른 단면도이고, 도 3d는 도 3a의 절단선 C-C'를 따라 자른 단면도이고, 도 3e는 도 3a의 절단선 D-D'를 따라 자른 단면도이다.
도 4a는 본 발명의 제2 실시예에 따른 저항성 메모리를 나타낸 사시도이고, 도 4b는 도 4a의 절단선 A-A'를 따라 자른 단면도이고, 도 4c는 도 4a의 절단선 B-B'를 따라 자른 단면도이며, 도 4d는 도 4a의 절단선 C-C'를 따라 자른 단면도이다.
도 5a는 본 발명의 제3 실시예에 따른 저항성 메모리 어레이를 나타낸 사시도이고, 도 5b는 도 5a 의 절단선 A-A'를 따라 자른 단면도이고, 도 5c는 도 5a의 절단선 B-B'를 따라 자른 단면도이며, 도 5d는 도 5a의 절단선 C-C'를 따라 자른 단면도이다.
도 6a는 본 발명의 제4 실시예에 따른 저항성 메모리를 나타낸 사시도이고, 도 6b는 도 6a의 절단선 A-A'를 따라 자른 단면도이고, 도 6c는 도 6a의 절단선 B-B'를 따라 자른 단면도이며, 도 6d는 도 6a의 절단선 C-C'를 따라 자른 단면도이다.
도 7a는 도 3a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이고, 도 7b는 도 4a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이고, 도 7c는 도 5a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이며, 도 7d는 도 도 6a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이다.
도 8은 서로 다른 저항 변화 특성을 나타내는 두 가변저항층의 유니폴라(Unipolar) 스위칭 곡선을 나타낸 그래프이다.
도 9는 서로 다른 저항 변화 특성을 나타내는 두 가변저항층의 바이폴라(Bipolar) 스위칭 곡선을 나타낸 그래프이다.
도 10은 본 발명의 실시예에 따른 저항성 메모리를 포함하는 전자 시스템의 일 예를 도시한 블럭도이다.
도 11은 본 발명의 실시예에 따른 저항성 메모리를 포함하는 메모리 카드를 나타낸 블록도이다.
도 12 내지 도 18은 본 발명의 제1 또는 제2 실시예에 따른 저항성 메모리 장치의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 19 내지 도 25는 본 발명의 제3 실시예에 따른 저항성 메모리 장치의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 26 내지 도 29는 본 발명의 제4 실시예에 따른 저항성 메모리 장치의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 저항성 메모리 장치와 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
저항성 메모리 어레이 구조
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 어레이의 일부를 나타낸 등가회로도이고, 도 2는 본 발명의 일 실시예에 따른 저항성 메모리 어레이의 일부를 나타낸 레이아웃(layout)도이다. 이하에서는 설명의 편의를 위하여 제1 방향의 데이터선을 워드라인(WL), 제2 방향의 데이터선을 비트라인(BL)이라 칭한다.
도 1 및 도 2를 참조하면, 본 발명의 저항성 메모리 어레이는, 서로 평행하게 배열된 복수 개의 워드라인들(WL1, WL2, WL3, … , WLn)과, 상기 워드라인들에 실질적으로 수직하게 교차하면서 서로 평행하게 배열된 복수 개의 비트라인들(BL1, BL2, BL3, …, BLn), 그리고 상기 워드라인들(WL1, WL2, WL3,…, WLn)과 비트라인들(BL1, BL2, BL3, …, BLn)이 교차하는 지점에 배치된 복수 개의 저항성 메모리 셀(MC)들을 구비한다.
각각의 저항성 메모리 셀(MC)은 데이터의 한 비트(bit) 또는 그 이상의 비트들을 저장하기 위하여 가변 저항 소자(VR)의 저항값을 이용한다. 예컨대, 고 저항값을 갖도록 프로그램된 가변 저항 소자(VR)는 논리 "1"의 데이터 값을 표현하고, 저 저항값을 갖도록 프로그램된 가변 저항 소자(VR)는 논리 "0"의 데이터 값을 표현하는 방법으로 한 비트(bit)의 데이터를 표현할 수 있다.
다수의 저항성 메모리 셀(MC) 각각은 가변 저항 소자(VR)를 포함한다. 구현 예들에 따라서, 가변 저항 소자(VR)는 메모리 셀 또는 메모리 물질이라고 불릴 수 있다.
상기 가변 저항 소자(VR)는, 칼코게나이드(Chalcogenide) 등에서와 같이 결정 상태와 비결정 상태 간의 상(phase) 변화를 통해 저항을 변화시키는 유형, 금속 양이온을 석출시켜 전극들 간에 브리지(도전 브리지)를 형성하고 석출된 금속을 이온화하여 브리지를 파괴함으로써 저항을 변화시키는 유형 또는 천이 금속 산화막에 인가된 소정의 전압이나 전류에 의해 산소공공(oxygen vacancy)이 이동하여 저항을 변화시키는 유형일 수 있다.
본 발명에 있어서, 하나의 비트라인과 교차하는 하나의 워드라인에는 양쪽으로 각각 하나씩 모두 두 개의 가변 저항 소자(VR)가 구비되어 단위 셀(UC)을 이루게 된다. 예를 들면, 첫 번째 워드라인(WL1)에는 좌, 우 두 개의 가변 저항 소자(VR1, VR2)가 구비된다. 각 가변 저항 소자와 비트라인 사이에는 가변 저항 소자에 흐르는 전류를 제어하기 위한 제어 소자(D)가 배치될 수 있다. 제어 소자(D)는 도시된 바와 같이 다이오드이거나 또는 트랜지스터일 수 있다.
그리고, 한 쌍의 워드라인과 이에 실질적으로 수직으로 교차하는 한 쌍의 비트라인으로 정의되는 영역에는 모두 8개의 저항성 메모리 셀이 배치된다. 예를 들면, 첫 번째 워드라인(WL1)과 두 번째 워드라인(WL2), 그리고 이 두 워드라인(WL1, WL2)에 교차하는 첫 번째 비트라인(BL1)과 두 번째 비트라인(BL2)으로 정의되는 영역(10)에는 각각 가변 저항 소자(VR1~VR8)를 포함하는 여덟 개의 저항성 메모리 셀이 배치된다.
하나의 비트라인과 교차하는 하나의 워드라인의 좌, 우에 배치된 두 개의 가변 저항 소자(VR)는 서로 다른 전압에서 스위칭 특성을 나타낸다. 즉, 같은 전압이라도 각 저항 소자가 나타내는 스위칭 특성이 달라진다.
저항성 메모리는 가변 저항 소자의 저항값의 변화를 이용하여 데이터를 저장한다. 가변 저항 소자는 한 쌍의 전극 사이에, 예를 들면 니켈산화막(NiO) 또는 기타의 천이 금속 산화막과 같은 저항성 물질의 박막을 개재하여 구성된다. 이렇게 구성된 가변 저항 소자는 전류 및 전압을 제어함으로써 저항값을 변화시킬 수 있게 된다. 이때, 워드라인의 양쪽에 배치된 가변 저항 소자를 저항 변화 특성이 다른 저항성 물질로 형성하거나, 같은 물질이라도 두께 또는 전극과의 접촉면적 등의 물성을 서로 다르게 하면, 하나의 워드라인에 연결된 두 개의 가변 저항 소자는 각각 다른 전압에서 저항값이 변화하게 된다.
예를 들면, 도 1에서 제1 워드라인(WL1)의 양쪽에 배치된 가변 저항 소자(VR1, VR2)에 있어서, 좌측에 배치된 제1 가변 저항 소자(VR1)는 V1의 전압에서 큰 저항값의 변화를 나타내는 물질로 형성하고, 우측에 배치된 제2 가변 저항 소자(VR2)는 V1보다 큰 V2의 전압에서 큰 저항값의 변화를 나타내는 물질로 형성하면, 하나의 워드라인(WL1)에 연결된 두 개의 가변 저항 소자(VR1, VR2)가 각각 다른 전압 값에서 큰 저항값의 변화를 나타내게 된다.
이와는 다르게, 제1 및 제2 가변 저항 소자(VR1, VR2)가 동종의 물질로 형성될 경우, 제1 가변 저항 소자(VR1)는 일정한 두께의 제1 가변 저항층을 포함하여 형성하고, 제2 가변 저항 소자(VR2)는 제1 가변 저항층보다 두께가 두꺼운 제2 가변 저항층을 포함하여 형성할 수 있다. 또한, 제1 가변 저항 소자(VR1)는 워드라인 또는 비트라인 등의 전극과 일정한 접촉면적을 갖는 제1 가변 저항층을 포함하여 형성하고, 제2 가변 저항 소자(VR2)는 제1 가변 저항층보다 전극과의 접촉면적이 큰 제2 가변 저항층을 포함하여 형성할 수 있다.
이때에도, 하나의 워드라인(WL1)에 연결된 두 개의 가변 저항 소자(VR1, VR2)가 각각 다른 전압 값에서 큰 저항값의 변화를 나타내게 된다. 한편, 제1 가변 저항 소자(VR1)와 제2 가변 저항 소자(VR2)는 두께 또는 전극과의 접촉면적이 전술한 바와 서로 뒤바뀌어 형성되어도 무관하다.
따라서, 서로 교차하는 워드라인과 비트라인에 인가되는 전압의 차이에 따라 각각 온(on)/오프(off) 동작을 달리하는 두 개의 메모리 셀이 하나의 워드라인에 연결되므로, 기존의 ReRAM 어레이에 비해 데이터 저장 용량을 두 배로 할 수 있다. 즉, 멀티 레벨(Multi Level)의 데이터 상태를 나타낼 수 있다.
도 8은 서로 다른 저항 변화 특성을 나타내는 두 가변 저항층의 유니폴라(Unipolar) 스위칭 곡선을 나타낸 그래프이다. 참조번호 "20"은 제1 가변 저항층의 스위칭 곡선을, "30"은 제2 가변 저항층의 스위칭 곡선을 각각 나타낸다.
도 8을 참조하면, 온(on)/오프(off) 유니폴라 스위칭(unipolar switching)을 하는 두 가지 가변 저항층의 경우 인가되는 전압에 따라 네 가지의 데이터 상태를 나타낼 수 있다.
예를 들면, 전압의 크기가 V1일 때, 제1 가변 저항층의 스위칭 곡선(20)과 제2 가변 저항층의 스위칭 곡선(30) 모두 온(ON) 상태를 나타내고 있다. 전압의 크기가 V2일 때는 제1 가변 저항층의 스위칭 곡선(20)은 오프(OFF) 상태를, 제2 가변 저항층의 스위칭 곡선(30) 온(ON) 상태를 나타내고 있다. 전압의 크기가 V3일 때는 제1 가변 저항층의 스위칭 곡선(20)과 제2 가변 저항층의 스위칭 곡선(30)이 모두 오프(OFF) 상태를 나타내고 있다. 그리고, 전압의 크기가 V4일 때는 제1 가변 저항층의 스위칭 곡선(20)은 온(ON) 상태를, 제2 가변 저항층의 스위칭 곡선(30) 오프(OFF) 상태를 나타내고 있다.
도 9는 서로 다른 저항 변화 특성을 나타내는 두 가변저항층의 바이폴라(Bipolar) 스위칭 곡선을 나타낸 그래프이다. 참조번호 "40"은 제1 가변 저항층의 스위칭 곡선을, "50"은 제2 가변 저항층의 스위칭 곡선을 각각 나타낸다.
도 9를 참조하면, 온(on)/오프(off) 바이폴라 스위칭(unipolar switching)을 하는 두 가지 가변 저항층의 경우 인가되는 전압에 따라 네 가지의 데이터 상태를 나타낼 수 있다.
예를 들면, 전압의 크기가 V1일 때, 제1 가변 저항층의 스위칭 곡선(40)과 제2 가변 저항층의 스위칭 곡선(50) 모두 오프(OFF) 상태를 나타내고 있다. 전압의 크기가 V2일 때는 제1 가변 저항층의 스위칭 곡선(40)은 온(ON) 상태를, 제2 가변 저항층의 스위칭 곡선(50) 오프(OFF) 상태를 나타내고 있다. 전압의 크기가 V3일 때는 제1 가변 저항층의 스위칭 곡선(40)과 제2 가변 저항층의 스위칭 곡선(50) 모두 온(ON) 상태를 나타내고 있다. 전압의 크기가 V4일 때는 제1 가변 저항층의 스위칭 곡선(40)은 오프(OFF) 상태를, 제2 가변 저항층의 스위칭 곡선(50) 온(ON) 상태를 나타내고 있다. 그리고, 전압의 크기가 V5일 때는 제1 가변 저항층의 스위칭 곡선(40)과 제2 가변 저항층의 스위칭 곡선(50) 모두 오프(OFF) 상태를 나타내고 있다.
이와 같이 하나의 워드라인에 연결된 두 가변 저항 소자를 이용하여 모두 네 가지의 데이터 상태를 나타낼 수 있다. 또한, 저항성 메모리에 프로그램된 데이터를 읽을 때에도, 각 가변 저항층의 특성에 따라 기준 출력 전류 레벨을 설정하고 이러한 출력 전류 레벨에 따라 멀티 비트의 데이터 상태를 읽어낼 수 있다.
이와 같이, 워드라인의 양쪽에 배치되는 가변 저항층을 저항변화 특성이 서로 다른 물질로 형성하거나, 동종의 물질로 형성될 경우 두께 또는 전극과의 접촉면적 등의 물성을 서로 다르게 형성하여 하나의 워드라인의 양쪽에 형성되는 두 가변 저항층이 서로 다른 저항 변화 특성을 나타내도록 하면, 멀티 레벨 셀(Multi Level Cell)과 동일하게 동작하도록 할 수 있다. 즉, 멀티 레벨의 데이터 상태를 저장하도록 할 수 있다.
저항성 메모리 셀 구조
도 3a는 본 발명의 제1 실시예에 따른 저항성 메모리를 나타낸 사시도이고, 도 3b는 도 3a의 절단선 A-A'를 따라 자른 단면도이고, 도 3c는 도 3a의 절단선 B-B'를 따라 자른 단면도이고, 도 3d는 도 3a의 절단선 C-C'를 따라 자른 단면도이고, 도 3e는 도 3a의 절단선 D-D'를 따라 자른 단면도이다.
도 3a 내지 도 3e를 참조하면, 본 발명의 제1 실시예에 따른 저항성 메모리 장치는 기판(100) 상에 일정 간격을 두고 스트라이프 형상으로 배치된 제1 배선(110)과, 제1 배선(110)의 일 측과 접속하며 소정 전압에서 저항값이 변화하는 제1 저항층(131)과, 제1 배선(110)에 대해 제1 저항층(131)의 반대 측과 접속하되 제1 저항층(131)과는 다른 전압에서 저항값이 변화하는 제2 저항층(132), 및 제1 배선(110)과 실질적으로 수직하게 교차하면서 제1 및 제2 저항층(131, 132)과 전기적으로 접속하는 제2 배선(150)을 포함하여 이루어진다.
상기 제1 및 제2 저항층(131, 132)은 각각 이웃하고 있는 두 개의 제1 배선(110)의 상부 측면과 접속하고, 제1 배선(110) 사이의 기판(100) 상부 및 제1 및 제2 저항층(131, 132) 사이의 제1 배선(110) 상에는 층간 절연막(120)이 형성된다.
특히, 도 3b를 참조하면, 본 발명의 제1 실시예에 따른 저항성 메모리장치의 경우, 제1 배선(110)으로 이루어진 하부전극과, 제1 배선(110)의 양 측 상부에 배치된 제1 및 제2 저항층(131, 132), 그리고 도전성 패턴(140) 및 제2 배선(150)으로 이루어진 상부전극(155)이 하나의 단위 저항성 메모리 셀을 구성한다.
이때, 도전성 패턴(140)은 제2 배선(150) 아래의 두 이웃하는 제1 배선(110)들 사이에 배치된다. 도전성 패턴(140)은 제1 및 제2 저항층(131, 132) 상에 배치되며 하부 방향으로 제1 배선(110)의 상면보다 낮은 높이까지 돌출되어 저면이 제1 배선(110)의 상면보다 낮다. 제1 및 제2 저항층(131, 132)은 제1 배선(110)과 도전성 패턴(140) 사이에 개재된다. 제2 배선(150)은 도전성 패턴(140)을 통해 제1 및 제2 저항층(131, 132)과 전기적으로 접속한다.
상기 제1 및 제2 저항층(131, 132)의 일단은 상기 제1 배선(110)에 연결되고, 다른 일단은 상기 제2 배선(150)에 연결된다.
도 3e에 도시된 바와 같이, 제1 배선(110)은 비트라인(150)과 대응되는 영역에서는 볼록부를 갖고, 비트라인(150)들 사이에서는 오목부를 갖는 요철 형상일 수 있다.
상기 제1 저항층(131)과 제2 저항층(132)은 금속산화물막, PCMO(Pr1 -XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막 또는 금속 도핑된 고체 전해질막 중의 어느 하나로 이루어진다. 특히, 제1 저항층(131)과 제2 저항층(132)은 서로 다른 물질로 이루어지거나, 동종 물질의 경우 두께 또는 전극과의 접촉면적 등의 물성이 서로 다르게 이루어져 인가된 전압에 대해 서로 다른 저항 변화 특성을 나타낸다.
하나의 단위 저항성 메모리 셀에는, 제1 배선(110)과, 제1 배선(110)의 일 측에 형성된 제1 저항층(131)과, 제1 배선(110)에 대해 반대 측에 형성된 제2 저항층(132)을 포함할 수 있다. 따라서, 동일한 면적 내에서 기존에 비해 메모리 셀의 수를 배로 증가시킬 수 있다.
또한, 제1 저항층(131)과 제2 저항층(132)은 각각 다른 전압에서 저항값의 변화를 나타내도록 구성되어 있으므로, 제1 배선(110)과 도전성 패턴(140) 사이의 전압 차의 크기에 따라 두 저항성 메모리에 서로 다른 데이터를 저장할 수 있으므로, 멀티 레벨 소자를 구현할 수 있다.
또한, 제1 배선(110)의 경우 상부 측면의 일부가 식각되고 이 식각된 부분에 저항성 메모리가 구성된다. 데이터의 프로그램(program), 소거(erase) 또는 리드(read)를 위하여 제1 배선(110)에 전압을 인가하면, 전계 집중 현상으로 인해 식각된 모서리 부분에 전계(electric field)의 대부분이 집중되게 된다. 따라서, 기존의 저항성 메모리에 비해 낮은 전압에서 저항성 메모리의 동작을 구현할 수 있다. 또한, 저항층을 최소의 사이즈(size)로 구현함으로써 더욱 낮은 동작 전압을 실현할 수 있다.
도 4a는 본 발명의 제2 실시예에 따른 저항성 메모리를 나타낸 사시도이고, 도 4b는 도 4a의 절단선 A-A'를 따라 자른 단면도이고, 도 4c는 도 4a의 절단선 B-B'를 따라 자른 단면도이며, 도 4d는 도 4a의 절단선 C-C'를 따라 자른 단면도이다.
도 4a 내지 도 4d를 참조하면, 본 발명의 제2 실시예에 따른 저항성 메모리 장치는 제1 배선(110)으로 이루어진 하부전극과, 제1 배선(110)의 양 측 상부에 배치된 제1 및 제2 저항층(131, 132), 및 제1 배선(110)과 실질적으로 수직하게 교차하면서 하부 방향으로 제1 또는 제2 저항층(131, 132)과 접촉하는 돌출부(A)를 가지는 제2 배선(150)의 상부전극이 하나의 단위 저항성 메모리 셀을 구성하는 점과 제1 배선(110)의 상면이 요철 형상을 갖지 않는 점을 제외하면 도 3a 내지 도 3e에 도시된 저항성 메모리 장치와 동일할 수 있으므로 구조 및 형성 물질에 대한 중복된 설명은 생략한다. 보다 구체적으로, 돌출부(A)는 상기 제1 및 제2 저항층(131, 132) 상에 배치되며, 하부 방향으로 제1 배선(110)의 상면보다 낮은 높이까지 돌출된다. 이 경우에도, 도 3a 내지 도 3e와 동일한 효과를 얻을 수 있다.
도 5a는 본 발명의 제3 실시예에 따른 저항성 메모리 어레이를 나타낸 사시도이고, 도 5b는 도 5a 의 절단선 A-A'를 따라 자른 단면도이고, 도 5c는 도 5a의 절단선 B-B'를 따라 자른 단면도이며, 도 5d는 도 5a의 절단선 C-C'를 따라 자른 단면도이다.
도 5a 내지 도 5d를 참조하면, 제1 배선(110)의 상부 모서리를 포함하는 측면에 제1 및 제2 저항층(131, 132)을 개재하여 도전성 패턴(140)이 배치되고, 도전성 패턴(140)은 제2 배선(150)과 접촉하도록 배치된다. 제1 배선(110)의 상부 모서리 부분이 식각되지 않은 점, 도전성 패턴(140)의 상부 폭이 하부 폭보다 크게 형성된 점 및 제1 배선(110)의 상면이 요철 형상을 갖지 않는 점을 제외하면 도 3a 내지 도 3e에 도시된 저항성 메모리 장치와 동일할 수 있으므로 구조 및 형성 물질에 대한 중복된 설명은 생략한다. 이 경우에도 제1 배선(110)의 상부 모서리를 포함하도록 저항성 메모리가 형성되므로 전계 집중 현상으로 인해 낮은 전압에서 저항성 메모리의 동작을 구현할 수 있다.
한편, 도전성 패턴(140)은 제2 배선(150)과 대응되는 영역에만 형성되도록 도전성 패턴(140)을 형성하기 위한 폴리실리콘막을 산화시켜 얻은 실리콘 산화막을 사이에 두고 서로 단락되어 형성될 수 있다.
도 6a는 본 발명의 제4 실시예에 따른 저항성 메모리 어레이를 나타낸 사시도이고, 도 6b는 도 6a 의 절단선 A-A'를 따라 자른 단면도이고, 도 6c는 도 6a의 절단선 B-B'를 따라 자른 단면도이며, 도 6d는 도 6a의 절단선 C-C'를 따라 자른 단면도이다.
도 6a 내지 도 6d를 참조하면, 제1 배선(110)의 상부 모서리를 포함하는 측면에 제1 및 제2 저항층(131, 132)이 배치되고, 제1 배선(110)과 실질적으로 수직하게 교차하면서 하부 방향으로 제1 또는 제2 저항층(131, 132)과 접속하고, 하부로 갈수록 폭이 좁아지는 계단 형태의 돌출부(A)를 가지는 제2 배선(150)의 상부전극이 배치된다. 제1 배선(110)의 상부 모서리 부분이 식각되지 않은 점과 계단 형태의 돌출부(A)를 가지는 제2 배선(150)이 형성되는 점 및 제1 배선(110)의 상면이 요철 형상을 갖지 않는 점을 제외하면 도 3a 내지 도 3e에 도시된 저항성 메모리 장치와 동일할 수 있으므로 구조 및 형성 물질에 대한 중복된 설명은 생략한다. 구체적으로, 계단 형태의 돌출부(A)는 상기 제1 및 제2 저항층(131, 132) 상에 배치되며, 하부 방향으로 제1 배선(110)의 상면보다 낮은 높이까지 돌출된다. 이 경우에도 제1 배선(110)의 상부 모서리를 포함하도록 저항성 메모리가 형성되므로 전계 집중 현상으로 인해 낮은 전압에서 저항성 메모리의 동작을 구현할 수 있다.
도 7a는 도 3a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이고, 도 7b는 도 4a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이고, 도 7c는 도 5a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이며, 도 7d는 도 도 6a에 도시된 저항성 메모리 어레이의 복층 구조를 나타낸 사시도이다.
도 7a를 참조하면, 제1 데이터선(WL) 및 제2 데이터선(BL)과, 도전성 패턴(140), 그리고 제1 및 제2 저항층(131, 132)으로 이루어진 단위 메모리 층이 복수 회 적층되어 다층 구조를 이루고 있다.
보다 상세하게는, 서로 평행하게 배치되고 양측 모서리의 일부가 식각되어 상부 폭보다 하부 폭이 큰 요철 형상의 제1 데이터선들(WL11~WL13), 상기 제1 데이터선들(WL11~WL13)에 실질적으로 수직하게 교차하면서 서로 평행하게 배치된 제2 데이터선들(BL11~BL13), 상기 제2 데이터선들(BL11~BL13)에 대응되는 하부에서 각각의 제1 데이터선들(WL11~WL13)의 사이에 형성된 도전성 패턴(140)들 및 각각의 제1 데이터선들(WL11~WL13)과 도전성 패턴(140) 사이에 개재된 제1 및 제2 저항층(131, 132)으로 이루어진 제1 저항성 메모리 층과, 제1 데이터선들(WL21~WL23), 상기 제1 데이터선들(WL21~WL23)에 실질적으로 수직하게 교차하면서 서로 평행하게 배치된 제2 데이터선들(BL21~BL23), 상기 제2 데이터선들(BL21~BL23)에 대응되는 하부에서 각각의 제1 데이터선들(WL21~WL23)의 사이에 형성된 도전성 패턴(140)들 및 각각의 제1 데이터선들(WL21~WL23)과 도전성 패턴(140) 사이에 개재된 제1 및 제2 저항층(131, 132)으로 이루어진 제2 저항성 메모리 층, 그리고 제1 데이터선들(WL31~WL33), 상기 제1 데이터선들(WL31~WL33)에 실질적으로 수직하게 교차하면서 서로 평행하게 배치된 제2 데이터선들(BL31~BL33), 상기 제2 데이터선들(BL31~BL33)에 대응되는 하부에서 제1 데이터선들(WL31~WL33)의 사이에 형성된 도전성 패턴(140)들 및 상기 각각의 제1 데이터선들(WL31~WL33)과 도전성 패턴(140) 사이에 개재된 제1 및 제2 저항층(131, 132)으로 이루어진 제3 저항성 메모리 층이 수직으로 적층되어 다층 메모리 구조를 이루고 있다. 이때, 제1 및 제2 저항층(131, 132)의 일단은 상기 제1 데이터선들(WL11~WL33)에 연결되고, 다른 일단은 상기 제2 데이터선들(BL11~BL33)에 연결된다.
도 7b를 참조하면, 제1 데이터선(WL) 및 하부 방향으로의 돌출부(A)를 갖는 제2 데이터선(BL)과, 제1 및 제2 저항층(131, 132)으로 이루어진 단위 메모리 층이 복수 회 적층되어 다층 구조를 이루고 있다. 이때, 돌출부(A)는 제1 및 제2 저항층(131, 132) 상에 배치되며, 하부 방향으로 제1 배선(110)의 상면보다 낮은 높이까지 돌출된다. 도 7a의 도전성 패턴이 형성되지 않는 대신 제2 데이터선(BL)이 제1 또는 제2 저항층(131, 132)과 접촉되는 돌출부(A)를 갖는 점 및 제1 데이터선(WL)이 요철 형상을 갖지 않는 점을 제외하고는 도 7a와 동일하므로 중복된 설명은 생략하기로 한다.
도 7c를 참조하면, 제1 데이터선(WL) 및 제2 데이터선(BL)과, 제1 데이터선(WL)의 양측 모서리와 중첩되고 상부 폭보다 하부 폭이 좁은 도전성 패턴(140)들, 그리고 제1 및 제2 저항층(131, 132)으로 이루어진 단위 메모리 층이 복수 회 적층되어 다층 구조를 이루고 있다. 제1 데이터선(WL)의 상부와 하부 폭이 동일하고, 도전성 패턴(140)이 상부 폭보다 하부 폭이 좁은 "ㅜ"자 형상을 갖는 점 및 제1 데이터선(WL)이 요철 형상을 갖지 않는 점을 제외하고는 도 7a와 동일하므로 중복된 설명은 생략하기로 한다.
도 7d를 참조하면, 제1 데이터선(WL) 및 하부 방향으로 제1 데이터선(WL)의 양측 모서리와 중첩되고 상부보다 하부 폭이 좁은 돌출부(A)를 갖는 제2 데이터선(BL)과, 제1 및 제2 저항층(131, 132)으로 이루어진 단위 메모리 층이 복수 회 적층되어 다층 구조를 이루고 있다. 이때, 돌출부(A)는 제1 및 제2 저항층(131, 132) 상에 배치되며, 하부 방향으로 제1 배선(110)의 상면보다 낮은 높이까지 돌출된다. 제1 데이터선(WL)의 상부와 하부 폭이 동일하고, 도 7a의 도전성 패턴이 형성되지 않는 대신 제2 데이터선(WL)의 돌출부(A)가 상부보다 하부 폭이 좁은 "ㅜ"자 형상을 갖는 점 및 제1 데이터선(WL)이 요철 형상을 갖지 않는 점을 제외하고는 도 7a와 동일하므로 중복된 설명은 생략하기로 한다.
도 7a 내지 도 7d에 도시된 바와 같이, 단위 저항성 메모리 층을 다수 회 적층하여 다층 구조의 저항성 메모리를 구성하면 보다 많은 양의 데이터를 처리할 수 있다.
도 10은 본 발명의 저항성 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 블럭도이다.
도 10을 참조하면, 전자 시스템(200)은 제어기(210), 입출력 장치(220) 및 기억 장치(230)를 포함할 수 있다. 제어기(210), 입출력 장치(220) 및 기억 장치(230)는 버스(250, bus)를 통하여 서로 커플링(coupling)될 수 있다.
버스(250)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다.
제어기(210)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(220)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다.
기억 장치(230)는 데이터를 저장하는 장치로서, 데이터 및/또는 제어기(210)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(130)는 상술한 본 발명의 실시예에 개시된 저항성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(200)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(240)를 더 포함할 수 있다. 인터페이스(240)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(240)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 전자 시스템(200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(200)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 11은 본 발명의 저항성 메모리 장치를 포함하는 메모리 카드를 나타내는 블럭도이다.
메모리 카드(300)는 기억 장치(310) 및 메모리 제어기(320)를 포함한다.
기억 장치(310)는 데이터를 저장할 수 있으며, 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 기억 장치(310)는 상술한 본 발명의 실시예에 개시된 저항성 메모리 장치를 포함할 수 있다.
메모리 제어기(320)는 호스트(host)의 판독/쓰기 요청에 응답하여 기억 장치(310)에 저장된 데이터를 독출하거나, 기억 장치(310)에 데이터를 저장할 수 있다.
저항성 메모리 셀 제조 방법-제1 실시예
도 12 내지 도 18은 본 발명의 제1 또는 제2 실시예에 따른 저항성 메모리 장치의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
설명의 편의를 위하여 이하에서는, 도 2의 레이아웃도에서 제1 내지 제3 워드라인(WL1, WL2, WL3)과, 상기 워드라인(WL1, WL2, WL3)과 수직한 방향으로 배치된 제1 비트라인(BL1) 및 제1 비트라인(BL1)에 대응되는 하부의 상기 각각의 워드라인(WL1, WL2, WL3)들 사이에 배치된 도전성 패턴(140)들을 포함하는 메모리 장치로 한정하여 설명한다. 도 3a 내지 도 3e와 동일한 참조번호는 동일한 부분을 나타낸다.
도 12를 참조하면, 반도체기판(100) 상에 하부 전극(110)을 형성한다.
하부 전극(110)을 형성하기 전에, 반도체기판(100) 상에 주변회로를 구성하는 트랜지스터 등을 형성하기 위한 공정을 실행하고, 주변회로 상에 절연층(도시되지 않음)을 형성한다.
하부 전극(110)은 메모리 어레이의 워드라인(WL)이 되는 도전층으로, 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 코발트(Co), 크롬(Cr), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속이나 이들을 포함하는 합금으로 이루어진 금속 전극 물질, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물 등을 포함하는 질화물 전극물질, In2O3:Sn(ITO), SnO2:F(FTO), SrTiO3, LaNiO3 등을 포함하는 산화물 전극 물질 중에서 선택된 적어도 하나를 증착하여 형성할 수 있다.
전극 물질을 증착하는 방법으로는 대표적으로, 물리적 기상 증착법(physical vapor deposition), 화학적 기상 증착법(chemical vapor deposition), 스퍼터링(sputtering), 펄스 레이저 증착법(pulsed laser deposition), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 원자층 증착법(atomic layer deposition) 또는 분자선 에피택시 증착법(molecular beam epitaxy)이 가능하다.
증착된 도전층은 사진식각 공정에 의해 도 2에 도시된 바와 같이 일정 간격을 두고 제1 방향으로 서로 평행하게 배치되는 스트라이프(stripe) 형태로 패터닝된다.
도 13을 참조하면, 하부 전극(110)이 형성된 반도체기판(100) 상에, 상기 하부 전극(110)이 매몰되도록 절연막을 증착하여 층간 절연막(120)을 형성한다. 층간 절연막(120)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiN) 등 층간 절연막의 재료로 잘 알려진 절연막으로 형성할 수 있다.
층간 절연막(120)은 상기 하부 전극들(110) 사이를 매립하면서, 하부 전극(110)의 표면 위로 일정 두께를 갖도록 증착하는 것이 바람직하다. 층간 절연막(120)을 형성한 다음에는, 후속 사진 식각 공정을 위하여 그 표면을 평탄화할 수 있다.
다음에, 층간 절연막(120) 상에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 도전성 패턴(140, 도 2 참조) 형성을 위한 도전 라인이 형성될 영역을 한정하는 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)이 오픈(open)하는 영역이 도전성 패턴(140, 도 2 참조) 형성을 위한 도전 라인이 형성될 영역이다.
본 실시예에서는 도전성 패턴(140, 도 2 참조)용 도전 라인을 형성하기 위하여, 도 2의 두 번째 워드라인(WL2)과 세 번째 워드라인(WL3)의 측면 일부와 두 워드라인(WL2, WL3) 사이의 층간절연막(120)이 노출되도록 형성된다.
다음에, 제1 포토레지스트 패턴(PR1)을 식각 마스크로, 층간 절연막(120) 및 하부 전극(110)에 대한 이방성 식각을 수행하여 하부 전극(110)의 측면 일부가 식각되도록 한다. 이로써, 이웃한 두 워드라인 사이에 하부 전극(110)의 측면 일부와 이웃한 두 워드라인 사이의 층간 절연막(120)을 노출시키는 제1 홈(trench, T1)이 형성된다. 이때, 하부 전극(110)의 양쪽에 전기적 특성이 서로 다른 저항 변화 메모리를 배치하기 위하여 하부 전극(110)의 일 측만 식각되도록 하며, 도시된 바와 같이 인접하는 두 하부 전극끼리 서로 마주보도록 식각을 수행한다.
하부 전극(110)의 측면을 식각하는 공정은 여러 가지 잘 알려진 방식으로 수행할 수 있다. 예를 들면, 제1 포토레지스트 패턴(PR1)을 식각 마스크로 층간 절연막(120)에 대한 식각을 수행하여 하부 전극(110)의 일정 두께가 노출되도록 한 다음에, 하부 전극(110)에 대한 추가 식각을 진행하여 하부 전극(110)의 일부가 식각되도록 할 수 있다. 다른 방법으로는, 도시하지 않았으나 하부 전극(110)을 형성하는 단계에서, 다층 배선 공정에 널리 사용되는 듀얼 다마신(dual damascene) 공정을 이용하여 측면 일부가 식각된 형태의 하부 전극(110)을 형성할 수도 있다.
이렇게 하부 전극(110) 측면의 식각된 부분에 후속 단계에서 저항층과 도전층을 차례로 형성하면, 하부 전극, 저항층, 도전층으로 이루어지는 저항성 메모리가 하부 전극(110)의 측면에 형성된다.
도 14를 참조하면, 제1 포토레지스트 패턴(PR1, 도 13 참조)을 제거한 다음, 결과물의 전면에 제1 홈(T1)의 내벽을 따라 저항성 메모리의 제1 저항층(131)을 형성한다.
상기 제1 저항층(131)은 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체 전해질막으로 형성할 수 있다.
상기 금속산화물막은 SiO2, Al2O3 또는 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 탄탈륨(Ta) 산화물, 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 니오븀(Nb) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물, 하프늄(Hf) 산화물, 구리(Cu) 산화물, 아연(Zn) 산화물 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원 산화물로 형성될 수 있다. 예를 들어, 이원 산화물은 HfO2 -X, ZrO2 -X, Y2O3 -X, TiO2-X, NiO1 -Y, Nb2O5 -X, Ta2O5 -X, CuO1 -Y, Fe2O3 -X (0≤x≤1.5, 0≤y≤0.5) 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다.
상기 칼코게나이드막은 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질로 형성될 수 있다.
상기 페로브스카이트막은 STO(SrTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질로 형성될 수 있으며, 또한, Cr 또는 Nb 도핑된 SrZrO3막일 수 있다.
또한, 상기 금속 도핑된 고체 전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.
하부 전극(110) 사이의 공간은 어스펙트 비(aspect ratio)가 높은 매우 좁은 영역이다. 그런데, 저항물질을 증착하여 제1 저항층(131)을 형성하고 나면 하부 전극(110) 사이의 공간이 저항물질에 의해 막혀버릴 수가 있다. 따라서, 후속 단계에서 형성될 도전성 패턴(140, 도 2 참조)용 도전 라인을 형성하기 위한 공간을 확보하기 위하여 제1 저항층(131)에 대한 식각 공정을 추가하는 것이 바람직하다. 제1 저항층(131)에 대한 추가 식각 공정을 실시하면 도전성 패턴(140, 도 2 참조)용 도전라인이 안정적으로 형성될 영역을 확보할 수 있을 뿐만 아니라, 저항 소자의 스위칭 특성이 좋아진다. 즉, 제1 저항층(131)에 대한 식각을 실시하면 식각된 영역에서 산소 공공(oxygen vacancy)의 양이 증가하여 저항 메모리의 스위칭 특성이 좋아지게 된다.
다음에, 제1 저항층(131)의 상부에 도전물질을 증착하여 도전성 패턴(140, 도 2 참조)용 도전 라인을 형성하기 위한 제1 도전층(141)을 형성한다.
제1 도전층(141)은 하부 전극(110)과 마찬가지로, 금속 또는 폴리실리콘 등의 잘 알려진 도전물질을 화학기상증착 등의 방법으로 증착하여 형성할 수 있다. 제1 도전층(141)은 이후에 형성되는 상부 전극을 중간 접속시키는 역할을 한다.
제1 도전층(141)을 형성한 다음에는, 후속 사진식각 공정을 위하여 표면을 평탄화한다.
도 15를 참조하면, 제1 도전층(141) 상에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 제2 포토레지스트 패턴(PR2)을 형성한다. 제2 포토레지스트 패턴(PR2)은 도전성 패턴(140, 도 2 참조)용 도전 라인의 일부를 한정하기 위한 것으로, 본 실시예에서는 도 2의 레이아웃도의 첫 번째 워드라인(WL1)과 두 번째 워드라인(WL2)의 측면 일부와 두 워드라인(WL1, WL2) 사이의 제1 도전층(141)이 노출되도록 형성된다.
이를 위해, 제2 포토레지스트 패턴(PR2)을 마스크로, 노출된 제1 도전층(141)과 노출된 제1 도전층(141) 하부의 제1 저항층(131), 층간 절연막(120) 및 하부 전극(110)을 이방성 식각한다. 이로써, 이웃한 두 워드라인 사이에 하부 전극(110)의 측면 일부와 이웃한 두 워드라인 사이의 층간 절연막(120)을 노출시키고, 제1 홈(T1)과 교대로 나란하게 배치된 제2 홈(T2)이 형성된다. 하부 전극(110)의 경우 도시된 바와 같이 상부 측면의 일부가 식각되는데, 이웃하고 있는 두 하부 전극(110)의 측면이 서로 마주보게 식각된다.
도 16을 참조하면, 제2 포토레지스트 패턴(PR2, 도 13참조)을 제거한 후 결과물의 전면에 제2 홈(T2)의 내벽을 따라 저항성 메모리의 제2 저항층(132)을 형성한다. 제2 저항층(132)은 제1 저항층(131)을 형성한 방법과 동일한 방법으로 형성할 수 있다. 예를 들면, 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체 전해질막 중의 어느 하나를 통상의 증착 방법으로 증착하여 형성할 수 있다.
제1 저항층(131)의 경우와 마찬가지로, 제2 저항층(132)을 형성하기 위하여 저항 물질을 증착한 후 증착된 저항물질에 대한 식각을 실시하여 제2 도전층이 안정적으로 형성될 공간을 확보하고 스위칭 특성이 좋아지도록 하는 것이 바람직하다.
제2 저항층(132)은 제1 저항층(131)과 다른 저항 변화 특성을 갖도록 형성한다. 예를 들면, 제1 저항층(131)과 다른 저항 변화 특성을 갖도록 다른 물질로 형성하거나, 동종 물질의 경우 제1 저항층(131)과 다른 두께 또는 전극과 다른 접촉면적을 갖도록 하는 등 물성을 다르게 형성할 수 있다. 하나의 하부 전극(110)에는 양쪽으로 두 개의 저항층(131, 132)이 형성되어 결과적으로 하나의 워드라인에 두 개의 저항성 메모리가 형성되는데, 이는 두 저항층이 서로 다른 저항 변화 특성을 나타내도록, 즉 두 저항층(131, 132)이 서로 전압에서 저항값의 변화가 일어나도록 해야 가능하다.
제2 저항층(132)을 형성한 다음에는, 전면에 다시 제2 도전층(142)을 형성한다. 제2 도전층(142)은 이전에 형성된 제1 도전층(141)과 동일한 물질로 형성하거나 또는 다른 물질로 형성할 수 있다. 제2 도전층(142) 역시 제1 도전층(141)과 마찬가지로 금속 등의 잘 알려진 전극 물질을 통상의 증착 방법으로 증착하여 형성할 수 있다.
도 17을 참조하면, 제2 도전층(142) 및 제1 도전층(141)이 스트라이프 형태로 분리되도록 제2 도전층(142), 제2 저항층(132), 제1 도전층(141), 제1 저항층(131)에 대해 이방성 식각을 실시한다. 이 식각 공정은 평탄화 공정으로 잘 알려진 화학기계적연마(Chemical Mechanical Polishing; CMP) 방식으로 수행할 수 있다.
상기 제2 도전층(142), 제2 저항층(132), 제1 도전층(141), 제1 저항층(131)에 대한 CMP 공정은 제2 도전층(142)과 제1 도전층(141)이 스트라이프 형태로 분리되도록, 층간절연막(120)의 상면이 노출되는 시점까지 수행할 수 있다.
도 18을 참조하면, 결과물의 전면에 도전물질을 증착하여 도전층(미도시)을 형성한 다음, 워드라인이 되는 하부 전극(110)과 교차하는 방향의 스트라이프 형태로 상기 도전층을 패터닝하여 비트라인(150)을 형성한다.
비트라인(150)은 마스크, 일례로 PR 패턴(미도시)를 사용하여 도전층을 하부 전극(110)과 교차하는 방향으로 패터닝하여 형성할 수 있다. 이후, 비트라인(150) 형성 후에는 마스크를 제거한다.
비트라인(150) 형성 시, 비트라인(150)들 사이에 대응되는 제1 및 제2 도전층(141, 142, 도 17 참조)을 식각한다.
여기서, 식각 공정은 비트라인(150)보다 제1 및 제2 도전층(141, 142)에 대한 식각 선택비(또는 식각률)가 상대적으로 큰 습식 식각(wet etching) 공정을 사용하여 실시할 수 있다.
이로써, 비트라인(150)과 대응되는 영역의 워드라인들 사이에 제1 또는 제2 도전층(141, 142)으로 이루어진 도전성 패턴(140)이 형성된다. 이처럼, 도전성 패턴(140)은 서로 단락된다.
그리고, 도전성 패턴(140) 형성을 위한 식각 과정에서 비트라인(150)들 사이의 워드라인도 일부 두께만큼 식각될 수 있다. 이 경우, 워드라인은 비트라인(150)과 대응되는 영역에서는 볼록부를 갖고, 비트라인(150)들 사이에서는 오목부를 갖는 요철 형상으로 형성될 수 있다.
저항성 메모리 셀 제조 방법-제2 실시예
도 18에서, 제1 및 제2 도전층(141, 142)이 폴리실리콘 재질을 포함하여 형성될 경우, 비트라인(150) 형성 후 식각 공정을 실시하지 않고 비트라인(150)들 사이에 대응되는 제1 및 제2 도전층(141, 142)을 산화(Oxidation)시킨다.
그러면, 비트라인(150)들 사이에 대응되는 제1 및 제2 도전층(141, 142)은 실리콘 산화막으로 형성되므로, 비트라인(150)에 대응되는 워드라인 사이에만 도전성 패턴(140)이 형성되게 된다. 이에 따라, 도전성 패턴(140)은 서로 단락된다.
나머지 하부 전극(110), 제1 및 제2 저항층(131, 132) 및 비트라인(150) 형성 공정은 상술한 제1 실시예와 동일할 수 있으므로 이에 대한 설명은 생략하기로 한다.
저항성 메모리 셀 제조 방법-제3 실시예
도 19 내지 도 25는 본 발명의 제3 실시예에 따른 저항성 메모리 장치의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
설명의 편의를 위하여 이하에서는, 도 2의 레이아웃도에서 제1 내지 제3 워드라인(WL1, WL2, WL3)과, 상기 워드라인(WL1, WL2, WL3)과 수직한 방향으로 배치된 제1 비트라인(BL1)을 포함하는 메모리 장치로 한정하여 설명한다. 도 3a 내지 도 3e와 동일한 참조번호는 동일한 부분을 나타낸다.
도 19를 참조하면, 반도체기판(100) 상에 일정 간격을 두고 제1 방향으로 서로 평행하게 배치되는 스트라이프(stripe) 형태의 하부 전극(110)을 형성한다.
도 20을 참조하면, 하부 전극(110)이 형성된 반도체기판(100) 상에, 상기 하부 전극(110)이 매몰되도록 절연막을 증착하여 층간 절연막(120)을 형성한다.
다음에, 도전성 패턴(140, 도 2 참조)용 도전 라인이 형성될 영역을 한정하는 제1 포토레지스트 패턴(PR1)을 마스크로 한 이방성 식각으로 층간 절연막(120)과 하부 전극(110)의 측면 일부를 식각하여 이웃한 두 워드라인(WL2, WL3) 사이에 하부 전극(110)의 측면 일부와 이웃한 두 워드라인(WL2, WL3) 사이의 층간 절연막(120)을 노출시키는 제1 홈(T1)을 형성한다.
도 21을 참조하면, 제1 포토레지스트 패턴(PR1, 도 20 참조)을 제거한 다음, 결과물의 전면에 제1 홈(T1)의 내벽을 따라 저항성 메모리의 제1 저항층(131)을 형성한다.
제1 저항층(131)을 형성한 후에는 두 하부 전극(110) 사이의 공간을 안정적으로 확보하고, 산소 공공의 양을 증가시켜 저항 소자의 스위칭 특성을 향상시킬 수 있도록 제1 저항층(131)의 일부 두께를 식각하는 식각 공정을 추가로 실시할 수 있다.
도 19 내지 도 21에서의 하부 전극(110), 층간 절연막(120), 제1 포토레지스트 패턴(PR1), 제1 홈(T1) 및 제1 저항층(131)의 형성 물질 및 형성 방법은 도 12 내지 도 14의 제1 실시예와 동일할 수 있으므로 이에 대한 중복된 설명은 생략하기로 한다.
도 22를 참조하면, 제1 저항층(131) 상에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 도전성 패턴(140, 도 2 참조)용 도전 라인이 형성될 영역을 한정하는 제2 포토레지스트 패턴(PR2)을 형성한다.
다음에, 제2 포토레지스트 패턴(PR2)을 마스크로 한 이방성 식각으로 층간 절연막(120)과 하부 전극(110)의 측면 일부를 식각하여 이웃한 두 워드라인(WL1, WL2) 사이에 하부 전극(110)의 측면 일부와 이웃한 두 워드라인(WL1, WL2) 사이의 층간 절연막(120)을 노출시키되, 제1 홈(T1)과 교대로 나란하게 배치된 제2 홈(T2)을 형성한다.
하부 전극(110)의 양쪽에 전기적 특성이 서로 다른 저항 변화 메모리를 배치하기 위하여 하부 전극(110)의 타 측만 식각되도록 하며, 도시된 바와 같이 인접하는 두 하부 전극(110)끼리 서로 마주보도록 식각을 수행한다.
도 23을 참조하면, 결과물의 전면에 제2 홈(T2)의 내벽을 따라 저항성 메모리의 제2 저항층(132)을 형성한다. 제2 저항층(132)의 형성 물질 및 형성 방법은 본 발명의 제1 실시예와 동일할 수 있으므로 이에 대한 설명은 생략한다.
도 24를 참조하면, 층간 절연막(120)의 상면이 노출되는 시점까지 제2 저항층(132), 제2 포토레지스트 패턴(PR2), 제1 저항층(131) 및 층간 절연막(120)을 이방성 식각한다. 일례로, 식각은 CMP로 수행할 수 있다.
이후, 잔류된 제2 포토레지스트 패턴(PR2)을 제거한다. 이로써, 하부 전극(110)의 일 측에 제1 저항층(131)이 형성되고, 제1 저항층(131)과 마주보는 하부 전극(110)의 타 측에 제2 저항층(132)이 형성된다.
도 25를 참조하면, 제1 및 제2 저항층(131, 132) 및 층간 절연막(120)의 상면에 도전물질을 증착하여 도전층(미도시)을 형성한 후 마스크를 사용하여 도전층을 하부 전극(110)과 교차하는 방향으로 패터닝하여 비트라인(150)을 형성한다.
이로써, 하부 방향으로 돌출되어 제1 저항층(131) 또는 제2 저항층(132)과 접속되는 돌출부(A)를 가지는 비트라인(150)이 형성된다. 이때, 돌출부(A)는 하부 전극(110)의 상면보다 낮은 높이까지 돌출된다.
비트라인(150)이 돌출부(A)를 갖도록 형성하는 것을 제외하고 비트라인(150)의 형성 물질은 본 발명의 제1 실시예와 동일할 수 있으므로 이에 대한 중복된 설명은 생략하기로 한다.
저항성 메모리 셀 제조 방법-제4 실시예
도 26 내지 도 29는 본 발명에 따른 저항성 메모리 장치의 제조 방법의 다른 제4 실시예를 설명하기 위하여 도시한 단면도들이다. 본 제4 실시예는 하부 전극을 측면 일부가 식각된 형상으로 먼저 형성한 다음에 후속 공정을 진행하는 경우이다. 하부 전극을 형성한 이후의 공정은 첫 번째 실시예와 거의 동일하므로 간략히 설명하기로 한다. 첫 번째 실시예와 동일한 참조번호는 동일한 부분을 나타낸다.
도 26을 참조하면, 반도체기판(100) 상에 제1 마스크층(102)을 형성한다. 제1 마스크층(102) 상에, 하부 전극이 형성될 영역을 노출하는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 마스크로 사용하여 제1 마스크층(102)을 패터닝한다. 그러면, 도 2의 레이아웃에서 서로 평행하게 배열된 다수개의 워드라인(WL1, WL2, WL3, … , WLn)이 형성될 영역이 노출된다.
제1 마스크층(102)은 도 3b에 도시된 하부 전극의 하부영역을 형성하기에 충분한 두께를 갖도록 형성되며, 하부 전극을 구성하는 물질에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 제1 마스크층(102)은 예를 들면 실리콘질화막(SiO2), 실리콘질화막(SiN), 실리콘산질화막(SiON) 또는 이들의 조합으로 이루어진 물질을 화학적기상증착(CVD) 방법으로 증착하여 형성할 수 있다.
다음에, 노출된 영역에 도전물질을 채워 하부 전극을 형성하기 위한 하부 도전층(104)을 형성한다. 하부 도전층(104)은 백금(Pt), 골드(Au), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금으로 이루어진 군과, TiN 또는 WN를 포함하는 질화물 전극물질, In2O3:Sn(ITO), SnO2:F(FTO), SrTiO3, LaNiO3 등을 포함하는 산화물 전극 물질 중에서 선택된 적어도 하나를 증착하여 형성할 수 있다. 도전물질을 증착한 다음에는 에치백(etch back) 또는 CMP 공정과 같은 적절한 평탄화 공정을 수행하는 것이 바람직하다.
도 27을 참조하면, 하부 도전층(104)이 형성된 반도체기판(100) 상에, 하부 전극의 상부 영역을 한정하기 위한 제2 마스크층(106)을 형성한다. 제2 마스크층(106)은 하부 도전층(104)의 상면 일부를 노출시키도록 형성한다. 제2 마스크층(106)은 제1 마스크층(102)과 동일한 방법으로 형성할 수 있다. 또한, 하부 도전층(104)과의 식각선택비를 가지면 되므로 제1 마스크층(102)과 동일한 물질로 형성하여도 무관하다.
하부 전극의 상부 영역이 형성될 영역을 노출하는 제2 마스크층(106)을 형성한 다음에는, 노출된 영역을 하부 전극용 도전 물질로 채워 하부 도전층(104)보다 좁은 폭을 가지는 상부 도전층(108)을 형성한다. 상부 도전층(108)을 형성하는 공정은 하부 도전층(104)을 형성하는 방법과 동일하게 수행할 수 있다. 이렇게 하면, 상부 측면의 일부가 식각된 형상의 하부 전극(110)을 형성할 수 있다.
도 28을 참조하면, 상부 측면 일부가 식각된 형상의 하부전극(110)이 형성된 결과물 상에 절연물질을 일정 두께 증착하여 제1 층간 절연막(120)을 형성한다. 제1 및 제2 마스크층(102, 106, 도 27 참조)이 잔류된 상태에서 하부 전극(110) 상부로 일정 두께가 증착되도록 제1 층간 절연막(120)을 형성할 수도 있고, 경우에 따라서는 제1 및 제2 마스크층(102, 106, 도 27 참조)을 제거한 다음에 제1 층간 절연막(120)을 형성할 수도 있다.
다음에, 제1 층간 절연막(120) 상에 도전성 패턴용 도전 라인이 형성될 영역을 한정하는 포토레지스트 패턴(PR3)을 형성하고, 이 포토레지스트 패턴(PR3)을 마스크로 하여 노출된 영역의 제1 층간 절연막(120)을 식각하여 이웃한 두 워드라인 사이에 하부 전극(110)의 측면 일부와 이웃한 두 워드라인 사이의 층간 절연막(120)을 노출시키는 제1 홈(T1)을 형성한다. 하부 전극(110)에 대한 추가 식각은 실시할 필요가 없다.
도 29를 참조하면, 포토레지스트 패턴(PR3, 도 28 참조)을 제거한 다음, 식각 영역을 포함하는 전면에 소정 전압에서 큰 저항값의 변화를 나타내는 저항물질을 증착하여 제1 저항층(131)을 형성하고, 제1 저항층(131) 상에 도전물질을 증착하여 도전성 패턴용 도전 라인을 형성하기 위한 제1 도전층(141)을 형성한다.
제1 저항층(131)과 제1 도전층(141)을 형성하는 공정은 첫 번째 실시예와 동일하게 진행할 수 있다.
계속해서, 첫 번째 실시예의 공정을 참고하여 후속 공정을 진행하여 도 3b에 도시된 본 발명의 저항성 메모리 장치를 제조한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 반도체기판 110 : 제1배선(워드라인, 하부전극)
120 : 층간 절연막 131: 제1 저항층
132 : 제2 저항층 140 : 도전성 패턴
150 : 제2배선(비트라인) 155 : 상부전극
A : 돌출부 T1 : 제1 홈
T2 : 제2 홈

Claims (37)

  1. 기판 상에 배치된 복수의 하부전극;
    서로 인접하는 하부 전극 사이에 형성되는 공간에 교대로 배치되는 제1 저항층 및 제2 저항층; 및
    상기 제1 저항층 및 상기 제2 저항층 상에 배치된 상부전극을 포함하고,
    상기 제1 저항층의 측면은 어느 하나의 하부 전극의 일 측면에 접촉되며 상기 제2 저항층의 측면은 상기 어느 하나의 하부 전극의 타 측면에 접촉되고,
    상기 제1 저항층 및 상기 제2 저항층은 동일한 전압에 대하여 서로 다른 스위칭 특성을 갖는 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층은
    상기 하부전극의 상부 모서리와 접촉되는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 저항층과 상기 제2 저항층은
    서로 다른 물질로 형성되는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 저항층과 상기 제2 저항층은
    서로 상이한 두께를 갖는 동종의 물질로 형성되거나, 상기 하부 전극 또는 상기 상부 전극과의 접촉 면적이 상이하도록 형성되는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층은
    금속산화물막, PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속 도핑된 고체 전해질막 중의 어느 하나로 이루어진 것을 특징으로 하는 저항성 메모리 장치.
  6. 제1항에 있어서,
    상기 상부전극은,
    상기 제1 저항층 및 상기 제2 저항층 상에 배치되며, 하부 방향으로 상기 하부전극의 상면보다 낮은 높이까지 돌출된 돌출부를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제1항에 있어서,
    상기 상부전극은 도전성 패턴과 접촉하되,
    상기 도전성 패턴은 상기 제1 저항층 및 상기 제2 저항층 상에 배치되며 하부 방향으로 상기 하부전극의 상면보다 낮은 높이까지 돌출되도록 형성되는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제1항에 있어서,
    상기 하부전극은
    하부폭보다 상부폭이 좁은 것을 특징으로 하는 저항성 메모리 장치.
  9. 서로 평행하게 배치된 복수의 제1 배선;
    상기 제1 배선에 실질적으로 수직하면서, 서로 평행하도록 상기 복수의 제1 배선 상에 배치된 복수의 제2 배선; 및
    상기 제1 배선과 상기 제2 배선이 교차하는 지점에 배치된 저항성 메모리 셀을 포함하고,
    상기 저항성 메모리 셀은 제1 저항층 및 제2 저항층을 포함하고,
    상기 제1 저항층 및 상기 제2 저항층은 서로 인접하는 제1 배선 사이에 형성되는 공간에 교대로 배치되고,
    상기 제1 저항층의 측면은 어느 하나의 제1 배선의 일 측면에 접촉되며 상기 제2 저항층의 측면은 상기 어느 하나의 제1 배선의 타 측면에 접촉되고,
    상기 제1 저항층 및 상기 제2 저항층은 동일한 전압에 대하여 서로 다른 스위칭 특성을 갖는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층은
    상기 제1 배선의 상부 모서리와 접촉하는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제9항에 있어서,
    상기 제2배선은,
    상기 제1 저항층 및 상기 제2 저항층 상에 배치되며, 하부 방향으로 상기 제1배선의 상면보다 낮은 높이까지 돌출된 돌출부를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  12. 제9항에 있어서,
    상기 제2배선은 도전성 패턴과 접촉하되,
    상기 도전성 패턴은 상기 제1 저항층 및 상기 제2 저항층 상에 배치되며 하부 방향으로 상기 제1배선의 상면보다 낮은 높이까지 돌출되도록 형성되는 것을 특징으로 하는 저항성 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 저항층 또는 상기 제2 저항층은
    상기 제1 배선과 상기 도전성 패턴 사이에 개재되어, 상기 도전성 패턴을 통해 상기 제2 배선에 연결된 것을 특징으로 하는 저항성 메모리 장치.
  14. 제9항에 있어서,
    상기 제1 저항층과 상기 제2 저항층은
    서로 다른 물질로 형성되는 것을 특징으로 하는 저항성 메모리 장치.
  15. 제9항에 있어서,
    상기 제1 저항층과 상기 제2 저항층은
    동종 물질로 형성되되,
    상기 제1 저항층과 상기 제2 저항층의 두께가 상이하거나,
    상기 제1 저항층과 상기 제2 저항층의 제1배선 또는 제2배선과의 접촉 면적이 상이한 것을 특징으로 하는 저항성 메모리 장치.
  16. 제9항에 있어서,
    상기 제1 배선 및 상기 제2 배선과, 상기 제1 배선과 상기 제2 배선이 교차하는 지점에 배치된 저항성 메모리 셀로 이루어진 단위 메모리 층이 복수 회 적층된 것을 특징으로 하는 저항성 메모리 장치.
  17. 제9항에 있어서,
    상기 제1배선은
    하부폭보다 상부폭이 좁은 것을 특징으로 하는 저항성 메모리 장치.
  18. 서로 평행하게 배열된 복수 개의 제1 데이터선들;
    상기 제1 데이터선들에 실질적으로 수직으로 교차하면서 서로 평행하도록 상기 제1 데이터선들 상에 배열된 복수 개의 제2 데이터선들; 및
    상기 제1 데이터선과 제2 데이터선의 교차부에서, 서로 인접하는 제1 데이터선 사이에 형성되는 공간에 교대로 배치되는 제1 저항성 메모리 및 제2 저항성 메모리를 포함하고,
    상기 제1 저항성 메모리의 측면은 어느 하나의 제1 데이터선의 일 측면에 접촉되며 상기 제2 저항성 메모리의 측면은 상기 어느 하나의 제1 데이터선의 타 측면에 접촉되고,
    상기 제1 저항성 메모리 및 상기 제2 저항성 메모리는 동일한 전압에 대하여 서로 다른 스위칭 특성을 갖는 것을 특징으로 하는 저항성 메모리 장치.
  19. 제18항에 있어서,
    상기 제2 데이터선은,
    상기 제2 데이터선과 대응되는 하부의 상기 제1 데이터선들 사이에 형성된 도전성 패턴을 통해 상기 제1 저항성 메모리 및 상기 제2 저항성 메모리와 접속하는 것을 특징으로 하는 저항성 메모리 장치.
  20. 제18항에 있어서,
    상기 제2 데이터선과 상기 제1 저항성 메모리 및 상기 제2 저항성 메모리 사이에,
    상기 제1 저항성 메모리 및 상기 제2 저항성 메모리에 유입되는 전류를 제어하기 위하여 배치된 제어 소자를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  21. 제20항에 있어서,
    상기 제어 소자는
    다이오드 또는 트랜지스터인 것을 특징으로 하는 저항성 메모리 장치.
  22. 제18항에 있어서,
    상기 제1 저항성 메모리 및 상기 제2 저항성 메모리는,
    소정의 인가 전압에 대해 다른 저항값의 변화를 나타내는 저항층을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  23. 제18항에 있어서,
    상기 제1 저항성 메모리 및 상기 제2 저항성 메모리는
    일단은 상기 제1 데이터선에 연결되고, 다른 일단은 상기 제2 데이터선에 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  24. 제18항에 있어서,
    상기 제1 데이터선 및 상기 제2 데이터선과, 상기 제1 데이터선과 제2 데이터선의 교차부에 배치된 제1 저항성 메모리 및 제2 저항성 메모리로 이루어진 단위 메모리 층이 복수 회 적층되어 다층 구조를 이루는 것을 특징으로 하는 저항성 메모리 장치.
  25. 제1항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 저항성 메모리 장치는
    유니폴라 스위칭(Unipolar Switching) 또는 바이폴라 스위칭(Bipolar Switching) 방식으로 구동되는 것을 특징으로 하는 저항성 메모리 장치.
  26. 버스(bus)를 통하여 서로 커플링되는 제어기, 입출력장치 및 기억장치를 포힘하는 전자 시스템에 있어서, 상기 기억장치는,
    서로 평행하게 배열된 복수 개의 제1 데이터선들;
    상기 제1 데이터선들에 실질적으로 수직으로 교차하면서 서로 평행하도록 상기 제1 데이터선들 상에 배열된 복수 개의 제2 데이터선들; 및
    상기 제1 데이터선과 제2 데이터선의 교차부에서, 서로 인접하는 제1 데이터선 사이에 형성되는 공간에 교대로 배치되는 제1 저항성 메모리 및 제2 저항성 메모리를 포함하고,
    상기 제1 저항성 메모리의 측면은 어느 하나의 제1 데이터선의 일 측면에 접촉되며 상기 제2 저항성 메모리의 측면은 상기 어느 하나의 제1 데이터선의 타 측면에 접촉되고,
    상기 제1 저항성 메모리 및 상기 제2 저항성 메모리는 동일한 전압에 대하여 서로 다른 스위칭 특성을 갖는 저항성 메모리인 것을 특징으로 하는 전자 시스템.
  27. 제26항에 있어서,
    상기 제2 데이터선은,
    상기 제2 데이터선과 대응되는 하부의 상기 제1 데이터선들 사이에 배치된 도전성 패턴을 통해 상기 제1 저항성 메모리 및 상기 제2 저항성 메모리와 접속하는 것을 특징으로 하는 전자 시스템.
  28. 삭제
  29. 제26항에 있어서,
    상기 제1 및 제2 저항성 메모리는
    일단은 상기 제1 데이터선에 연결되고, 다른 일단은 상기 제2 데이터선에 연결되는 것을 특징으로 하는 전자 시스템.
  30. 기판 상에, 일정 간격으로 스트라이프 형상의 제1 배선을 형성하는 단계;
    상기 제1 배선 사이를 매립하면서 상기 제1 배선을 덮는 층간 절연막을 형성하는 단계;
    이웃하는 한 쌍의 제1 배선 사이의 층간 절연막의 일정 두께와, 상기 제1 배선의 일 측면을 식각하여 제1 홈을 형성하는 단계;
    상기 제1 홈의 내벽을 따라 제1 저항층을 형성하는 단계;
    상기 제1 홈을 채우도록 상기 제1 저항층 상에 제1 도전층을 형성하는 단계;
    이웃하는 한 쌍의 제1 배선 사이의 상기 제1 도전층과, 층간 절연막의 일정 두께와, 상기 제1 배선의 타 측면을 식각하여 제2 홈을 형성하는 단계;
    상기 제2 홈의 내벽을 따라 제2 저항층을 형성하는 단계;
    상기 제2 홈을 채우도록 상기 제2 저항층 상에 제2 도전층을 형성하는 단계;
    상기 층간 절연막의 상면이 노출되는 시점까지 상기 제1 및 제2 도전층, 상기 제1 및 제2 저항층을 식각하는 단계;
    상기 식각된 결과물 상에, 제1 배선과 실질적으로 수직하게 교차하는 제2 배선을 형성하는 단계; 및
    상기 제2 배선들 사이의 제1 및 제2 도전층을 식각하여, 서로 단락된 제1 및제2 도전성 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 제1 및 제2 도전성 패턴을 형성하는 단계는
    상기 제2 배선을 형성하는 단계와 함께 실시되는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  32. 제30항에 있어서,
    상기 제1 및 제2 도전층은 폴리실리콘으로 형성되고,
    상기 제1 및 제2 도전성 패턴을 형성하는 단계는 상기 제2배선이 형성된 상태에서 상기 제2배선 사이의 폴리실리콘을 산화시키는 방법으로 실시되는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  33. 제30항에 있어서,
    상기 제1 저항층과 제2 저항층은 서로 다른 전압에서 저항변화 특성을 나타내도록 서로 다른 저항물질로 형성하는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  34. 제30항에 있어서,
    상기 제1 저항층과 제2 저항층은
    서로 다른 전압에서 저항변화 특성을 나타내도록 상이한 두께로 형성되거나, 상기 제1 배선 및 제2 배선과의 접촉 면적이 상이하도록 형성되는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  35. 제30항에 있어서,
    상기 제1 저항층을 형성하는 단계 후, 제1 도전층을 형성하는 단계 전에,
    상기 제1 도전층을 형성하기 위한 공간을 확보하기 위하여 상기 제1 저항층에 대한 식각을 실시하는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  36. 제30항에 있어서,
    상기 제2 저항층을 형성하는 단계 후, 제2 도전층을 형성하는 단계 전에,
    상기 제2 도전층을 형성하기 위한 공간을 확보하기 위하여 상기 제2 저항층에 대한 식각을 실시하는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
  37. 기판 상에, 일정 간격으로 스트라이프 형상의 제1 배선을 형성하는 단계;
    상기 제1 배선 사이를 매립하면서 상기 제1 배선을 덮는 층간 절연막을 형성하는 단계;
    이웃하는 한 쌍의 제1 배선 사이의 층간 절연막의 일부와, 상기 제1 배선의 일 측을 식각하여 제1 홈을 형성하는 단계;
    상기 제1 홈의 내벽을 포함하여 노출되는 부분에 제1 저항층을 형성하는 단계;
    상기 제1 저항층이 형성된 표면에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막의 다른 일부와, 상기 제1 배선의 타 측을 식각하여 제2 홈을 형성하는 단계;
    상기 제2 홈의 내벽을 포함하여 노출되는 부분에 제2 저항층을 형성하는 단계;
    상기 층간 절연막의 상면이 노출되는 시점까지 상기 제1 및 제2 저항층을 식각한 후, 잔류하는 포토레지스트 패턴을 제거하는 단계; 및
    상기 제1 및 제2 홈을 포함하여 상기 제1 및 제2 저항층 상에, 상기 제1 배선과 수직으로 교차하는 제2 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 제조 방법.
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