JP2020136396A - 半導体記憶装置 - Google Patents

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Abstract

【課題】信頼性を向上させた抵抗変化型の半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に延びる第１配線と、前記第１方向と交差する第２方向に延び、前記第１配線に沿って前記第１方向に配列された複数の第２配線と、前記第１配線と前記複数の第２配線との間に設けられた複数のメモリ膜とを有する。前記第１配線の前記第１方向の一方の側である第１電圧供給側から、前記メモリ膜に対するデータの書き込み及び読み出しに必要な電圧が供給される。前記複数のメモリ膜は、第１メモリ膜と、前記第１メモリ膜よりも前記第１電圧供給側から離れた位置に配置された第２メモリ膜とを含む。前記第２メモリ膜と前記第１配線との接続面積は、前記第１メモリ膜と前記第１配線との接続面積よりも大きい。【選択図】 図４

Description

実施形態は、半導体記憶装置に関する。
大容量データを記憶する半導体記憶装置として、例えばメモリ膜の抵抗値を変化させて情報を記憶する抵抗変化型の半導体記憶装置が知られている。この種の半導体記憶装置で使用されるメモリ膜は、両端に電圧を印加することで抵抗値を変化させ、データを記憶する。
特許第６０４５９８３号公報
実施形態の目的は、信頼性を向上させた抵抗変化型の半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第１方向に延びる第１配線と、前記第１方向と交差する第２方向に延び、前記第１配線に沿って前記第１方向に配列された複数の第２配線と、前記第１配線と前記複数の第２配線との間に設けられた複数のメモリ膜とを有する。前記第１配線の前記第１方向の一方の側である第１電圧供給側から、前記メモリ膜に対するデータの書き込み及び読み出しに必要な電圧が供給される。前記複数のメモリ膜は、第１メモリ膜と、前記第１メモリ膜よりも前記第１電圧供給側から離れた位置に配置された第２メモリ膜とを含む。前記第２メモリ膜と前記第１配線との接続面積は、前記第１メモリ膜と前記第１配線との接続面積よりも大きい。
第１の実施形態に係る半導体記憶装置のブロック図である。 同半導体記憶装置のメモリセルアレイの等価回路図である。 同メモリセルアレイの構成を示す斜視図である。 同メモリセルアレイの構成を示す平面図である。 同半導体記憶装置の効果を説明するための図である。 同半導体記憶装置の効果を説明するための図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 同半導体記憶装置の製造方法を示す斜視図である。 第２の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す平面図である。 第３の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す平面図である。 第４の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す平面図である。 第５の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す平面図である。 第６の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す平面図である。
以下、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、以下の実施形態はあくまで一例であり、本発明を限定する意図で示されるものではない。
［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２，１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のグローバルビット線ＧＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣにアクセス（データ消去／書き込み／読み出し）可能に構成される。
行デコーダ１２は、アクセス時に、行アドレスに応じて１つのワード線ＷＬを選択し、所定の電圧を印加する。列デコーダ１３は、アクセス時に、列アドレスに応じて１又は複数のグローバルビット線ＧＢＬを選択し、所定の電圧を印加する。また、列デコーダ１３はセンスアンプ回路を備え、グローバルビット線ＧＢＬの電流又は電圧を検知することにより、メモリセルＭＣに記録されたユーザデータを判定する。上位ブロックデコーダ１４は、アドレスデータに応じて行アドレス及び列アドレスを生成し、行デコーダ１２及び列デコーダ１３に供給する。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、図示しない外部のホストから外部制御信号を受け付け、上位ブロックデコーダ１４や電源１５等の制御を行う。
図２は、メモリセルアレイ１１の等価回路図である。
メモリセルアレイ１１は、複数のワード線ＷＬ、複数のローカルビット線ＬＢＬ、及びこれらワード線ＷＬ及びローカルビット線ＬＢＬの間にそれぞれ接続された複数のメモリセルＭＣを備える。また、メモリセルアレイ１１は、グローバルビット線ＧＢＬ、及び複数の選択ゲートトランジスタＳＴＲを備える。複数の選択ゲートトランジスタＳＴＲは、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬとの間にそれぞれ接続されている。選択ゲートトランジスタＳＴＲのゲート電極には、選択ゲート線ＳＧが接続されている。
メモリセルＭＣは、上述の通り、１ビット又は複数ビットのデータを記憶する。これらメモリセルＭＣは、可変抵抗素子ＶＲを含んでおり、例えば可変抵抗素子ＶＲが低抵抗状態である場合にはメモリセルＭＣが“１”を、高抵抗状態である場合にはメモリセルＭＣが“０”を記憶する。
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。なお、図３は、配線やメモリセルＭＣ等の立体的な構造を説明するものであり、配線等の間に設けられた層間絶縁膜等は図示していない。また、図３は説明のために模式的に図示したものであり、層の厚み、幅、比率などの具体的な構成は適宜変更可能である。
また、以下の説明においては、基板の表面と交差する方向をＺ方向、基板の表面に対して平行な方向をＸ方向、基板の表面に対して平行で、且つＸ方向と交差する方向をＹ方向と呼ぶ。また、Ｚ方向に沿って基板の表面から離れる向きを上、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、Ｘ方向又はＹ方向に向く面を側面と呼ぶ。
図３に示すメモリセルアレイ１１は、ＶＢＬ（Virtual Bit Line）構造を有する。基板ＳＳの上方には、ワード線ＷＬ、ローカルビット線ＬＢＬ、メモリセルＭＣ、グローバルビット線ＧＢＬ、選択ゲートトランジスタＳＴＲ、及び、選択ゲート線ＳＧが設けられる。
基板ＳＳは、例えば、シリコン等の半導体から形成される半導体基板である。基板ＳＳの上面は、例えば、Ｘ方向及びＹ方向に延びる平面である。
ワード線ＷＬ（第１配線、第３配線）は、Ｘ方向（第１方向）に延び、Ｙ方向及びＺ方向に複数配設される。ワード線ＷＬは、タングステン（Ｗ）等、導電性の材料により構成される。
ローカルビット線ＬＢＬ（第２配線）は、Ｚ方向（第２方向）に延び、Ｘ方向及びＹ方向に複数配設される。ローカルビット線ＬＢＬは、タングステン（Ｗ）等、導電性の材料により構成される。
メモリセルＭＣは、メモリ膜ＭＦからなる。本実施形態に係るメモリ膜ＭＦ
は、ローカルビット線ＬＢＬのＹ方向の側面に沿ってＺ方向に延在し、ローカルビット線ＬＢＬと複数のワード線ＷＬとの間に設けられる。メモリ膜ＭＦのうち、ワード線ＷＬとローカルビット線ＬＢＬとの間に位置する部分（図中破線で示す部分）が、メモリセルＭＣを形成する。
Ｙ方向に配列されたローカルビット線ＬＢＬの下端は、選択ゲートトランジスタＳＴＲを介して共通のグローバルビット線ＧＢＬに接続される。グローバルビット線ＧＢＬは、Ｙ方向に延び、Ｘ方向に複数配設される。グローバルビット線ＧＢＬは、タングステン（Ｗ）等、導電性の材料により構成される。
選択ゲートトランジスタＳＴＲは、Ｘ方向及びＹ方向に複数配設される。選択ゲートトランジスタＳＴＲは、半導体層ＳＬと、この半導体層ＳＬのＹ方向の側面に設けられたゲート絶縁膜ＧＩとを備える。半導体層ＳＬの下端は、グローバルビット線ＧＢＬに接続される。半導体層ＳＬの上端は、ローカルビット線ＬＢＬの下端に接続される。また、半導体層ＳＬのＹ方向の両側面には、ゲート絶縁膜ＧＩを介して一対の選択ゲート線ＳＧが対向する。
選択ゲート線ＳＧは、Ｘ方向に延び、Ｙ方向に複数配設される。選択ゲート線ＳＧは、Ｙ方向に隣接する一対の選択ゲートトランジスタＳＴＲの間に、２本ずつ設けられる。
メモリ膜ＭＦは、例えば、セット電圧又はリセット電圧の印加によって連続的に抵抗値を変化させることができる抵抗変化膜である。このような材料として、例えばＰＣＭＯ材料、アモルファスＳｉ／ＴｉＯ２材料等を用いることができる。ＰＣＭＯ材料は、例えばＺｘ１Ｃａ１−ｘ１ＭｎＯ３（０＜ｘ１＜１）で示される材料であって、Ｚが、Ｐｒ，Ｌａ，Ｇｄ，Ｃｅ，Ｐｍ，Ｓｍ，Ｅｕ，Ｔｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ及びＬｕからなる群から選択された少なくとも１つを含む。また、アモルファスＳｉ／ＴｉＯ２材料は、例えば、アモルファスシリコン、アモルファスシリコンゲルマニウム、アモルファスゲルマニウム、酸化アルミニウム、酸化シリコン及び酸化ハフニウムからなる群から選択された少なくとも１つと、酸化チタン、酸窒化チタン、酸化タンタル及び酸化タングステンからなる群から選択された少なくとも１つとを含む。
図４は、メモリセルアレイ１１の一部の構成を示す平面図である。
図示のように、複数のワード線ＷＬのうち、Ｙ方向の奇数番目に配置されたワード線ＷＬｏ（第１配線）のＸ方向の一端側は共通接続され、第１フックアップ部ＨＵ１を構成している。また、複数のワード線ＷＬのうち、Ｙ方向の偶数番目に配置されたワード線ＷＬｅ（第３配線）のＸ方向の他端側は共通接続され、第２フックアップ部ＨＵ２を構成している。すなわち、ワード線ＷＬｏ，ＷＬｅは、それぞれ櫛歯状に形成され、互いに対向している。第１フックアップ部ＨＵ１は、奇数番目のワード線ＷＬｏとローカルビット線ＬＢＬとの間に配置されたメモリセルＭＣ（メモリ膜ＭＦ）にセット電圧、リセット電圧又はリード電圧を供給する第１電圧供給側となる。また、第２フックアップ部ＨＵ２は、偶数番目のワード線ＷＬｅとローカルビット線ＬＢＬとの間に配置されたメモリセルＭＣにセット電圧、リセット電圧又はリード電圧を供給する第２電圧供給側となる。
奇数番目のワード線ＷＬｏとローカルビット線ＬＢＬとの間のメモリセルＭＣは、第１グループのメモリセルＭＣ、偶数番目のワード線ＷＬｅとローカルビット線ＬＢＬとの間のメモリセルＭＣは、第２グループのメモリセルＭＣを構成する。奇数番目のワード線ＷＬｏと第１グループのメモリセルＭＣとの接続面積は、第１フックアップ部ＨＵ１からその反対側に向かって、メモリセルＭＣ毎に増加している。また、偶数番目のワード線ＷＬｅと第２グループのメモリセルＭＣとの接続面積は、第２フックアップ部ＨＵ２かその反対側に向かって、メモリセルＭＣ毎に増加している。この例では、奇数番目のワード線ＷＬｏと偶数番目のワード線ＷＬｅとの間に配置されたローカルビット線ＬＢＬ、及びその両側のメモリ膜ＭＦ（メモリセルＭＣ）で形成される積層体ＬＭのＺ方向から見た断面が、第１フックアップ部ＨＵ１から第２フックアップ部ＨＵ２向かって台形（又は逆台形）から逆台形（又は台形）に変化するように形成されている。
次に、図５を参照して、本実施形態に係る半導体記憶装置の動作について説明する。
メモリセルＭＣは、セット電圧Ｖｓｅｔの印加によって低抵抗のセット状態に変化し、リセット電圧Ｖｒｅｓｅｔの印加によって高抵抗のリセット状態に変化する。読み出し時には、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔよりも低い読み出し電圧ＶｒｅａｄをメモリセルＭＣに印加してその際にメモリセルＭＣに流れる読み出し電流値を検出する。メモリセルＭＣがセット状態であるときに流れるオン電流Ｉｏｎは、メモリセルＭＣがリセット状態であるオフ電流Ｉｏｆｆよりも電流値が大きくなるので、電流値の大小を識別して記憶データを判別する。
セット電圧Ｖｓｅｔの大きさによって電流−電圧特性が変動する抵抗変化型のメモリセルＭＣを用いた場合、リード電圧印加時のオン電流Ｉｏｎの大きさは、セット時のセット電圧Ｖｓｅｔの大きさにより変動する。このことが、メモリセルＭＣの位置によるオン電流の変動を生じさせる。例えば、図５（ａ）に示すように、第１フックアップ部ＨＵ１側からセット電圧ＶｓｅｔをメモリセルＭＣに供給する場合、第１フックアップ部ＨＵ１に近いメモリセルＭＣＡに印加されるセット電圧Ｖｓｅｔａよりも、第１フックアップ部ＨＵ１から遠いメモリセルＭＣＢに印加されるセット電圧Ｖｓｅｔｂの方が小さくなる。両者の間には、ワード線ＷＬの抵抗値による電圧ドロップＶｄｒｏｐが存在するからである。そして、この電圧ドロップの影響が最も大きく現れるのは、電流値が最も大きくなるセット動作時である。
図５（ｂ）は、セット電圧がＶｓｅｔａでセットされたメモリセルＭＣＡのオン電流−電圧特性Ｉｏｎ＠Ｖｓｅｔａと、セット電圧がＶｓｅｔｂでセットされたメモリセルＭＣＢのオン電流−電圧特性Ｉｏｎ＠Ｖｓｅｔｂを示している。メモリセルＭＣＡ，ＭＣＢに読み出し電圧Ｖｒｅａｄを印加したときに流れるオン電流Ｉｏｎａ，Ｉｏｎｂは値が大きく異なっており、これによる読み出し誤りが生じる可能性がある。
本実施形態に係る半導体記憶装置では、このようなオン電流の相違を、メモリセルＭＣとワード線ＷＬとの接続面積の調整によって相殺するようにしている。具体的には、オン電流Ｉｏｎａがオン電流Ｉｏｎｂのｎ倍である場合には、メモリセルＭＣＢとワード線ＷＬとの接続面積を、メモリセルＭＣＡとワード線ＷＬとの接続面積のｎ倍とする。これにより、メモリセルＭＣＢに流れるオン電流Ｉｏｎｂと、メモリセルＭＣＡに流れるオン電流Ｉｏｎａとの差が少なくなり、読み出し誤りも減少する。
各メモリセルＭＣとワード線ＷＬとの最適な接続面積は、フックアップ部ＨＵ１，ＨＵ２からの電圧ドロップＶｄｒｏｐの大きさと、メモリセルＭＣのオン電流−電圧特性とから求めることができる。
例えば、図６に示すように、第２フックアップ部ＨＵ２からｎ番目のメモリセルＭＣｎをセットする際の、メモリセルＭＣｎまでの電圧ドロップＶｄｒｏｐは、次のように求められる。
Figure 2020136396
ここで、Ｖ０，１は、第２フックアップ部ＨＵ２からメモリセルＭＣ１までの電圧ドロップ、Ｖ１，２は、メモリセルＭＣ１からメモリセルＭＣ２までの電圧ドロップ、Ｖｎ−１，ｎは、メモリセルＭＣｎ−１からメモリセルＭＣｎまでの電圧ドロップである。
セットの対象となる選択されたメモリセルＭＣｎにセット電圧Ｖｓｅｔが印加される際には、非選択のメモリセルＭＣ１〜ＭＣｎ−１には、その約１／２の電圧Ｖｓｅｔ／２が印加されるので、選択されたメモリセルＭＣｎに流れるオン電流をＩｏｎ＠Ｖｓｅｔとすると、非選択のｋ番目（ｋ＝１〜ｎ−１）のメモリセルＭＣｋには、それらがセット状態のとき、オン電流Ｉｏｎ（ｋ）＠Ｖｓｅｔ／２が流れる。しかし、選択されたメモリセルＭＣｎがセットされる際に、ｋ番目のメモリセルＭＣｋがセット状態であるとは限らないので、セット状態である確率を１／２として、非選択のメモリセルＭＣｋに流れる電流Ｉ（ｋ）は、Ｉｏｎ（ｋ）＠Ｖｓｅｔ／２／２となる。電圧ドロップＶ０，１は、電流Ｉ（１）〜Ｉ（ｎ）を加算した電流によるドロップ、電圧ドロップＶ１，２は、電流Ｉ（２）〜Ｉ（ｎ）を加算した電流によるドロップ、…、電圧ドロップＶｎ−１，ｎは、電流Ｉ（ｎ）によるドロップとなるので、電圧ドロップＶｄｒｏｐは、数２のようにｎの関数として求められる。
Figure 2020136396
ここで、Ｒは、ワード線ＷＬのセル間の抵抗値である。この電圧ドロップＶｄｒｏｐと、メモリセルＭＣの実際のオン電流−電圧特性又はオン電流−電圧モデルとにより、読み出し電圧Ｖｒｅａｄにおけるオン電流Ｉｏｎ＠Ｖｒｅａｄの低下が求められ、このオン電流Ｉｏｎ＠Ｖｒｅａｄの低下を補償する最適なメモリセルＭＣｎとワード線ＷＬとの接続面積を求めることができる。最終的には、これらの関係から、メモリセルＭＣｎとワード線ＷＬとの接続面積は、ｎの関数として定義することができる。
本実施形態によれば、ワード線ＷＬの電圧ドロップＶｄｒｏｐによって生じるメモリセルＭＣのオン電流の低下を、ワード線ＷＬとメモリセルＭＣとの接続面積の調整によって補償するようにしているので、読み出し動作の信頼性が向上する。
図７〜図１５は、本実施形態に係る半導体記憶装置の製造方法を説明するための図である。図７〜図１５においても、図３と同様、配線等の間に設けられた層間絶縁膜等は図示していない。
まず、図７に示す通り、基板ＳＳの上方に、グローバルビット線ＧＢＬを形成するための導電層ＧＢＬＡと、半導体層ＳＬを形成するための半導体層ＳＬＡを形成する。これら導電層ＧＢＬＡ及び半導体層ＳＬＡとして、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって形成される導電層及びアモルファスシリコン層等を用いることができる。また、半導体層ＳＬＡは、ＲＴＡ（Rapid Thermal Anneal）等の方法によってアモルファスシリコン層をポリシリコン層とすることにより、形成されても良い。
次に、図８に示す通り、導電層ＧＢＬＡ及び半導体層ＳＬＡをＸ方向に分断する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。この工程において、Ｙ方向に延びるグローバルビット線ＧＢＬ及び半導体層ＳＬＢが形成される。
次に、図９に示す通り、半導体層ＳＬＢをＹ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。この工程において、半導体層ＳＬが形成される。
次に、図１０に示す通り、半導体層ＳＬのＹ方向の側面に、例えば、ＣＶＤ等の方法によって、ゲート絶縁膜ＧＩ及び導電層を順次形成する。また、ＲＩＥ等の方法によって導電層をＹ方向に分断して、選択ゲート線ＳＧを形成する。これによって、選択ゲートトランジスタＳＴＲを形成する。
次に、図１１に示す通り、図１０に示す構成の上方に、ワード線ＷＬを形成する複数の導電層ＷＬＡを積層する。この工程は、例えば、ＣＶＤ等の方法によって行う。なお、導電層ＷＬＡは、不純物が注入されたアモルファスシリコン層又は多結晶シリコン層であっても良い。
次に、図１２に示す通り、複数の導電層ＷＬＡを櫛状に加工して、ワード線ＷＬを形成すると共に、選択ゲートトランジスタＳＴＲの上面に達するＸ方向及びＺ方向に延びる溝を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図１３に示す通り、これら複数のワード線ＷＬの間の溝のＹ方向の側面に、メモリ膜ＭＦとなる抵抗変化膜ＭＦＡを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。また、抵抗変化膜ＭＦＡのうち、半導体層ＳＬの上面に成膜された部分は、ＲＩＥ等の方法によって除去する。
次に、図１４に示す通り、抵抗変化膜ＭＦＡで挟まれた溝に、ローカルビット線ＬＢＬを形成するための導電層ＬＢＬＡを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１５に示す通り、図１４の構造の上面にマスクＭＳＫを形成し、導電層ＬＢＬＡ及び抵抗変化膜ＭＦＡをグローバルビット線ＧＢＬの上面の位置まで穿孔して、導電層ＬＢＬＡ及び抵抗変化膜ＭＦＡをＸ方向に分断し、ローカルビット線ＬＢＬ及びメモリ膜ＭＦを形成する。この工程は、例えばＲＩＥの方法によって行う。マスクＭＳＫに形成された孔ＯＰの形状は、図４に示す積層体ＬＭ間の間隙に相当する台形となっている。この結果、図４に示すような形状の積層体ＬＭを形成することができる。
なお、上記の例では、抵抗変化膜ＭＦＡ及び導電層ＬＢＬＡを形成した後に穿孔してローカルビット線ＬＢＬ及びメモリ膜ＭＦをＸ方向に分断したが、ワード線ＷＬ間の溝に絶縁層を形成し、この絶縁層に穿孔して形成された孔部の内壁にメモリ膜ＭＦを形成し、メモリ膜ＭＦの内側に導電体を形成することにより、Ｘ方向に延びるローカルビット線ＬＢＬを形成するようにしても良い。
［第２の実施形態］
図１６は、第２の実施形態に係る半導体記憶装置の一部の構成を示す平面図である。
本実施形態では、奇数番目のワード線ＷＬｏとメモリセルＭＣとの接続面積が、第１フックアップ部ＨＵ１から第２フックアップ部ＨＵ２にかけて連続的に増加し、偶数番目のワード線ＷＬｅとメモリセルＭＣとの接続面積が、第２フックアップ部ＨＵ２から第１フックアップ部ＨＵ１にかけて連続的に増加している点は、第１の実施形態と同様である。本実施形態では、ローカルビット線ＬＢＬ及びメモリ膜ＭＦからなる積層体ＬＭが台形ではなく、一方の辺が広く、他方の辺が狭い階段状に形成されている点が第１の実施形態とは異なっている。
［第３の実施形態］
図１７は、第３の実施形態に係る半導体記憶装置の一部の構成を示す平面図である。
本実施形態では、ワード線Ｗｌが櫛歯状に配置されるのではなく、全てのワード線ＷＬがＸ方向の一方に配置されたフックアップ部ＨＵから電圧を供給されている。この場合、ローカルビット線ＬＢＬ及びメモリ膜ＭＦからなる積層体ＬＭのＺ方向から見た断面が、矩形状になる。第３の実施形態では、メモリセルＭＣをＸ方向に一定のピッチで配置している。このため、Ｘ方向に隣接するメモリセルＭＣ間の隙間は、フックアップ部ＨＵに近いほど大きくなる。
［第４の実施形態］
図１８は、第４の実施形態に係る半導体記憶装置の一部の構成を示す平面図である。
本実施形態も、第３の実施形態と同様、全てのワード線ＷＬがＸ方向の一方に配置されたフックアップ部ＨＵから電圧を供給されている。よって、ローカルビット線ＬＢＬ及びメモリ膜ＭＦからなる積層体ＬＭのＺ方向から見た断面が、矩形状になる。第４の実施形態では、Ｘ方向に隣接するメモリセルＭＣ同士の間隙が一定になるように配置している。このため、メモリセルＭＣのＸ方向のピッチは、フックアップ部ＨＵに近いほど小さくなる。
［第５の実施形態］
図１９は、第５の実施形態に係る半導体記憶装置の一部の構成を示す平面図である。
本実施形態では、ワード線ＷＬとメモリセルＭＣとの接続面積が、第１フックアップ部ＨＵ１又は第２フックアップ部ＨＵ２から、第２フックアップ部ＨＵ２又は第１フックアップ部ＨＵ１にかけて、メモリセルＭＣ毎に増加するのではなく、複数のメモリセルＭＣ毎（本例では、２つのメモリセルＭＣ毎）に増加している。
［第６の実施形態］
図２０は、第６の実施形態に係る半導体記憶装置の一部の構成を示す平面図である。
この実施形態も、ワード線ＷｌとメモリセルＭＣとの接続面積を、複数セル毎に変化させている点で第５の実施形態と同様である。この実施形態では、全てのワード線ＷＬがＸ方向の一方に配置されたフックアップ部ＨＵから電圧を供給されている点が、第５の実施形態とは異なる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリセルアレイ、１２…行デコーダ、１３…列デコーダ、１４…上位ブロックデコーダ、１５…電源、１６…制御回路、ＬＢＬ…ローカルビット線、ＧＢＬ…グローバルビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＭＦ…メモリ膜、ＳＧ…選択ゲート線、ＳＴＲ…選択ゲートトランジスタ、ＳＳ…基板、ＬＭ…積層体。

Claims (6)

  1. 第１方向に延びる第１配線と、
    前記第１方向と交差する第２方向に延び、前記第１方向に配列された複数の第２配線と、
    前記第１配線と前記複数の第２配線との間に設けられた複数のメモリ膜と
    を有し、
    前記第１配線の前記第１方向の一方の側である第１電圧供給側から、前記メモリ膜に対するデータの書き込み及び読み出しに必要な電圧が供給され、
    前記複数のメモリ膜は、第１メモリ膜と、前記第１メモリ膜よりも前記第１電圧供給側から離れた位置に配置された第２メモリ膜とを含み、
    前記第２メモリ膜と前記第１配線との接続面積は、前記第１メモリ膜と前記第１配線との接続面積よりも大きい
    半導体記憶装置。
  2. 前記複数のメモリ膜と前記第１配線との接続面積は、前記第１方向の前記第１電圧供給側からその反対側に向かって前記メモリ膜毎に増加している
    請求項１記載の半導体記憶装置。
  3. 前記複数のメモリ膜と前記第１配線との接続面積は、前記第１方向の前記第１電圧供給側からその反対側に向かって複数のメモリ膜毎に増加している
    請求項１記載の半導体記憶装置。
  4. 前記第２配線を介して前記第１配線と対向配置され、前記第１配線と平行に延びる第３配線を更に備え、
    前記第１配線と前記複数の第２配線との間に設けられた複数のメモリ膜を第１グループのメモリ膜とすると、
    前記第３配線と前記複数の第２配線との間に、第２グループの複数のメモリ膜を有し、
    前記第３配線の前記第１方向の前記第１電圧供給側とは反対側である第２電圧供給側から、前記第２グループのメモリ膜に対するデータの書き込み及び読み出しに必要な電圧が供給され、
    前記第２グループの複数のメモリ膜は、第３メモリ膜と、前記第３メモリ膜よりも前記第２電圧供給側から離れた位置に配置された第４メモリ膜とを含み、
    前記第４メモリ膜と前記第３配線との接続面積は、前記第３メモリ膜と前記第３配線との接続面積よりも大きい
    請求項１記載の半導体記憶装置。
  5. 前記第２配線を介して前記第１配線と対向配置され、前記第１配線と平行に延びる第３配線を更に備え、
    前記第１配線と前記複数の第２配線との間に設けられた複数のメモリ膜を第１グループのメモリ膜とすると、
    前記第３配線と前記複数の第２配線との間に、第２グループの複数のメモリ膜を有し、
    前記第３配線の前記第１電圧供給側から、前記第２グループのメモリ膜に対するデータの書き込み及び読み出しに必要な電圧が供給され、
    前記第２グループの複数のメモリ膜は、第３メモリ膜と、前記第３メモリ膜よりも前記第１電圧供給側から離れた位置に配置された第４メモリ膜とを含み、
    前記第４メモリ膜と前記第３配線との接続面積は、前記第３メモリ膜と前記第３配線との接続面積よりも大きい
    請求項１記載の半導体記憶装置。
  6. 前記メモリ膜は、抵抗値の変化によってデータを記憶する抵抗変化メモリ膜である
    請求項１〜５のいずれか1項記載の半導体記憶装置。
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