KR20200117465A - 전자 장치 - Google Patents

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KR20200117465A
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성을 향상시킬 수 있는 메모리 장치 및 이를 포함하는 전자 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다.
위 전자 장치에 있어서, 셋 동작시, 상기 제1 가변 저항 소자를 흐르는 전류의 방향과 상기 제1 가변 저항 소자에서의 온도 증가 방향은 서로 일치하고, 상기 셋 동작시, 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 상기 제2 가변 저항 소자에서의 온도 증가 방향은 서로 반대일 수 있다. 상기 제2 폭은, 상기 제1 폭보다 작을 수 있다. 상기 제2 가변 저항층의 폭의 변화 정도가 상기 제1 가변 저항층의 폭의 변화 정도에 비하여 클 수 있다. 상기 제1 가변 저항층 및 상기 제2 가변 저항층은 상변화 물질을 포함하고, 상기 제1 가변 저항층 및 상기 제2 가변 저항층의 결정 성장 방향은 각각 상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 일치할 수 있다. 상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제1 배선에서 상기 제2 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제3 배선에서 상기 제2 배선을 향하는 방향이고, 상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제2 배선에서 상기 제1 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제2 배선에서 상기 제3 배선을 향하는 방향이고, 셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향과 상기 제2 가변 저항 소자의 온도 증가 방향은 일치할 수 있다. 상기 제1 가변 저항 소자는, 제1 선택 소자층을 더 포함하고, 상기 제2 가변 저항 소자는, 제2 선택 소자층을 더 포함하고, 셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향은, 상기 제1 가변 저항층에서 상기 제1 선택 소자층을 향하는 방향이고, 상기 셋 동작시, 상기 제2 가변 저항 소자의 온도 증가 방향은, 상기 제2 가변 저항층에서 상기 제2 선택 소자층을 향하는 방향일 수 있다. 상기 제2 가변 저항층의 제3 지점에서 상기 제2 지점으로 전류가 흐르는 경우, 상기 제2 가변 저항층의 상기 제3 지점에서의 폭은 상기 제2 지점에서의 상기 제2 폭보다 클 수 있다. 상기 제3 지점에서 상기 제2 지점까지 상기 제2 가변 저항층의 폭은 점진적으로 또는 계단식으로 감소할 수 있다. 상기 제3 지점에서의 상기 제2 가변 저항층의 일부와 상기 제2 지점에서의 상기 제2 가변 저항층의 일부는 서로 상이한 물질로 형성될 수 있다. 상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면보다 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면에 더 가깝고, 상기 제2 가변 저항층의 상기 제2 폭은, 상기 제1 가변 저항층의 상기 제1 폭보다 작을 수 있다. 상기 상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면보다 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면에 더 가깝고, 상기 제2 가변 저항층의 상기 제2 폭은, 상기 제1 가변 저항층의 상기 제1 폭보다 클 수 있다. 상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면보다 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면에 더 가깝고, 상기 제1 가변 저항층의 상기 제1 폭은, 상기 제2 가변 저항층의 상기 제2 폭보다 작을 수 있다. 상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면보다 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면에 더 가깝고, 상기 제2 가변 저항층의 상기 제2 폭은 상기 제1 가변 저항층의 상기 제1 폭보다 작을 수 있다. 상기 반도체 메모리는, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제3 배선의 일측에 상기 제3 배선과 이격하여 배치되고, 상기 제3 배선과 교차하는 방향으로 연장하는 제4 배선; 및 상기 제3 배선과 상기 제4 배선의 사이에 개재되고 상기 제3 배선과 상기 제4 배선의 교차점과 중첩하는, 제3 가변 저항층을 포함하는 제3 가변 저항 소자를 더 포함하고, 상기 제3 가변 저항층의 폭은 상기 제1 가변 저항층의 폭과 동일할 수 있다. 상기 반도체 메모리는, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제4 배선의 일측에 상기 제4 배선과 이격하여 배치되고, 상기 제4 배선과 교차하는 방향으로 연장하는 제5 배선; 및 상기 제4 배선과 상기 제5 배선의 사이에 개재되고 상기 제4 배선과 상기 제5 배선의 교차점과 중첩하는, 제4 가변 저항층을 포함하는 제4 가변 저항 소자를 더 포함하고, 상기 제4 가변 저항층의 폭은 상기 제2 가변 저항층의 폭과 동일할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다. 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 셋 동작시, 상기 제1 가변 저항 소자를 흐르는 전류의 방향과 상기 제1 가변 저항 소자에서의 온도 증가 방향은 서로 일치하고, 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 상기 제2 가변 저항 소자에서의 온도 증가 방향은 서로 반대이고, 상기 제2 가변 저항층의 제2 지점에서 제1 지점으로 전류가 흐르는 경우, 상기 제2 가변 저항층의 상기 제2 지점에서의 폭은 상기 제1 지점에서의 폭보다 클 수 있다.
위 전자 장치에 있어서, 상기 제2 가변 저항층의 폭의 변화 정도가 상기 제1 가변 저항층의 폭의 변화 정도에 비하여 클 수 있다. 상기 제1 가변 저항층 및 상기 제2 가변 저항층은 상변화 물질을 포함하고, 상기 제1 가변 저항층 및 상기 제2 가변 저항층의 결정 성장 방향은 각각 상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 일치할 수 있다. 상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제1 배선에서 상기 제2 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제3 배선에서 상기 제2 배선을 향하는 방향이고, 상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제2 배선에서 상기 제1 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제2 배선에서 상기 제3 배선을 향하는 방향이고, 셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향과 상기 제2 가변 저항 소자의 온도 증가 방향은 일치할 수 있다. 상기 제1 가변 저항 소자는, 제1 선택 소자층을 더 포함하고, 상기 제2 가변 저항 소자는, 제2 선택 소자층을 더 포함하고, 셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향은, 상기 제1 가변 저항층에서 상기 제1 선택 소자층을 향하는 방향이고, 상기 셋 동작시, 상기 제2 가변 저항 소자의 온도 증가 방향은, 상기 제2 가변 저항층에서 상기 제2 선택 소자층을 향하는 방향일 수 있다. 상기 제2 지점에서 상기 제1 지점까지 상기 제2 가변 저항층의 폭은 점진적으로 또는 계단식으로 감소할 수 있다. 상기 제1 지점에서의 상기 제2 가변 저항층의 일부와 상기 제2 지점에서의 상기 제2 가변 저항층의 일부는 서로 상이한 물질로 형성될 수 있다. 상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제2 지점에 비하여 상기 제3 배선에 더 가까울 수 있다. 상기 상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제2 지점에 비하여 상기 제2 배선에 더 가까울 수 있다. 상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제2 지점에 비하여 상기 제1 배선에 더 가까울 수 있다. 상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고, 셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고, 상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고, 상기 제1 지점은 상기 제2 지점에 비하여 상기 제2 배선에 더 가까울 수 있다. 상기 반도체 메모리는, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제3 배선의 일측에 상기 제3 배선과 이격하여 배치되고, 상기 제3 배선과 교차하는 방향으로 연장하는 제4 배선; 및 상기 제3 배선과 상기 제4 배선의 사이에 개재되고 상기 제3 배선과 상기 제4 배선의 교차점과 중첩하는, 제3 가변 저항층을 포함하는 제3 가변 저항 소자를 더 포함하고, 상기 제3 가변 저항층의 폭은 상기 제1 가변 저항층의 폭과 동일할 수 있다. 상기 반도체 메모리는, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제4 배선의 일측에 상기 제4 배선과 이격하여 배치되고, 상기 제4 배선과 교차하는 방향으로 연장하는 제5 배선; 및 상기 제4 배선과 상기 제5 배선의 사이에 개재되고 상기 제4 배선과 상기 제5 배선의 교차점과 중첩하는, 제4 가변 저항층을 포함하는 제4 가변 저항 소자를 더 포함하고, 상기 제4 가변 저항층의 폭은 상기 제2 가변 저항층의 폭과 동일할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 동작 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 사시도이고, 도 2는 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 3a는 도 1 및 도 2의 메모리 장치의 제1 적층 구조물(ST1)에서의 온도 프로파일을 나타내는 도면이고, 도 3b는 도 1 및 도 2의 메모리 장치의 제1 가변 저항층(127)이 상변화 물질인 경우, 결정화 과정을 설명하기 위한 도면이고, 도 3c는 도 1 및 도 2의 메모리 장치의 제2 적층 구조물(ST2)에서의 온도 프로파일을 나타내는 도면이고, 도 3d는 도 1 및 도 2의 메모리 장치의 제2 가변 저항층(147)이 상변화 물질인 경우, 결정화 과정을 설명하기 위한 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 5a 내지 도 5e는 도 4의 메모리 장치의 제조 방법의 일례를 설명하기 위한 단면도들이다.
도 6a는 제1 가변 저항 소자 형성을 위한 식각 과정의 일부를 예시적으로 설명하기 위한 도면이고, 도 6b는 제2 가변 저항 소자 형성을 위한 식각 과정의 일부를 예시적으로 설명하기 위한 도면이다.
도 7a 내지 도 7c는 제2 가변 저항층(247)의 단면 형상의 다양한 변형예를 나타낸 도면들이고, 도 7d 내지 도 7f는 도 7a 내지 도 7c 각각과 비교하여 제1 가변 저항층(227)의 단면 형상의 다양한 변형예를 나타낸 도면들이다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 10은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 11은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 12는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 사시도이고, 도 2는 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는, 기판(100) 상에 배치되고 제1 방향 예컨대, A-A' 선과 평행한 방향으로 연장하는 제1 워드라인(110), 제1 워드라인(110) 상에서 제1 워드라인(110)과 실질적으로 수직하는 제2 방향 예컨대, B-B' 선과 평행한 방향으로 연장하는 공통 비트라인(130), 및 제1 워드라인(110)과 공통 비트라인(130)의 교차점과 중첩하면서 제1 워드라인(110)과 공통 비트라인(130) 사이에 개재되는 제1 가변 저항 소자(120)를 포함하는 제1 적층 구조물(ST1)과, 공통 비트라인(130), 공통 비트라인(130) 상에서 제1 방향으로 연장하는 제2 워드라인(150), 및 공통 비트라인(130)과 제2 워드라인(150)의 교차점과 중첩하면서 공통 비트라인(130)과 제2 워드라인(150) 사이에 개재되는 제2 가변 저항 소자(140)를 포함하는 제2 적층 구조물(ST2)을 포함할 수 있다.
여기서, 제1 워드라인(110) 및 공통 비트라인(130)은 제1 가변 저항 소자(120)의 하단 및 상단과 각각 접속하여 제1 가변 저항 소자(120)로 전류 또는 전압을 공급하는 역할을 수행할 수 있고, 공통 비트라인(130) 및 제2 워드라인(150)은 제2 가변 저항 소자(140)의 하단 및 상단과 각각 접속하여 제2 가변 저항 소자(140)로 전류 또는 전압을 공급하는 역할을 수행할 수 있다. 공통 비트라인(130)은 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)에 공유되어 이들의 구동에 동시에 이용될 수 있다. 제1 워드라인(110), 공통 비트라인(130) 및 제2 워드라인(150)은 다양한 도전 물질, 예컨대, Pt, Ir, Ru, Al, Cu, W, Ti, Ta 등과 같은 금속 또는 TiN, TaN, WN, MoN 등과 같은 도전성 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
제1 및 제2 가변 저항 소자(120, 140)는 자신의 양단을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질을 포함할 수 있고, 그에 따라, 서로 다른 데이터를 저장하는 메모리 셀로서 기능할 수 있다. 제1 및 제2 가변 저항 소자(120, 140)는 가변 저항 물질을 포함하는 것을 전제로 다양한 구조를 가질 수 있고, 다양한 방식으로 서로 다른 저항 상태 사이에서 스위칭할 수 있다.
일례로서, 제1 가변 저항 소자(120)는, 제1 하부 전극층(121), 제1 선택 소자층(123), 제1 중간 전극층(125), 제1 가변 저항층(127) 및 제1 상부 전극층(129)이 적층된 구조를 가질 수 있다.
제1 하부 전극층(121)은 제1 가변 저항 소자(120)의 최하부에 배치되고 제1 워드라인(110)과 제1 가변 저항 소자(120) 사이의 전류 통로로서, 저저항의 도전 물질 예컨대, 금속, 탄소 또는 도전성 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 금속 또는 도전성 금속 질화물은 탄소를 더 포함할 수도 있다. 이러한 제1 하부 전극층(121)은 생략될 수도 있다.
제1 선택 소자층(123)은 자신의 상단 및 하단으로 공급되는 전압의 크기가 소정 문턱 전압 미만인 경우 전류를 차단하거나 전류를 거의 흘리지 않다가 이 문턱 전압 이상에서 급격히 전류를 흐르게 하는 문턱 스위칭(threshold switching) 특성, 다시 말하면, 온-오프 스위칭 특성을 가질 수 있고, 그에 따라 제1 가변 저항층(127)으로의 접근(access)을 제어할 수 있다. 제1 선택 소자층(123)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질 또는 SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층을 포함할 수 있다.
제1 중간 전극층(125)은 제1 선택 소자층(123)과 제1 가변 저항층(127)을 물리적으로 분리시키면서 이들 사이의 전류 통로로서 기능할 수 있다. 제1 중간 전극층(125)은 저저항의 도전 물질 예컨대, 금속, 탄소 또는 도전성 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 금속 또는 도전성 금속 질화물은 탄소를 더 포함할 수도 있다.
제1 가변 저항층(127)은 자신의 상단 및 하단으로 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있다. 가변 저항층(127)은 단일 물질로 가변 저항 특성을 갖는 단일막 구조 또는 둘 이상의 막의 조합으로 가변 저항 특성을 갖는 다중막 구조를 가질 수 있다. 일례로서, 제1 가변 저항층(127)은 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 즉, 페로브스카이트(perovskite)계 산화물, 전이금속 산화물 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 화합물 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
특히, 본 실시예에서 제1 가변 저항층(127)은 상변화 물질을 포함할 수 있다. 이 경우, 제1 가변 저항층(127)은 자신의 상단 및 하단을 통하여 흐르는 전류에 따라 발생하는 주울 열(Joule's heat)에 의하여 비정질 상태(amorphous state)와 결정질 상태(crystalline state) 사이에서 스위칭할 수 있다. 제1 가변 저항층(127)이 비정질 상태인 경우, 제1 가변 저항층(127)은 상대적으로 고저항 상태에 있을 수 있다. 반면, 제1 가변 저항층(127)이 결정질 상태인 경우, 제1 가변 저항층(127)은 저저항 상태에 있을 수 있다. 이와 같은 상변화 물질의 저항 차이를 이용하여 데이터가 저장될 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 가변 저항층(127)의 저항 상태 스위칭이 열에 의해 이루어지거나 또는 열에 영향을 받는 경우라면, 제1 가변 저항층(127)은 다양한 방식으로 가변 저항 특성을 갖는 가변 저항 물질을 포함할 수 있다.
제1 가변 저항층(127)이 상변화 물질로서 칼코게나이드계 물질을 포함하는 경우, 예컨대, 제1 가변 저항층(127)은 Ge-Sb-Te(GST)를 포함할 수 있다. 제1 가변 저항층(127) 내에서의 Ge, Sb 및 Te의 화학적 조성비는 다양하게 변형될 수 있다. 예컨대, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4 또는 Ge1Sb4Te7 등의 물질일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 가변 저항층(127)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 칼코게나이드 물질을 포함할 수 있다. 예를 들어, 제1 가변 저항층(127)은 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무스(Bi), 인듐(In), 주석(Sn) 및 셀레늄(Se) 중에서 선택된 적어도 두 개 이상의 조합을 포함할 수 있다. 제1 가변 저항층(127)을 포함하는 원소들의 화학적 조성비는 다양하게 변형될 수 있다. 나아가, 제1 가변 저항층(127)은 붕소(B), 탄소(C), 질소(N), 산소(O), 인(P) 및 황(S) 중에서 선택된 적어도 하나의 불순물을 더 포함할 수 있다 제1 가변 저항층(127)을 구성하는 원소들의 화학적 조성비 및/또는 제1 가변 저항층(127) 내에 포함되는 불순물의 종류에 따라, 제1 가변 저항층(127)의 특성 예컨대, 결정화 온도, 용융점, 상변화 속도, 구동 전류, 정보 보유력(retention) 등이 조절될 수 있다. 또한, 제1 가변 저항층(127)은 단일막 구조 또는 서로 다른 둘 이상의 상변화 물질막이 적층된 다중막 구조를 가질 수 있다.
한편, 전술한 제1 선택 소자층(123)이 OTS 물질로서 칼코게나이드계 물질을 포함하는 경우, 제1 가변 저항층(127)과는 상이한 칼코게나이드계 물질 즉, 구성 원소의 종류 및/또는 화학적 조성비가 상이하거나, 포함되는 불순물의 종류가 상이한 칼코게나이드계 물질을 포함할 수 있다. 예컨대, 제1 선택 소자층(123)은 저머늄(Ge), 셀레늄(Se) 및 안티몬(Sb)으로 구성될 수 있다. 제1 선택 소자층(123)과 제1 가변 저항층(127)이 칼코게나이드계 물질을 포함하더라도, 제1 선택 소자층(123) 및 제1 가변 저항층(127) 각각을 구성하는 원소의 종류나 화학적 조성비, 불순물의 종류 등을 달리 함으로써, 제1 선택 소자층(123)은 온-오프 스위칭 특성을 보일 수 있고, 제1 가변 저항층(127)은 가변 저항 특성을 보일 수 있다.
여기서, 제1 선택 소자층(123)은 문턱 전압 이상이 인가되지 않는 한 전류 흐름을 차단한 상태이지만, 제1 가변 저항층(127)은 저저항 상태 및 고저항 상태 모두에서 전류 흐름을 허용하는 상태일 수 있다. 제1 가변 저항층(127)이 고저항 상태라고 하더라도, 저저항 상태에 비하여 상대적으로 낮은 전류를 흘리는 것이 전류 흐름을 차단하는 것은 아니다. 따라서, 제1 선택 소자층(123)은 제1 가변 저항층(127)에 비하여 높은 저항을 갖는 물질로 형성될 수 있다. 후술하겠지만, 이 때문에, 제1 가변 저항 소자(120)에서 제1 선택 소자층(123)에서의 온도가 다른 층들에 비하여 상대적으로 높을 수 있다.
제1 상부 전극층(129)은 제1 가변 저항 소자(120)의 최상부에 배치되어 공통 비트라인(130)과 제1 가변 저항 소자(120) 사이의 접속을 제공하기 위한 것으로서, 저저항의 도전 물질 예컨대, 금속, 탄소 또는 금속 질화물을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 금속 또는 도전성 금속 질화물은 탄소를 더 포함할 수도 있다.
제2 가변 저항 소자(140)는 제1 가변 저항 소자(120)와 실질적으로 동일한 구조를 가질 수 있다. 일례로서, 제2 가변 저항 소자(140)는, 제2 하부 전극층(141), 제2 선택 소자층(143), 제2 중간 전극층(145), 제2 가변 저항층(147) 및 제2 상부 전극층(149)이 적층된 구조를 가질 수 있다. 제2 하부 전극층(141), 제2 선택 소자층(143), 제2 중간 전극층(145), 제2 가변 저항층(147) 및 제2 상부 전극층(149)은 제1 하부 전극층(121), 제1 선택 소자층(123), 제1 중간 전극층(125), 제1 가변 저항층(127) 및 제1 상부 전극층(129) 각각과 대응할 수 있다. 다시 말하면, 제2 하부 전극층(141), 제2 선택 소자층(143), 제2 중간 전극층(145), 제2 가변 저항층(147) 및 제2 상부 전극층(149)은 제1 하부 전극층(121), 제1 선택 소자층(123), 제1 중간 전극층(125), 제1 가변 저항층(127) 및 제1 상부 전극층(129) 각각과 실질적으로 동일한 물질, 두께 및 폭을 가질 수 있다.
제1 및 제2 가변 저항 소자(120, 140) 각각은 섬(island) 형상을 가질 수 있다. 특히, 본 실시예에서, 제1 방향에서 제1 가변 저항 소자(120)의 양 측벽은 공통 비트라인(130)의 양 측벽과 정렬되고, 제2 방향에서 제1 가변 저항 소자(120)의 양 측벽은 제1 워드라인(110)의 양 측벽과 정렬될 수 있다. 유사하게, 제1 방향에서 제2 가변 저항 소자(140)의 양 측벽은 공통 비트라인(130)의 양 측벽과 정렬되고, 제2 방향에서 제2 가변 저항 소자(140)의 양 측벽은 제2 워드라인(150)의 양 측벽과 정렬될 수 있다. 이는 제1 가변 저항 소자(120)가 제1 워드라인(110) 및 공통 비트라인(130)과 함께 패터닝되고, 제2 가변 저항 소자(140)가 공통 비트라인(130) 및 제2 워드라인(150)과 함께 패터닝되기 때문이다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 가변 저항 소자(120)가 제1 워드라인(110) 및 공통 비트라인(130)과 별개로 패터닝되어 제1 가변 저항 소자(120)의 측벽이 제1 워드라인(110) 및 공통 비트라인(130)의 측벽과 정렬되지 않고, 제2 가변 저항 소자(140)가 공통 비트라인(130) 및 제2 워드라인(150)과 별개로 패터닝되어 제2 가변 저항 소자(140)의 측벽이 공통 비트라인(130)의 측벽 및 제2 워드라인(150)의 측벽과 정렬되지 않을 수도 있다.
설명되지 않은 도면부호 ILD는 제1 워드라인(110) 사이, 제1 가변 저항 소자(120) 사이, 공통 비트라인(130) 사이, 제2 가변 저항 소자(140) 사이 및 제2 워드라인(150) 사이를 매립하는 층간 절연막을 나타낼 수 있다.
위와 같은 도 1 및 도 2의 메모리 장치에 있어서, 제1 및 제2 가변 저항 소자(120, 140)가 동일한 구조를 가짐에도 불구하고 그 동작 특성이 상이할 수 있다. 이는 제1 및 제2 가변 저항 소자(120, 140)가 공통 비트라인(130)을 공유하여 제1 가변 저항 소자(120)를 흐르는 전류의 방향과 제2 가변 저항 소자(140)를 흐르는 전류의 방향이 반대가 되기 때문이다. 일례로서, 도 2에서 점선 화살표로 도시된 바와 같이, 제1 가변 저항 소자(120)에는 공통 비트라인(130)에서 제1 워드라인(110)으로 향하는 전류 즉, 위에서 아래로 향하는 방향의 전류가 흐르는 반면, 제2 가변 저항 소자(140)에는 공통 비트라인(130)에서 제2 워드라인(150)으로 향하는 전류 즉, 아래에서 위로 향하는 방향의 전류가 흐를 수 있다. 이러한 경우 발생할 수 있는 현상을 이하의 도 3a 내지 도 3d를 참조하여 더 상세히 설명하기로 한다.
도 3a는 도 1 및 도 2의 메모리 장치의 제1 적층 구조물(ST1)에서의 온도 프로파일을 나타내는 도면이고, 도 3b는 도 1 및 도 2의 메모리 장치의 제1 가변 저항층(127)이 상변화 물질인 경우, 결정화 과정을 설명하기 위한 도면이고, 도 3c는 도 1 및 도 2의 메모리 장치의 제2 적층 구조물(ST2)에서의 온도 프로파일을 나타내는 도면이고, 도 3d는 도 1 및 도 2의 메모리 장치의 제2 가변 저항층(147)이 상변화 물질인 경우, 결정화 과정을 설명하기 위한 도면이다.
전술한 바와 같이 제1 선택 소자층(123)은 오프시 전류 차단이 가능하여야 하므로 제1 적층 구조물(ST1)을 형성하는 층들에서 가장 높은 저항을 가질 수 있다. 반면, 전술한 바와 같이 제1 가변 저항층(127)은 제1 선택 소자층(123)보다 낮은 저항을 가질 수 있다. 또한, 제1 워드라인(110), 제1 하부 전극층(121), 제1 중간 전극층(125), 제1 상부 전극층(129) 및 공통 비트라인(130)은 도전성 물질이므로 당연히 제1 선택 소자층(123)보다 낮은 저항을 가질 수 있다. 따라서, 도 3a를 참조하면, 셋 동작시 제1 적층 구조물(ST1)에서 제1 선택 소자층(123)에서 온도가 가장 높고 양쪽으로 즉, 제1 워드라인(110) 및 공통 비트라인(130) 각각으로 향할수록 온도가 낮아지는 형태의 온도 프로파일이 보여질 수 있다. 이 때문에, 제1 가변 저항층(127)에 있어서는, 제1 상부 전극층(129)과의 계면에서 제1 중간 전극층(125)과의 계면을 향하는 방향으로 온도가 증가할 수 있다.
한편, 전술한 바와 같이, 제1 가변 저항 소자(120)에는 공통 비트라인(130)에서 제1 워드라인(110)을 향하는 방향 즉, 위에서 아래로 향하는 방향으로 전류가 흐를 수 있다. 따라서, 도 3b를 참조하면, 제1 가변 저항층(127)을 형성하는 상변화 물질의 결정화시, 제1 상부 전극층(129)과의 계면에서 결정핵 생성(nucleation)이 발생하고 위에서 아래로 향하는 방향으로 결정 성장(growth)이 일어날 수 있다.
결과적으로, 도 3a 및 도 3b를 함께 참조하면, 제1 가변 저항층(127)에서 상변화 물질의 결정화 방향이 온도의 증가 방향과 일치할 수 있다. 따라서, 결정화가 용이할 수 있다.
또한, 전술한 바와 같이 제2 선택 소자층(143)은 오프시 전류 차단이 가능하여야 하므로 제2 적층 구조물(ST2)을 형성하는 층들에서 가장 높은 저항을 가질 수 있다. 따라서, 도 3c를 참조하면, 셋 동작시 제2 적층 구조물(ST2)에서 제2 선택 소자층(143)에서 온도가 가장 높고 양쪽으로 즉, 공통 비트라인(130) 및 제2 워드라인(150) 각각으로 향할수록 온도가 낮아지는 형태의 온도 프로파일이 보여질 수 있다. 즉, 제2 적층 구조물(ST2)이 제1 적층 구조물(ST1)과 동일 또는 유사한 형태의 온도 프로파일을 가질 수 있다.
반면, 제2 가변 저항 소자(140)에는 공통 비트라인(130)에서 제2 워드라인(150)을 향하는 방향 즉, 아래에서 위로 향하는 방향으로 전류가 흐를 수 있다. 따라서, 도 3d를 참조하면, 제2 가변 저항층(147)을 형성하는 상변화 물질의 결정화시, 제2 중간 전극층(145)과의 계면에서 결정핵 생성(nucleation)이 발생하고 아래에서 위로 향하는 방향으로 결정 성장(growth)이 일어날 수 있다.
결과적으로, 도 3c 및 도 3d를 함께 참조하면, 제2 가변 저항층(147)에서 상변화 물질의 결정화 방향이 온도의 증가 방향과 반대일 수 있다. 따라서, 결정화가 상대적으로 어려울 수 있다.
요약하자면, 제1 및 제2 가변 저항 소자(120, 140)의 동작시 제1 가변 저항층(127)의 결정화는 상대적으로 용이한 반면, 제2 가변 저항층(147)의 결정화는 상대적으로 어려우므로, 제1 및 제2 가변 저항 소자(120, 140)의 동작 특성이 서로 상이할 수 있다. 예컨대, 비정질 상태의 상변화 물질을 결정질 상태로 변화시키는 셋 동작시, 제1 가변 저항 소자(120)의 셋 동작 속도가 제2 가변 저항 소자(140)의 셋 동작에 비하여 빠를 수 있다.
이하에서 설명하는 본 발명의 다른 실시예들에서는 제1 가변 저항 소자(120)와 제2 가변 저항 소자(140)의 동작 특성의 차이를 감소시킬 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다. 본 실시예를 설명함에 있어, 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하고 차이점을 중심으로 설명하기로 한다.
도 4를 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 장치는, 기판(200) 상에 배치되고 제1 방향 예컨대, A-A' 선과 평행한 방향으로 연장하는 제1 워드라인(210), 제1 워드라인(210) 상에서 제1 워드라인(210)과 실질적으로 수직하는 제2 방향 예컨대, B-B' 선과 평행한 방향으로 연장하는 공통 비트라인(230), 및 제1 워드라인(210)과 공통 비트라인(230)의 교차점과 중첩하면서 제1 워드라인(210)과 공통 비트라인(230) 사이에 개재되는 제1 가변 저항 소자(220)를 포함하는 제1 적층 구조물(ST1)과, 공통 비트라인(230), 공통 비트라인(230) 상에서 제1 방향으로 연장하는 제2 워드라인(250), 및 공통 비트라인(230)과 제2 워드라인(250)의 교차점과 중첩하면서 공통 비트라인(230)과 제2 워드라인(250) 사이에 개재되는 제2 가변 저항 소자(240)를 포함하는 제2 적층 구조물(ST2)을 포함할 수 있다.
제1 가변 저항 소자(220)는, 제1 하부 전극층(221), 제1 선택 소자층(223), 제1 중간 전극층(225), 제1 가변 저항층(227) 및 제1 상부 전극층(229)이 적층된 구조를 가질 수 있다. 또한, 제2 가변 저항 소자(240)는 제2 하부 전극층(241), 제2 선택 소자층(243), 제2 중간 전극층(245), 제2 가변 저항층(247) 및 제2 상부 전극층(249)이 적층된 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 하부 전극층(221), 제1 중간 전극층(225) 및 제1 상부 전극층(229) 중 적어도 하나와 제2 하부 전극층(241), 제2 중간 전극층(245) 및 제2 상부 전극층(249) 중 적어도 하나는 생략될 수 있다. 또는, 필요에 따라 도시되지 않은 하나 이상의 층 예컨대, 제1 중간 전극층(225)과 제1 가변 저항층(227) 사이 및 제2 중간 전극층(245)과 제2 가변 저항층(247) 사이에 가열을 위한 히터 물질 등이 더 삽입될 수도 있다.
여기서, 제1 가변 저항층(227) 및 제2 가변 저항층(247)의 형상을 제외하고, 제1 가변 저항 소자(220)와 제2 가변 저항 소자(240)는 실질적으로 동일할 수 있다. 즉, 제1 하부 전극층(221), 제1 선택 소자층(223), 제1 중간 전극층(225) 및 제1 상부 전극층(229)은 제2 하부 전극층(241), 제2 선택 소자층(243), 제2 중간 전극층(245) 및 제2 상부 전극층(249) 각각과 실질적으로 동일한 물질로 형성되고 동일한 층 구조 - 단일막 구조 또는 다중막 구조 - 및 형상을 가질 수 있다. 제1 가변 저항층(227)과 제2 가변 저항층(247)은 동일한 물질로 형성되고 동일한 층 구조를 가질 수 있다. 다만, 제1 가변 저항층(227)과 제2 가변 저항층(247)의 형상이 서로 상이할 수 있으며, 이에 대해서는 아래에서 보다 구체적으로 설명하기로 한다.
제2 방향에서 제1 가변 저항 소자(220)의 양 측벽은 제1 워드라인(210)과 정렬될 수 있고, 제2 가변 저항 소자(240)의 양 측벽은 제2 워드라인(250)과 정렬될 수 있다. 제1 워드라인(210)과 제2 워드라인(250)은 실질적으로 서로 중첩되면서 동일한 선폭을 가질 수 있으므로, 제2 방향에서 제1 가변 저항 소자(220)의 폭과 제2 가변 저항 소자(240)의 폭은 서로 동일할 수 있다. 즉, 제2 방향에서 제1 가변 저항층(227)의 폭과 제2 가변 저항층(247)의 폭은 서로 동일할 수 있다. 반면, 제1 방향에서 제1 가변 저항 소자(220)의 양 측벽 및 제2 가변 저항층(247)을 제외한 제2 가변 저항 소자(240)의 양 측벽은 공통 비트라인(230)과 정렬되어 공통 비트라인(230)과 실질적으로 동일한 선폭을 가질 수 있다. 단, 제1 방향에서 제2 가변 저항층(247)은 아래에서 위로 갈수록 폭이 감소하는 형상을 가짐으로써, 기판(200)의 표면에 대해 예각을 갖도록 경사진 양 측벽을 가질 수 있다.
결과적으로, 제1 방향에서 제1 가변 저항층(227)은 아래에서 위로 갈수록 폭이 일정한 형상을 갖는 반면, 제2 가변 저항층(247)은 아래에서 위로 갈수록 폭이 감소하는 형상을 가질 수 있다. 그에 따라, 제1 방향에서 제1 가변 저항층(227)의 상부 폭에 비하여 제2 가변 저항층(247)의 상부의 폭이 작을 수 있다. 여기서, 제1 및 제2 가변 저항층(227, 247)의 상부라 함은, 제1 및 제2 가변 저항층(227, 247)의 저면으로부터의 높이가 제1 및 제2 가변 저항층(227, 247)의 두께의 절반 이상에 해당하는 부분을 의미할 수 있다. 다시 말하면, 제1 및 제2 가변 저항층(227, 247)의 저면으로부터의 제1 높이가 제1 및 제2 가변 저항층(227, 247) 두께의 1/2 이상이면, 제1 높이에서 제2 가변 저항층(247)의 폭은 제1 가변 저항층(227)의 폭보다 작을 수 있다.
본 실시예에서는, 제1 방향에서 제2 가변 저항층(247)의 폭이 감소하는 경우를 설명하였다. 이는 제2 가변 저항층(247)을 공통 비트라인(230)과 함께 패터닝하는 과정에서 제2 가변 저항층(247)의 폭을 감소시키는 공정을 수행하기 때문이다. 그러나, 다른 실시예에서 제2 방향에서 제2 가변 저항층(247)의 폭이 감소하거나, 또는, 제1 및 제2 방향 모두에서 제2 가변 저항층(247)의 폭이 감소할 수도 있다. 어느 방향에서든 제2 가변 저항층(247)의 상부의 폭이 제1 가변 저항층(227)의 상부의 폭보다 작으면 무방하다.
점선 화살표로 도시된 바와 같이, 제1 가변 저항 소자(220)에는 공통 비트라인(230)에서 제1 워드라인(210)으로 향하는 전류 즉, 위에서 아래로 향하는 방향의 전류가 흐르는 반면, 제2 가변 저항 소자(240)에는 공통 비트라인(230)에서 제2 워드라인(250)으로 향하는 전류 즉, 아래에서 위로 향하는 방향의 전류가 흐를 수 있다. 그에 따라, 제1 및 제2 가변 저항층(227, 247)이 상변화 물질인 경우, 제1 가변 저항층(227)에서는 제1 상부 전극층(229)과의 계면으로부터 아래 방향으로 결정 성장이 발생할 수 있고, 제2 가변 저항층(247)에서는 제2 중간 전극층(245)과의 계면으로부터 위 방향으로 결정 성장이 발생할 수 있다.
셋 동작시 제1 가변 저항 소자(220)에서의 주된 온도 증가 방향 및 제2 가변 저항 소자(240)에서의 주된 온도 증가 방향은 각각 제1 선택 소자층(223) 및 제2 선택 소자층(243)을 향하는 방향 즉, 위에서 아래로 향하는 방향으로, 서로 동일할 수 있다. 특히, 제1 가변 저항층(227)은 높이에 따라 폭이 실질적으로 일정하므로 주된 온도 증가 방향과 제1 가변 저항층(227) 내에서의 온도 증가 방향이 실질적으로 동일할 수 있다. 제1 가변 저항층(227)에서의 결정 성장 방향과 온도 증가 방향이 서로 동일하므로, 제1 가변 저항층(227)의 결정화가 용이할 수 있다. 반면, 제2 가변 저항층(247)은 아래에서 위로 갈수록 폭 특히, 제1 방향의 폭이 감소하는 형상을 가지므로, 아래에서 위로 갈수록 그 저항이 증가할 수 있다. 저항의 증가는 곧 온도의 증가를 의미할 수 있다. 따라서, 제2 가변 저항 소자(240)의 주된 온도 증가 방향이 위에서 아래로 향하는 방향이더라도, 제2 가변 저항층(247)의 상부 폭 감소에 따른 상부 온도 증가 경향으로 제2 가변 저항층(247) 내에서는 위에서 아래로 갈수록 온도가 증가하는 정도가 완화되거나 더 나아가 역으로 아래에서 위로 갈수록 온도가 증가할 수도 있다. 따라서, 제2 가변 저항층(247)에서의 결정화는 도 2의 실시예의 제2 가변 저항층(147)에서의 결정화보다 더 용이할 수 있다. 결과적으로, 제1 가변 저항층(227)과 제2 가변 저항층(247)의 동작 특성 예컨대, 셋 동작 속도 등이 도 2의 실시예의 메모리 장치에 비하여 더 유사해질 수 있다.
도 5a 내지 도 5e는 도 4의 메모리 장치의 제조 방법의 일례를 설명하기 위한 단면도들이고, 도 6a는 제1 가변 저항 소자 형성을 위한 식각 과정의 일부를 예시적으로 설명하기 위한 도면이고, 도 6b는 제2 가변 저항 소자 형성을 위한 식각 과정의 일부를 예시적으로 설명하기 위한 도면이다.
도 5a를 참조하면, 기판(200) 상에 제1 워드라인 물질층(210'), 제1 하부 전극 물질층(221'), 제1 선택 소자 물질층(223'), 제1 중간 전극 물질층(225'), 제1 가변 저항 저항 물질층(227') 및 제1 상부 전극 물질층(229')을 형성할 수 있다.
도 5b를 참조하면, 제1 상부 전극 물질층(229') 상에 제1 워드라인 형성을 위한 마스크 패턴(미도시됨) 즉, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 형성하고, 이 마스크 패턴을 식각 베리어로 물질층들(210', 221', 223', 225', 227', 229')을 식각할 수 있다. 본 공정 결과, 제1 방향으로 연장하면서 제2 방향으로 서로 이격되는 복수의 제1 워드라인(210)이 형성될 수 있다. 또한, 제1 워드라인(210) 상에는 제1 워드라인(210) 각각과 중첩하여 제1 방향으로 연장하는 라인 형상의 물질층 패턴들(221”, 223”, 225”, 227”, 229”)이 형성될 수 있다. 이 물질층 패턴들(221”, 223”, 225”, 227”, 229”)을 초기 제1 가변 저항 소자(220')라 할 수 있다.
이어서, 제1 워드라인(210) 및 초기 제1 가변 저항 소자(220')의 적층 구조물 사이를 매립하는 제1 층간 절연막(ILD1)을 형성할 수 있다.
도 5c를 참조하면, 초기 제1 가변 저항 소자(220') 및 제1 층간 절연막(ILD1) 상에 공통 비트라인 물질층(230'), 제2 하부 전극 물질층(241'), 제2 선택 소자 물질층(243'), 제2 중간 전극 물질층(245'), 제2 가변 저항 저항 물질층(247') 및 제2 상부 전극 물질층(249')을 형성할 수 있다.
도 5d를 참조하면, 제2 상부 전극 물질층(249') 상에 공통 비트라인 형성을 위한 마스크 패턴(미도시됨) 즉, 제2 방향으로 연장하는 라인 형상의 마스크 패턴을 형성하고, 이 마스크 패턴을 식각 베리어로 물질층들(230', 241', 243', 245', 247', 249')을 식각하고 나아가 물질층들(230', 241', 243', 245', 247', 249')의 식각에 의해 드러나는 초기 제1 가변 저항 소자(220') 및 제1 층간 절연막(ILD1)을 식각할 수 있다. 본 공정 결과, 제2 방향으로 연장하면서 제1 방향으로 서로 이격되는 복수의 공통 비트라인(230)이 형성될 수 있다. 또한, 공통 비트라인(230) 상에는 공통 비트라인(230) 각각과 중첩하여 제2 방향으로 연장하는 라인 형상의 물질층 패턴들(241”, 243”, 245”, 247”, 249”)이 형성될 수 있다. 이 물질층 패턴들(241”, 243”, 245”, 247”, 249”)을 초기 제2 가변 저항 소자(240')라 할 수 있다. 또한, 공통 비트라인(230) 아래에는 초기 제1 가변 저항 소자(220')가 식각되어 제1 워드라인(210) 및 공통 비트라인(230)과 중첩하는 영역에서 섬 형상을 가지면서 제2 방향의 양 측벽이 제1 워드라인(210)과 정렬되고 제1 방향의 양 측벽이 공통 비트라인(230)과 정렬되는 제1 가변 저항 소자(220)가 형성될 수 있다.
본 식각 과정에 있어서 특히, 제2 가변 저항 저항 물질층(247')의 식각 조건을 조절하여 제1 방향에서의 제2 가변 저항 물질층 패턴(247”)의 상부 폭을 감소시킬 수 있다.
일례로서, 제2 가변 저항 물질층(247')의 상부 식각시 사용되는 식각 가스를 하부 식각시 사용되는 식각 가스와 달리할 수 있다. 제2 가변 저항 물질층(247')의 상부 식각시 사용되는 식각 가스는 하부 식각시 사용되는 식각 가스보다 등방성 식각 특성이 더 강할 수 있다. 이와 비교하여, 도 5b의 제1 가변 저항 물질층(227')의 식각 및/또는 도 5d의 제1 가변 저항 물질층 패턴(227”)의 식각시 사용되는 식각 가스는 일정할 수 있고, 특히, 제2 가변 저항 물질층(247')의 하부 식각시 사용되는 식각 가스와 동일할 수 있다.
또는, 다른 일례로서, 제2 상부 전극 물질층(249')의 식각시 충분한 과도 식각을 수행하는 방식을 이용할 수도 있다. 이와 비교하여, 제1 상부 전극 물질층(229') 또는 제1 상부 전극 물질층 패턴(229”)의 식각시 과도 식각을 수행하지 않거나 덜 충분한 과도 식각을 수행할 수 있다. 이하, 도 6a 및 도 6b를 참조하여 보다 상세히 설명하기로 한다.
먼저, 도 6b를 참조하면, 도 5d의 제2 초기 가변 저항 소자(240') 형성을 위한 식각 과정에서, 제2 상부 전극 물질층(249')의 식각시 제2 깊이(d2)의 충분한 과도 식각을 수행할 수 있다. 그에 따라, 제2 상부 전극 물질층 패턴(249”) 아래에는 언더컷(UC)이 형성될 수 있다. 언더컷(UC)이 형성된 상태에서 후속 공정으로 제2 가변 저항 물질층(247')을 식각하는 경우, 이미 상부의 폭이 줄어든 상태이기 때문에 상부에서 최소폭을 갖고 하부로 갈수록 폭이 증가하는 제2 가변 저항 물질층 패턴(247”)이 형성될 수 있다.
이와 비교하여, 도 6a를 참조하면, 도 5b의 제1 초기 가변 저항 소자(220') 형성을 위한 식각 과정에서, 제1 상부 전극 물질층(229')의 식각시 제2 깊이(d2)보다 작은 제1 깊이(d1)의 과도 식각이 수행되거나, 과도 식각이 거의 수행되지 않을 수도 있다. 또는, 도 5d의 제1 가변 저항 소자(220) 형성을 위한 식각 과정에서, 제1 상부 전극 물질층 패턴(229”)의 식각시 제2 깊이(d2)보다 작은 제1 깊이(d1)의 과도 식각이 수행되거나, 과도 식각이 거의 수행되지 않을 수 있다. 그에 따라, 제1 상부 전극 물질층 패턴(229”) 또는 제1 상부 전극층(229) 아래에는 언더컷이 형성되지 않거나 형성되더라도 제2 상부 전극 물질층 패턴(249”) 아래의 언더컷보다는 작은 언더컷이 형성될 수 있다. 따라서, 제1 가변 저항 물질층 패턴(227”)의 제1 방향의 폭 및/또는 제2 방향의 폭은 일정하거나, 상부에서 최소폭을 갖고 하부로 갈수록 폭이 증가하더라도 그 최소폭이 제1 방향에서의 제2 가변 저항 물질층 패턴(247”)의 최소폭보다 클 수 있다.
다시 도 5d로 돌아가서, 제1 가변 저항 소자(220)의 사이, 공통 비트라인(230)의 사이 및 초기 제2 가변 저항 소자(240')의 사이를 매립하는 제2 층간 절연막(ILD2)를 형성할 수 있다.
도 5e를 참조하면, 초기 제2 가변 저항 소자(240') 및 제2 층간 절연막(ILD2) 상에 제2 워드라인 물질층(미도시됨)을 형성한 후, 제2 워드라인 형성을 위한 마스크 패턴(미도시됨) 즉, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 제2 워드라인 물질층을 식각하고, 워드라인 물질층의 식각에 의해 드러나는 초기 제2 가변 저항 소자(240') 및 제2 층간 절연막(ILD2)을 식각할 수 있다. 본 공정 결과, 제1 방향으로 연장하면서 제2 방향으로 서로 이격되는 복수의 제2 워드라인(250)이 형성될 수 있다. 또한, 제2 워드라인(250) 아래에는 초기 제2 가변 저항 소자(240')가 식각되어 제2 워드라인(250) 및 공통 비트라인(230)과 중첩하는 영역에서 섬 형상을 가지면서 제2 방향의 양 측벽이 제2 워드라인(250)과 정렬되고 제1 방향의 양 측벽이 제2 가변 저항층(247)을 제외하고 공통 비트라인(230)과 정렬되는 제2 가변 저항 소자(240)가 형성될 수 있다.
그러나, 위 제조 방법 역시 다양하게 변형될 수 있다. 일례로서, 도 5d의 식각 공정을 통하여 제2 가변 저항 물질층 패턴(247”)의 상부 폭을 감소시키는 대신, 도 5e의 식각 공정을 통하여 제2 가변 저항층(247)의 상부 폭을 감소시킬 수 있다. 또는, 다른 일례로서, 도 5d 및 도 5e의 식각 공정을 통하여 제2 가변 저항 물질층 패턴(247”)의 상부 폭 및 제2 가변 저항층(247)의 상부 폭을 모두 감소시킬 수도 있다. 또는, 다른 일례로서, 도 5a 및 도 5b의 공정을 수행한 후, 도 5b의 공정 결과물 상에 공통 비트라인 물질층(230')을 형성하고 이를 패터닝하여 공통 비트라인(230)을 형성한 후, 공통 비트라인(230)에 의해 드러나는 초기 제1 가변 저항 소자(220') 및 제1 층간 절연막(ILD)을 식각하여 제1 가변 저항 소자(220)를 형성할 수 있다. 제1 가변 저항 소자(220) 및 식각된 제1 층간 절연막(ILD) 사이의 공간은 절연 물질로 매립될 수 있다. 이로써, 제1 적층 구조물(ST1)을 먼저 완성할 수 있다. 이어서, 제1 적층 구조물(ST1) 상에 물질층 패턴들(241”, 243”, 245”, 247”, 249”)을 형성하고, 이 물질층 패턴들(241”, 243”, 245”, 247”, 249”)을 공통 비트라인(230) 형성을 위한 마스크 패턴과 동일한 형상의 마스크 패턴을 이용한 식각 및 제2 워드라인(250) 형성을 위한 마스크 패턴을 이용한 식각을 수행함으로써 제2 적층 구조물(ST2)을 형성할 수 있다. 즉, 제1 적층 구조물(ST1) 형성 공정과 제2 적층 구조물(ST2) 형성이 분리될 수 있다.
한편, 위 실시예에서는 제2 가변 저항층(247)을 제외한 제1 및 제2 가변 저항 소자(220, 240)의 측벽이 제1 워드라인(210), 공통 비트라인(230) 및 제2 워드라인(250)과 정렬되고, 제2 가변 저항층(247)의 폭이 제1 방향 및/또는 제2 방향에서 아래에서 위로 갈수록 점진적으로 감소하여 최상부의 폭이 최소인 경우를 설명하였다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제2 가변 저항층(247)의 상부의 특정 높이에서 폭 및/또는 평면 사이즈가 최소이고, 이 최소 폭 및/또는 평면 사이즈가 제1 가변 저항층(227)의 상부의 대응하는 높이에서의 폭 및/또는 평면 사이즈보다 작기만 하면, 다양하게 변형될 수 있다. 이에 대해서는 도 7a 내지 도 7f를 참조하여 예시적으로 나타내었다.
도 7a 내지 도 7c는 제2 가변 저항층(247)의 단면 형상의 다양한 변형예를 나타낸 도면들이고, 도 7d 내지 도 7f는 도 7a 내지 도 7c 각각과 비교하여 제1 가변 저항층(227)의 단면 형상의 다양한 변형예를 나타낸 도면들이다.
도 7a 및 도 7d를 참조하면, 제2 가변 저항층(247-1)은 제1 방향 및/또는 제2 방향의 측면의 적어도 일부가 직선형이 아니라 유선형일 수 있다. 이는 공정의 특성에 기인한 것일 수 있다. 그에 따라, 제2 가변 저항층(247-1)은 최상부에서 최소폭을 갖지 않고 최상부로부터 약간 하향된 높이에서 최소폭(WA)을 가질 수 있다. 대응하는 높이에서 제1 가변 저항층(227-1)의 폭(WB)은 제2 가변 저항층(247-1)의 최소폭(WA)보다 클 수 있다.
도 7b 및 도 7e를 참조하면, 제2 가변 저항층(247-2)은 제1 방향 및/또는 제2 방향에서의 측면이 계단 형상을 가질 수도 있다. 본 실시예에서 제2 가변 저항층(247-2)의 측면이 2단의 계단 형상인 경우가 도시되었으나, 3 이상의 단을 갖는 계단 형상일 수도 있다. 이는 공정의 특성에 기인한 것일 수 있다. 이 경우에도 제2 가변 저항층(247-2)의 상부 계단의 폭이 하부 계단의 폭보다 작을 수 있다. 제2 가변 저항층(247-2)이 3 이상의 단을 갖는 계단 형상인 경우, 위로 갈수록 계단의 폭이 감소할 수 있다. 반면, 제1 가변 저항층(227-2)은 실질적으로 일정한 폭을 가질 수 있다.
도 7c 및 도 7f를 참조하면, 제2 가변 저항층(247-3A, 247-3B)은 제1층(247-3A) 및 제2 층(247-3B)의 적층 구조를 가질 수 있고, 제1층(247-3A)의 폭은 제2 층(247-3B)의 폭보다 작을 수 있다. 제1층(247-3A)과 제2 층(247-3B)은 서로 다른 물질로 형성될 수도 있다. 예컨대, 제1층(247-3A)과 제2 층(247-3B)은 상변화 물질로 형성되되, 이들 각각을 구성하는 원소의 종류나 화학적 조성비, 불순물의 종류 등이 상이할 수 있다. 특히, 동일한 식각 조건에서 제1 층(247-3A)은 등방성 식각 특성이 제2 층(247-3B)의 등방성 식각 특성보다 우세한 물질로 형성될 수 있다. 본 실시예에서는, 제2 가변 저항층(247-3A, 247-3B)이 2 층을 갖는 경우가 도시되었으나, 3 이상의 층을 가질 수도 있다. 반면, 제1 가변 저항층(227-3)도 제1 층(227-3A) 및 제2층 (227-3B)의 적층 구조를 가질 수 있으나, 이들의 폭은 실질적으로 동일할 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다.
도 8를 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 장치는, 기판(400) 상에 배치되고 제1 방향 예컨대, A-A' 선과 평행한 방향으로 연장하는 제1 워드라인(410), 제1 워드라인(410) 상에서 제1 워드라인(410)과 실질적으로 수직하는 제2 방향 예컨대, B-B' 선과 평행한 방향으로 연장하는 공통 비트라인(430), 및 제1 워드라인(410)과 공통 비트라인(430)의 교차점과 중첩하면서 제1 워드라인(410)과 공통 비트라인(430) 사이에 개재되는 제1 가변 저항 소자(420)를 포함하는 제1 적층 구조물(ST1)과, 공통 비트라인(430), 공통 비트라인(430) 상에서 제1 방향으로 연장하는 제2 워드라인(450), 및 공통 비트라인(430)과 제2 워드라인(450)의 교차점과 중첩하면서 공통 비트라인(430)과 제2 워드라인(450) 사이에 개재되는 제2 가변 저항 소자(440)를 포함하는 제2 적층 구조물(ST2)을 포함할 수 있다.
여기서, 제1 가변 저항 소자(420)는 제1 워드라인(410) 및 공통 비트라인(430)과 정렬된 측벽을 갖지 않을 수 있다. 제1 가변 저항 소자(420)의 패터닝이 제1 워드라인(410) 및 공통 비트라인(430)의 패터닝과 별개로 수행되기 때문이다. 예컨대, 제1 가변 저항 소자(420)의 패터닝은 섬 형상의 마스크 패턴(미도시됨)을 이용하여 수행될 수 있고, 그에 따라 제1 가변 저항 소자(420)는 원기둥 또는 그와 유사한 형상을 가질 수 있다. 유사하게, 제2 가변 저항 소자(440)는 공통 비트라인(430) 및 제2 워드라인(450)과 정렬된 측벽을 갖지 않을 수 있다.
제2 가변 저항 소자(440) 중 제2 가변 저항층(447)은 기둥 형상을 갖되 아래에서 위로 갈수록 폭이 감소할 수 있다. 즉, 제2 가변 저항층(447)의 측벽은 전 방향에서 경사진 형태일 수 있다.
도 9는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다. 본 실시예에서 메모리 장치를 흐르는 전류의 방향은 전술한 실시예들에서의 전류의 방향과 반대일 수 있다.
도 9를 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 장치는, 기판(500) 상에 배치되고 제1 방향 예컨대, A-A' 선과 평행한 방향으로 연장하는 제1 워드라인(510), 제1 워드라인(510) 상에서 제1 워드라인(510)과 실질적으로 수직하는 제2 방향 예컨대, B-B' 선과 평행한 방향으로 연장하는 공통 비트라인(530), 및 제1 워드라인(510)과 공통 비트라인(530)의 교차점과 중첩하면서 제1 워드라인(510)과 공통 비트라인(530) 사이에 개재되는 제1 가변 저항 소자(520)를 포함하는 제1 적층 구조물(ST1)과, 공통 비트라인(530), 공통 비트라인(530) 상에서 제1 방향으로 연장하는 제2 워드라인(550), 및 공통 비트라인(530)과 제2 워드라인(550)의 교차점과 중첩하면서 공통 비트라인(530)과 제2 워드라인(550) 사이에 개재되는 제2 가변 저항 소자(540)를 포함하는 제2 적층 구조물(ST2)을 포함할 수 있다.
여기서, 전술한 실시예들과 달리, 제1 가변 저항 소자(520)의 제1 가변 저항층(527)의 폭이 아래에서 위로 갈수록 감소할 수 있다. 이는 아래와 같은 이유 때문일 수 있다.
점선 화살표로 도시한 바와 같이, 제1 가변 저항 소자(520)에는 제1 워드라인(510)에서 공통 비트라인(530)으로 향하는 전류 즉, 아래에서 위로 향하는 방향의 전류가 흐르는 반면, 제2 가변 저항 소자(540)에는 제2 워드라인(550)에서 공통 비트라인(530)으로 향하는 전류 즉, 위에서 아래로 향하는 방향의 전류가 흐를 수 있다. 그에 따라, 제1 및 제2 가변 저항층(527, 547)이 상변화 물질인 경우, 제1 가변 저항층(527)에서는 제1 중간 전극층(525)과의 계면으로부터 위 방향으로 결정 성장이 발생할 수 있고, 제2 가변 저항층(547)에서는 제2 상부 전극층(549)과의 계면으로부터 아래 방향으로 결정 성장이 발생할 수 있다.
제1 가변 저항 소자(520)에서의 주된 온도 증가 방향 및 제2 가변 저항 소자(540)에서의 주된 온도 증가 방향은 각각 제1 선택 소자층(523) 및 제2 선택 소자층(543)을 향하는 방향 즉, 위에서 아래로 향하는 방향으로, 서로 동일할 수 있다. 특히, 제2 가변 저항층(547)은 높이에 따라 폭이 실질적으로 일정하므로 주된 온도 증가 방향과 제2 가변 저항층(547) 내에서의 온도 증가 방향이 실질적으로 동일할 수 있다. 제2 가변 저항층(547)에서의 결정 성장 방향과 온도 증가 방향이 서로 동일하므로, 제2 가변 저항층(547)의 결정화가 용이할 수 있다. 반면, 제1 가변 저항층(527)은 아래에서 위로 갈수록 폭 특히, 제1 방향의 폭이 감소하는 형상을 가지므로, 아래에서 위로 갈수록 그 저항 즉, 온도가 증가할 수 있다. 저항의 증가는 곧 온도의 증가를 의미할 수 있다. 따라서, 제1 가변 저항 소자(520)의 주된 온도 증가 방향이 위에서 아래로 향하는 방향이더라도, 제1 가변 저항층(527)의 상부 폭 감소에 따른 상부 온도 증가 경향으로 제1 가변 저항층(527) 내에서는 위에서 아래로 갈수록 온도가 증가하는 정도가 완화되거나 더 나아가 역으로 아래에서 위로 갈수록 온도가 증가할 수도 있다. 즉, 적어도 제1 가변 저항층(527) 내에서는 결정 성장 방향과 온도 증가 방향이 일치하거나 가까워질 수 있다.
도 10은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다. 본 실시예에서 가변 저항 소자를 구성하는 층들의 적층 순서가 전술한 실시예들과 반대일 수 있다. 즉, 선택 소자층이 가변 저항층보다 위에 위치할 수 있다.
도 10을 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 장치는, 기판(600) 상에 배치되고 제1 방향 예컨대, A-A' 선과 평행한 방향으로 연장하는 제1 워드라인(610), 제1 워드라인(610) 상에서 제1 워드라인(610)과 실질적으로 수직하는 제2 방향 예컨대, B-B' 선과 평행한 방향으로 연장하는 공통 비트라인(630), 및 제1 워드라인(610)과 공통 비트라인(630)의 교차점과 중첩하면서 제1 워드라인(610)과 공통 비트라인(630) 사이에 개재되는 제1 가변 저항 소자(620)를 포함하는 제1 적층 구조물(ST1)과, 공통 비트라인(630), 공통 비트라인(630) 상에서 제1 방향으로 연장하는 제2 워드라인(650), 및 공통 비트라인(630)과 제2 워드라인(650)의 교차점과 중첩하면서 공통 비트라인(630)과 제2 워드라인(650) 사이에 개재되는 제2 가변 저항 소자(640)를 포함하는 제2 적층 구조물(ST2)을 포함할 수 있다.
여기서, 제1 가변 저항층(623)의 폭이 위에서 아래로 갈수록 감소할 수 있다. 그에 따라, 제1 가변 저항층(623)은 하부에서 최소폭을 가질 수 있다. 반면, 제2 가변 저항층(643)의 폭은 실질적으로 일정할 수 있고, 제1 가변 저항층(623)의 하부 폭보다 더 큰 폭을 가질 수 있다.
전술한 실시예들과 달리, 제1 가변 저항 소자(620)는 제1 하부 전극층(621), 제1 가변 저항층(623), 제1 중간 전극층(625), 제1 선택 소자층(627) 및 제1 상부 전극층(629)의 적층 구조물을 포함할 수 있다. 즉, 제1 선택 소자층(627)이 제1 가변 저항층(623) 위에 위치할 수 있다. 유사하게, 제2 가변 저항 소자(640)는 제2 하부 전극층(641), 제2 가변 저항층(643), 제2 중간 전극층(645), 제2 선택 소자층(647) 및 제2 상부 전극층(649)의 적층 구조물을 포함할 수 있다. 이러한 경우, 전술한 실시예들과 달리, 제1 가변 저항 소자(620)에서의 주된 온도 증가 방향 및 제2 가변 저항 소자(640)에서의 주된 온도 증가 방향은 각각 제1 선택 소자층(623) 및 제2 선택 소자층(643)을 향하는 방향 즉, 아래에서 위로 향하는 방향일 수 있다.
점선 화살표로 도시한 바와 같이, 제1 가변 저항 소자(620)에는 위에서 아래로 향하는 방향의 전류가 흐르는 반면, 제2 가변 저항 소자(640)에는 아래에서 위로 향하는 방향의 전류가 흐를 수 있다.
제2 가변 저항층(643)은 높이에 따라 폭이 실질적으로 일정하므로 주된 온도 증가 방향과 제2 가변 저항층(643) 내에서의 온도 증가 방향이 실질적으로 동일할 수 있다. 제2 가변 저항층(643)에서의 결정 성장 방향과 온도 증가 방향이 서로 동일하므로, 제2 가변 저항층(643)의 결정화가 용이할 수 있다. 반면, 제1 가변 저항층(623)은 위에서 아래로 갈수록 폭이 감소하므로 저항 즉, 온도가 증가할 수 있다. 따라서, 제1 가변 저항 소자(620)의 주된 온도 증가 방향이 아래에서 위로 향하는 방향이더라도, 제1 가변 저항층(623)의 하부 폭 감소에 따른 하부 온도 증가 경향으로 제1 가변 저항층(623) 내에서는 아래에서 위로 갈수록 온도가 증가하는 정도가 완화되거나 더 나아가 역으로 위에서 아래로 갈수록 온도가 증가할 수도 있다. 즉, 적어도 제1 가변 저항층(623) 내에서는 결정 성장 방향과 온도 증가 방향이 일치하거나 가까워질 수 있다.
여기서, 제1 및 제2 가변 저항층(623, 643)의 하부라 함은, 제1 및 제2 가변 저항층(623, 643)의 상면으로부터의 높이가 제 제1 및 제2 가변 저항층(623, 643)의 두께의 절반 이상에 해당하는 부분을 의미할 수 있다. 다시 말하면, 제1 및 제2 가변 저항층(623, 643)의 상면으로부터 하향된 제1 거리가 제1 및 제2 가변 저항층(623, 643) 두께의 1/2 이상이면, 제1 거리에서 제1 가변 저항층(643)의 폭은 제2 가변 저항층(647)의 폭보다 작을 수 있다.
도 11은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 도 1의 A-A' 선 및 B-B' 선에 따른 단면도이다. 본 실시예에는 도 10의 실시예와 동일한 구조를 가지나 전류의 방향이 반대일 수 있다.
도 11을 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 장치는, 기판(700) 상에 배치되고 제1 방향 예컨대, A-A' 선과 평행한 방향으로 연장하는 제1 워드라인(710), 제1 워드라인(710) 상에서 제1 워드라인(710)과 실질적으로 수직하는 제2 방향 예컨대, B-B' 선과 평행한 방향으로 연장하는 공통 비트라인(730), 및 제1 워드라인(710)과 공통 비트라인(730)의 교차점과 중첩하면서 제1 워드라인(710)과 공통 비트라인(730) 사이에 개재되는 제1 가변 저항 소자(720)를 포함하는 제1 적층 구조물(ST1)과, 공통 비트라인(730), 공통 비트라인(730) 상에서 제1 방향으로 연장하는 제2 워드라인(750), 및 공통 비트라인(730)과 제2 워드라인(750)의 교차점과 중첩하면서 공통 비트라인(730)과 제2 워드라인(750) 사이에 개재되는 제2 가변 저항 소자(740)를 포함하는 제2 적층 구조물(ST2)을 포함할 수 있다.
여기서, 제2 가변 저항층(732)의 폭이 위에서 아래로 갈수록 감소할 수 있다. 그에 따라, 제2 가변 저항층(743)은 하부에서 최소폭을 가질 수 있다. 반면, 제1 가변 저항층(723)의 폭은 실질적으로 일정할 수 있고, 제2 가변 저항층(743)의 하부 폭보다 더 큰 폭을 가질 수 있다.
제1 가변 저항 소자(720)에서의 주된 온도 증가 방향 및 제2 가변 저항 소자(740)에서의 주된 온도 증가 방향은 각각 제1 선택 소자층(723) 및 제2 선택 소자층(743)을 향하는 방향 즉, 아래에서 위로 향하는 방향일 수 있다.
점선 화살표로 도시한 바와 같이, 제1 가변 저항 소자(720)에는 아래에서 위로 향하는 방향의 전류가 흐르는 반면, 제2 가변 저항 소자(740)에는 위에서 아래로 향하는 방향의 전류가 흐를 수 있다.
제1 가변 저항 소자(720)의 경우 주된 온도 증가 방향과 전류가 흐르는 방향이 일치할 수 있다. 반면, 제2 가변 저항 소자(740)의 경우 주된 온도 증가 방향과 전류가 흐르는 방향이 반대이므로, 제2 가변 저항층(743)의 하부 폭을 감소시켜 그 저항 및/또는 온도를 증가시킴으로써 제2 가변 저항층(743)에서의 결정 성장을 도울 수 있다.
전술한 실시예들은 두 개의 적층 구조물(ST1, ST2)이 기판 표면에 대해 수직한 방향으로 적층되는 경우를 도시하였으나, 세 개 이상의 적층 구조물이 적층될 수도 있다. 이 경우, 복수의 적층 구조물에서 가변 저항층의 형상은 교대로 동일할 수 있다. 즉, 홀수번째 적층 구조물의 가변 저항층의 형상은 서로 동일하고, 짝수번째 적층 구조물의 가변 저항층의 형상은 서로 동일할 수 있다. 이하, 도 12를 참조하여 예시적으로 설명하기로 한다.
도 12는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 4 개의 적층 구조물이 수직 방향으로 적층되는 경우를 도시하고 있다.
도 12를 참조하면, 기판(100) 상에는 도 2에서 설명한 것과 실질적으로 동일한 제1 및 제2 적층 구조물(ST1, ST2)이 형성될 수 있다.
제2 적층 구조물(ST2) 상에는 제2 워드라인(250), 제2 워드라인(250) 상에서 제2 방향으로 연장하는 추가 공통 비트라인(1230), 및 제2 워드라인(250)과 추가 공통 비트라인(1230)의 사이에서 이들의 교차점과 중첩하는 제3 가변 저항 소자(1220)를 포함하는 제3 적층 구조물(ST3)이 형성될 수 있다. 제3 적층 구조물(ST3)은 제2 적층 구조물(ST2)과 제2 워드라인(250)을 공유할 수 있다. 또한, 제3 가변 저항 소자(1220)는 제1 가변 저항 소자(220)와 실질적으로 동일할 수 있다. 특히, 제3 가변 저항층(1227)은 제1 가변 저항층(227)과 실질적으로 동일한 형상을 가질 수 있다.
제3 적층 구조물(ST3) 상에는 추가 공통 비트라인(1230), 추가 공통 비트라인(1230) 상에서 제1 방향으로 연장하는 제3 워드라인(1250), 및 추가 공통 비트라인(1230)과 제3 워드라인(1250)의 사이에서 이들의 교차점과 중첩하는 제4 가변 저항 소자(1240)를 포함하는 제4 적층 구조물(ST4)이 형성될 수 있다. 제4 적층 구조물(ST4)은 제3 적층 구조물(ST3)과 추가 공통 비트라인(1230)을 공유할 수 있다. 또한, 제4 가변 저항 소자(1240)는 제2 가변 저항 소자(240)와 실질적으로 동일할 수 있다. 특히, 제4 가변 저항층(1247)은 제2 가변 저항층(247)과 실질적으로 동일한 형상을 가질 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 13 내지 도 17은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 13을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해, 기억부(1010)의 동작 특성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성을 향상시킬 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 14를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
도 14에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 15를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해, 주기억장치(1220)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 16의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 16의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 16을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 17을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해, 메모리(1410)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ; 상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및 상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고, 상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
210: 제1 워드라인 220: 제1 가변 저항 소자
230: 공통 비트라인 240: 제2 가변 저항 소자
250: 제2 워드라인 200: 기판

Claims (34)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ;
    상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및
    상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고,
    상기 제1 내지 제3 배선의 배열 방향에서 상기 제1 가변 저항층의 제1 지점에서의 제1 폭은, 상기 제2 가변 저항층의 상기 제1 지점과 대응하는 제2 지점에서의 제2 폭과 상이한
    전자 장치.
  2. 제1 항에 있어서,
    셋 동작시, 상기 제1 가변 저항 소자를 흐르는 전류의 방향과 상기 제1 가변 저항 소자에서의 온도 증가 방향은 서로 일치하고,
    상기 셋 동작시, 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 상기 제2 가변 저항 소자에서의 온도 증가 방향은 서로 반대인
    전자 장치.
  3. 제2 항에 있어서,
    상기 제2 폭은, 상기 제1 폭보다 작은
    전자 장치.
  4. 제2 항에 있어서,
    상기 제2 가변 저항층의 폭의 변화 정도가 상기 제1 가변 저항층의 폭의 변화 정도에 비하여 큰
    전자 장치.
  5. 제2 항에 있어서,
    상기 제1 가변 저항층 및 상기 제2 가변 저항층은 상변화 물질을 포함하고,
    상기 제1 가변 저항층 및 상기 제2 가변 저항층의 결정 성장 방향은 각각 상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 일치하는
    전자 장치.
  6. 제2 항에 있어서,
    상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제1 배선에서 상기 제2 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제3 배선에서 상기 제2 배선을 향하는 방향이고,
    상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제2 배선에서 상기 제1 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제2 배선에서 상기 제3 배선을 향하는 방향이고,
    셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향과 상기 제2 가변 저항 소자의 온도 증가 방향은 일치하는
    전자 장치.
  7. 제2 항에 있어서,
    상기 제1 가변 저항 소자는, 제1 선택 소자층을 더 포함하고,
    상기 제2 가변 저항 소자는, 제2 선택 소자층을 더 포함하고,
    셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향은, 상기 제1 가변 저항층에서 상기 제1 선택 소자층을 향하는 방향이고,
    상기 셋 동작시, 상기 제2 가변 저항 소자의 온도 증가 방향은, 상기 제2 가변 저항층에서 상기 제2 선택 소자층을 향하는 방향인
    전자 장치.
  8. 제2 항에 있어서,
    상기 제2 가변 저항층의 제3 지점에서 상기 제2 지점으로 전류가 흐르는 경우, 상기 제2 가변 저항층의 상기 제3 지점에서의 폭은 상기 제2 지점에서의 상기 제2 폭보다 큰
    전자 장치.
  9. 제8 항에 있어서,
    상기 제3 지점에서 상기 제2 지점까지 상기 제2 가변 저항층의 폭은 점진적으로 또는 계단식으로 감소하는
    전자 장치.
  10. 제8 항에 있어서,
    상기 제3 지점에서의 상기 제2 가변 저항층의 일부와 상기 제2 지점에서의 상기 제2 가변 저항층의 일부는 서로 상이한 물질로 형성되는
    전자 장치.
  11. 제1 항에 있어서,
    상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면보다 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면에 더 가깝고, 상기 제2 가변 저항층의 상기 제2 폭은, 상기 제1 가변 저항층의 상기 제1 폭보다 작은
    전자 장치.
  12. 제1 항에 있어서,
    상기 상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면보다 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면에 더 가깝고, 상기 제2 가변 저항층의 상기 제2 폭은, 상기 제1 가변 저항층의 상기 제1 폭보다 큰
    전자 장치.
  13. 제1 항에 있어서,
    상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면보다 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면에 더 가깝고, 상기 제1 가변 저항층의 상기 제1 폭은, 상기 제2 가변 저항층의 상기 제2 폭보다 작은
    전자 장치.
  14. 제1 항에 있어서,
    상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제2 배선과 대향하는 상기 제1 가변 저항층의 타면보다 상기 제1 배선과 대향하는 상기 제1 가변 저항층의 일면에 더 가깝고, 상기 제2 가변 저항층의 상기 제2 폭은 상기 제1 가변 저항층의 상기 제1 폭보다 작은
    전자 장치.
  15. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 내지 제3 배선의 배열 방향에서 상기 제3 배선의 일측에 상기 제3 배선과 이격하여 배치되고, 상기 제3 배선과 교차하는 방향으로 연장하는 제4 배선; 및
    상기 제3 배선과 상기 제4 배선의 사이에 개재되고 상기 제3 배선과 상기 제4 배선의 교차점과 중첩하는, 제3 가변 저항층을 포함하는 제3 가변 저항 소자를 더 포함하고,
    상기 제3 가변 저항층의 폭은 상기 제1 가변 저항층의 폭과 동일한
    전자 장치.
  16. 제15 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 내지 제3 배선의 배열 방향에서 상기 제4 배선의 일측에 상기 제4 배선과 이격하여 배치되고, 상기 제4 배선과 교차하는 방향으로 연장하는 제5 배선; 및
    상기 제4 배선과 상기 제5 배선의 사이에 개재되고 상기 제4 배선과 상기 제5 배선의 교차점과 중첩하는, 제4 가변 저항층을 포함하는 제4 가변 저항 소자를 더 포함하고,
    상기 제4 가변 저항층의 폭은 상기 제2 가변 저항층의 폭과 동일한
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  21. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  22. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    서로 이격하여 배열되는 제1 배선, 제2 배선 및 제3 배선 - 여기서, 상기 제2 배선은 상기 제1 배선 및 상기 제3 배선과 교차하는 방향으로 연장함. - ;
    상기 제1 배선과 상기 제2 배선 사이에 개재되고 상기 제1 배선과 상기 제2 배선의 교차점과 중첩하는, 제1 가변 저항층을 포함하는 제1 가변 저항 소자; 및
    상기 제2 배선과 상기 제3 배선 사이에 개재되고 상기 제2 배선과 상기 제3 배선의 교차점과 중첩하는, 제2 가변 저항층을 포함하는 제2 가변 저항 소자를 포함하고,
    셋 동작시, 상기 제1 가변 저항 소자를 흐르는 전류의 방향과 상기 제1 가변 저항 소자에서의 온도 증가 방향은 서로 일치하고, 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 상기 제2 가변 저항 소자에서의 온도 증가 방향은 서로 반대이고, 상기 제2 가변 저항층의 제2 지점에서 제1 지점으로 전류가 흐르는 경우, 상기 제2 가변 저항층의 상기 제2 지점에서의 폭은 상기 제1 지점에서의 폭보다 큰
    전자 장치.
  23. 제22 항에 있어서,
    상기 제2 가변 저항층의 폭의 변화 정도가 상기 제1 가변 저항층의 폭의 변화 정도에 비하여 큰
    전자 장치.
  24. 제22 항에 있어서,
    상기 제1 가변 저항층 및 상기 제2 가변 저항층은 상변화 물질을 포함하고,
    상기 제1 가변 저항층 및 상기 제2 가변 저항층의 결정 성장 방향은 각각 상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자를 흐르는 전류의 방향과 일치하는
    전자 장치.
  25. 제22 항에 있어서,
    상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제1 배선에서 상기 제2 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제3 배선에서 상기 제2 배선을 향하는 방향이고,
    상기 제1 가변 저항 소자를 흐르는 전류의 방향이 상기 제2 배선에서 상기 제1 배선을 향하는 방향인 경우, 상기 제2 가변 저항 소자를 흐르는 전류의 방향은 상기 제2 배선에서 상기 제3 배선을 향하는 방향이고,

    셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향과 상기 제2 가변 저항 소자의 온도 증가 방향은 일치하는
    전자 장치.
  26. 제22 항에 있어서,
    상기 제1 가변 저항 소자는, 제1 선택 소자층을 더 포함하고,
    상기 제2 가변 저항 소자는, 제2 선택 소자층을 더 포함하고,
    셋 동작시, 상기 제1 가변 저항 소자의 온도 증가 방향은, 상기 제1 가변 저항층에서 상기 제1 선택 소자층을 향하는 방향이고,
    상기 셋 동작시, 상기 제2 가변 저항 소자의 온도 증가 방향은, 상기 제2 가변 저항층에서 상기 제2 선택 소자층을 향하는 방향인
    전자 장치.
  27. 제22 항에 있어서,
    상기 제2 지점에서 상기 제1 지점까지 상기 제2 가변 저항층의 폭은 점진적으로 또는 계단식으로 감소하는
    전자 장치.
  28. 제22 항에 있어서,
    상기 제1 지점에서의 상기 제2 가변 저항층의 일부와 상기 제2 지점에서의 상기 제2 가변 저항층의 일부는 서로 상이한 물질로 형성되는
    전자 장치.
  29. 제22 항에 있어서,
    상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제2 지점에 비하여 상기 제3 배선에 더 가까운
    전자 장치.
  30. 제22항에 있어서,
    상기 상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제2 배선에서 상기 제1 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제3 배선에서 상기 제2 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제2 지점에 비하여 상기 제2 배선에 더 가까운
    전자 장치.
  31. 제22 항에 있어서,
    상기 제2 배선에서 상기 제1 및 제3 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제2 지점에 비하여 상기 제1 배선에 더 가까운
    전자 장치.
  32. 제22 항에 있어서,
    상기 제1 및 제3 배선에서 상기 제2 배선을 향하는 방향으로 전류가 흐르고,
    셋 동작시, 상기 제1 배선에서 상기 제2 배선을 향하는 방향으로 상기 제1 가변 저항 소자의 온도가 증가하고,
    상기 셋 동작시, 상기 제2 배선에서 상기 제3 배선을 향하는 방향으로 상기 제2 가변 저항 소자의 온도가 증가하고,
    상기 제1 지점은 상기 제2 지점에 비하여 상기 제2 배선에 더 가까운
    전자 장치.
  33. 제22 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 내지 제3 배선의 배열 방향에서 상기 제3 배선의 일측에 상기 제3 배선과 이격하여 배치되고, 상기 제3 배선과 교차하는 방향으로 연장하는 제4 배선; 및
    상기 제3 배선과 상기 제4 배선의 사이에 개재되고 상기 제3 배선과 상기 제4 배선의 교차점과 중첩하는, 제3 가변 저항층을 포함하는 제3 가변 저항 소자를 더 포함하고,
    상기 제3 가변 저항층의 폭은 상기 제1 가변 저항층의 폭과 동일한
    전자 장치.
  34. 제22 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 내지 제3 배선의 배열 방향에서 상기 제4 배선의 일측에 상기 제4 배선과 이격하여 배치되고, 상기 제4 배선과 교차하는 방향으로 연장하는 제5 배선; 및
    상기 제4 배선과 상기 제5 배선의 사이에 개재되고 상기 제4 배선과 상기 제5 배선의 교차점과 중첩하는, 제4 가변 저항층을 포함하는 제4 가변 저항 소자를 더 포함하고,
    상기 제4 가변 저항층의 폭은 상기 제2 가변 저항층의 폭과 동일한
    전자 장치.
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