KR20160006485A - 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치 또는 시스템에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 집적도 증가 및 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 감소할 수 있는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다.
위 반도체 메모리에 있어서, 상기 가변 저항층은, 가변 저항 물질을 포함하고, 상기 제2 부분은, 상기 제1 부분보다 가변 저항 특성을 상실시키는 불순물을 더 포함할 수 있다. 상기 가변 저항층은, 고정된 자화 방향을 갖는 제1 자성층, 변경 가능한 자화 방향을 갖는 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 베리어층을 포함하고, 상기 제2 부분은, 상기 제1 부분보다 자성 상실 불순물을 더 포함할 수 있다. 상기 자성 상실 불순물은, Ga, Ge, As, In, P, C, Si 및 B 중 적어도 하나를 포함할 수 있다. 상기 가변 저항층은, 금속 산화물을 포함하고, 상기 제2 부분은, 상기 제1 부분보다 산소를 더 포함할 수 있다. 상기 제2 부분은, 화학 양론비를 만족할 수 있다. 상기 제2 전극층은, 상기 가변 저항층에 의해 측벽 및 저면이 둘러싸이는 하부와, 상기 하부 위에 위치하면서 상기 하부보다 큰 폭을 갖는 상부를 포함하고, 상기 제1 전극층 및 상기 가변 저항층 각각은, 상기 제2 전극층의 상기 상부와 정렬된 측벽을 갖도록 상기 층간 절연막 상으로 더 연장될 수 있다. 상기 가변 저항층 중 상기 층간 절연막 상에 위치하는 상기 제3 부분은 가변 저항 특성을 상실할 수 있다. 상기 제1 전극층, 상기 가변 저항층 및 상기 제2 전극층의 최상면은 상기 층간 절연막의 상면과 동일한 레벨에 위치할 수 있다. 상기 제2 전극층의 상면과 접속하는 제2 콘택 플러그를 더 포함할 수 있다. 상기 가변 저항층의 상기 제2 부분은, 상기 제2 부분의 내측벽과 접속하는 상기 제2 전극층과 상기 제2 부분의 외측벽과 접속하는 상기 제1 전극층을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 기판 상에 제1 콘택 플러그를 형성하는 단계; 상기 제1 콘택 플러그 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 형성하는 단계; 홀이 형성된 결과물의 전면을 따라 제1 전극층 및 가변 저항 물질층을 형성하는 단계; 상기 기판의 표면과 실질적으로 수직인 방향에서 상기 가변 저항 물질층을 향하여 가변 저항 특성을 상실시키는 불순물을 도핑하는 단계; 및 상기 홀을 매립하는 제2 전극층을 형성하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 가변 저항 물질층 형성 단계는, 제1 자성층, 터널 베리어층 및 제2 자성층을 형성하는 단계를 포함하고, 상기 불순물은, 상기 제1 및 제2 자성층의 자성을 상실시킬 수 있다. 상기 불순물은, Ga, Ge, As, In, P, C, Si 및 B 중 적어도 하나를 포함할 수 있다. 상기 가변 저항층 물질층 형성 단계는, 산소 공공을 포함하는 금속 산화물을 형성하는 단계를 포함하고, 상기 불순물은, 산소를 포함할 수 있다. 상기 제2 전극층 형성 단계는, 불순물이 도핑된 상기 가변 저항 물질층을 덮는 도전 물질을 형성하는 단계; 상기 도전 물질 상에 상기 홀과 중첩하면서 상기 홀보다 더 큰 폭을 갖는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 이용하여 상기 도전 물질을 식각하는 단계를 포함하고, 상기 제2 전극층 형성 단계 후에, 상기 제2 전극층에 의해 드러나는 상기 가변 저항 물질층 및 상기 제1 전극층을 식각하는 단계를 더 포함할 수 있다. 상기 제2 전극층 형성 단계는, 불순물이 도핑된 상기 가변 저항 물질층을 덮는 도전 물질을 형성하는 단계; 및 상기 층간 절연막의 상면이 드러날 때까지 상기 평탄화 공정을 수행하는 단계를 포함하고, 상기 평탄화 공정에서 상기 층간 절연막 상에 위치하는 상기 제1 전극층 및 상기 가변 저항 물질층이 제거될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 도전층을 갖는 기판; 상기 기판 상에 위치하고 상기 도전층을 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되고, 상기 홀의 저면 상에 위치하는 절연 부분을 포함하는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함할 수 있다.
위 반도체 메모리에 있어서, 상기 가변 저항층은, 제1 자성층, 제2 자성층 및 제1 자성층과 제2 자성층 사이에 개재되는 터널 베리어층을 포함하고, 상기 절연 부분의 상기 제1 및 제2 자성층은, 자성을 상실할 수 있다. 상기 절연 부분의 상기 제1 및 제2 자성층은, 상기 가변 저항층의 나머지 부분보다 Ga, Ge, As, In, P, C, Si 및 B 중 적어도 하나를 더 포함할 수 있다. 상기 가변 저항층은, 금속 산화물을 포함하고, 상기 절연 부분은, 상기 가변 저항층의 나머지 부분보다 산소를 더 포함할 수 있다. 상기 절연 부분은, 화학 양론비를 만족할 수 있다. 상기 제1 전극층은, 상기 층간 절연막 상으로 더 연장되고, 상기 가변 저항층은, 상기 제1 전극층 상에서 상기 층간 절연막 상에 위치하는 추가 절연 부분을 더 포함할 수 있다. 상기 제2 전극층은, 상기 가변 저항층에 의해 측벽 및 저면이 둘러싸이는 하부와, 상기 하부 위에 위치하면서 상기 하부보다 큰 폭을 갖는 상부를 포함하고, 상기 층간 절연막 상의 상기 가변 저항층 및 상기 제1 전극층의 측벽은 상기 제2 전극층의 상기 상부의 측벽과 정렬될 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 집적도 증가 및 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 감소할 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 가변 저항층을 예시적으로 설명하기 위한 도면이다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 가변 저항층을 예시적으로 설명하기 위한 도면이다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 도 1 내지 도 5a, 도 6 및 도 7은 단면도이고, 도 5b는 도 5a의 일부 구성을 나타내는 사시도이다. 또한, 도 8a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 가변 저항층을 예시적으로 설명하기 위한 도면으로, 특히, 도 2 및 도 3의 A 부분을 확대한 도면이다.
먼저, 제조 방법을 설명한다.
도 1을 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)이 제공될 수 있다.
여기서, 하부 구조물은 가변 저항 소자로의 전압 또는 전류의 공급을 제어하는 다양한 억세스(access) 소자, 예컨대, 트랜지스터, 다이오드 등을 포함할 수 있다.
이어서, 기판(100) 상에 제1 층간 절연막(110)을 형성한 후, 제1 층간 절연막(110)을 관통하여 기판(100)의 일부 예컨대, 억세스 소자의 일단과 접속하는 제1 콘택 플러그(120)를 형성할 수 있다.
제1 층간 절연막(110)은 산화물, 질화물 등 다양한 절연 물질로 형성될 수 있다. 제1 콘택 플러그(120)는 가변 저항 소자 아래에서 가변 저항 소자로 전압 또는 전류를 공급하는 통로로서, 다양한 도전 물질 예컨대, 금속, 금속 질화물 등을 포함할 수 있다. 제1 콘택 플러그(120)는 제1 층간 절연막(110)을 선택적으로 식각하여 기판(110)의 일부를 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립하는 방식으로 형성될 수 있다.
이어서, 제1 층간 절연막(110) 및 제1 콘택 플러그(120) 상에 제2 층간 절연막(130)을 형성한 후, 제2 층간 절연막(130)을 선택적으로 식각하여 제1 콘택 플러그(120)의 상면을 노출시키는 홀(H)을 형성할 수 있다.
제2 층간 절연막(130)은 산화물, 질화물 등의 다양한 절연 물질로 형성될 수 있다. 본 실시예에서 홀(H)은 평면상 제1 콘택 플러그(120)와 중첩하면서, 기판(100)의 표면과 평행한 수평 방향에서 제1 콘택 플러그(120)와 동일한 폭을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 홀(H)은 제1 콘택 플러그(120)의 일부 또는 전부를 노출시킬 수 있으면 족하고, 홀(H)의 폭은 다양하게 변형될 수 있다. 이 홀(H)은 기판(100)의 표면과 실질적으로 수직이거나 수직과 유사한 각도를 갖는 측벽과, 기판(100)의 표면과 실질적으로 평행한 저면을 가질 수 있다.
도 2를 참조하면, 도 1의 공정 결과물의 전면을 따라 제1 전극층(140) 및 가변 저항 물질층(150)을 순차적으로 형성할 수 있다.
제1 전극층(140) 및 가변 저항 물질층(150)은 스텝 커버리지(step coverage) 특성이 우수한 증착 방식 예컨대, ALD(Atomic Layer Deposition) 방식 등에 의해 형성될 수 있다. 또한, 제1 전극층(140) 및 가변 저항 물질층(150)의 두께의 합은 홀(H)을 매립하지 않는 정도의 값을 가질 수 있다. 이 때문에, 제1 전극층(140) 및 가변 저항 물질층(150) 각각은 제2 층간 절연막(130)의 상면 및 홀(H)의 저면 상에 위치하여 기판(100)의 표면과 실질적으로 평행한 부분(이하, 수평부라 함)과 홀(H)의 측벽 상에 위치하여 기판(100)의 표면과 일정한 각도 예컨대 수직을 이루는 부분(이하, 수직부라 함)을 갖게 된다. 수평부와 수직부 사이에는 꺾이는 부분이 존재하게 된다. 제1 전극층(140) 및 가변 저항 물질층(150)의 수평부 중 일부를 'A'로 표시하였다.
여기서, 제1 전극층(140)은 가변 저항 물질층(150)과 제1 콘택 플러그(120) 사이에 개재되어 제1 콘택 플러그(120)로부터의 전압 또는 전류를 가변 저항 물질층(150)으로 전달하는 역할을 수행할 수 있으며, Ti, Ta, Cu, W, Al, Pt, Au, Ag, Ni, Hf, La 등의 금속, HfN, TiN, TaN 등의 금속 질화물과 같은 다양한 도전 물질을 포함할 수 있다. 나아가, 제1 전극층(140)은 제1 콘택 플러그(120)와 동일한 물질로 형성될 수도 있다.
가변 저항 물질층(150)은 양단에 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 물질을 포함할 수 있다. 예컨대, 가변 저항 물질층(150)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(Merovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 이 가변 저항 물질층(150)은 단일막 구조를 갖거나, 또는, 둘 이상의 막이 조합하여 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다.
일례로서, 가변 저항 물질층(150)은, 도 8a에 도시된 바와 같이, 제1 자성층(152), 제2 자성층(156), 및 제1 자성층(152)과 제2 자성층(156) 사이에 개재된 터널 베리어층(154)을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다. 도 8a는 도 2의 A 부분을 확대한 것이어서, 제1 자성층(152), 제2 자성층(156) 및 터널 베리어층(154)이 수평 방향으로 연장하는 것으로 도시되어 있으나, 홀(H)의 측벽 상에서는 당연히 수직 방향으로 연장할 수 있다.
제1 자성층(152) 및 제2 자성층(156)은 다양한 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 제1 및 제2 자성층(152, 156) 중 어느 하나는 변경 가능한 자화 방향을 가짐으로써 자유층 또는 스토리지층으로 기능할 수 있고, 다른 하나는 고정된 자화 방향을 가짐으로써 고정층 또는 레퍼런스층으로 기능할 수 있다. 터널 베리어층(154)은 전자를 터널링시킴으로써 자유층의 자화 방향 변화를 가능하게 할 수 있다. 터널 베리어층(154)은 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
이러한 가변 저항 물질층(150)에서는 제1 및 제2 자성층(152, 156)의 자화 방향이 서로 평행한 경우, 저저항 상태로서 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, 제1 및 제2 자성층(152, 156)의 자화 방향이 서로 반평행한 경우, 고저항 상태로서, 예컨대, 데이터 '1'을 저장할 수 있다. 가변 저항 물질층(150)은 이러한 MTJ 구조물 외에도 MTJ 구조물의 특성 확보를 위한 다양한 막들을 더 포함할 수 있다.
또는, 다른 일례로서, 가변 저항 물질층(150)은 산소 공공을 포함하고 산소 공공의 거동에 의해 저항이 변화할 수 있는 금속 산화물을 포함할 수 있다. 예컨대, 도 9a에 도시된 바와 같이, 산소 리치형의 제1 금속 산화물층(158) 및 산소 부족형의 제2 금속 산화물층(159)의 적층 구조를 포함할 수 있다. 도 9a는 도 2의 A 부분을 확대한 것이어서, 제1 및 제2 금속 산화물층(158, 159)이 수평 방향으로 연장하는 것으로 도시되어 있으나, 홀(H)의 측벽 상에서는 당연히 수직 방향으로 연장할 수 있다.
여기서, 제1 금속 산화물층(158)은 TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 물질일 수 있고, 제2 금속 산화물층(159)은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 물질일 수 있다.
이러한 가변 저항 물질층(150)에서는 제2 금속 산화물층(159)의 산소 공공이 제1 금속 산화물층(158)으로 공급되는지 여부 및 그에 따라 제1 금속 산화물층(158) 내에 산소 공공에 의한 필라멘트 전류 통로가 생성되는지 여부에 따라 고저항 상태와 저저항 상태 사이에서 스위칭할 수 있다. 가변 저항 물질층(150)은 제1 및 제2 금속 산화물층(158, 159) 외에도 가변 저항 물질층(150)의 특성 확보를 위한 다양한 막들을 더 포함할 수 있다. 본 실시예에서는 제1 금속 산화물층(158)이 아래에 위치하고 제2 금속 산화물층(159)이 위에 위치하나, 제1 금속 산화물층(158)과 제2 금속 산화물층(159)의 위치는 서로 뒤바뀔 수 있다.
도 3을 참조하면, 도 2의 공정 결과물에 대해 수직 방향에서 가변 저항 물질층(150)을 향하는 방향으로 즉, 위에서 아래 방향으로, 가변 저항 물질층(150)을 비활성화(deactivation)시키는 불순물을 도핑할 수 있다. 여기서, 비활성화란, 가변 저항 물질층(150)의 가변 저항 특성을 상실시키고 나아가 절연 특성을 갖게 하는 것을 의미할 수 있다. 이러한 불순물 도핑은 이온주입 방식 등에 의하여 수행될 수 있다.
결과적으로, 가변 저항 물질층(150)의 수평부는 불순물 도핑에 의하여 가변 저항 특성을 상실하는 반면, 가변 저항 물질층(150)의 수직부는 불순물이 도핑되지 않아 가변 저항 특성을 유지할 수 있다. 즉, 가변 저항 물질층(150)의 수직부만이 실제 가변 저항층으로서 기능할 수 있다. 이하, 가변 저항 물질층(150)의 수평부를 비활성 영역(150A)이라 하고, 가변 저항 물질층(150)의 수직부를 활성 영역(150B)이라 하기로 한다.
여기서, 일례로서 가변 저항 물질층(150)이 도 8a와 같이 MTJ 구조물을 포함하는 경우, 제1 및 제2 자성층(152, 156)의 자성을 상실시키는 불순물 예컨대, Ga, Ge, As, In, P, C, Si, B 등과 같은 비자성 물질이 가변 저항 물질층(150)의 수평부로 도핑될 수 있다. 즉, 비활성 영역(150A)은, 도 8b에 도시된 바와 같이, 불순물이 도핑된 제1 자성층(152A), 불수물이 도핑된 터널 베리어층(154A) 및 불순물이 도핑된 제2 자성층(156A)을 포함할 수 있다. 제1 자성층(152A) 및 제2 자성층(156A)이 도핑된 불순물에 의해 자성을 상실하고 있으므로, 비활성 영역(150A)은 더 이상 가변 저항 특성을 나타낼 수 없다. 반면, 활성 영역(150B)은 도 8a와 같은 막 구조물을 유지할 수 있다.
또는, 다른 일례로서, 가변 저항 물질층(150)이 도 9a와 같은 금속 산화물을 포함하는 경우, 제2 금속 산화물층(159)의 산소 공공이 감소 및/또는 제거되도록 산소를 포함하는 불순물이 가변 저항 물질층(150)의 수평부로 도핑될 수 있다. 즉, 비활성 영역(150A)은 도 9b에 도시된 바와 같이 산소 도핑된 제1 및 제2 금속 산화물층(158A, 159A)을 포함할 수 있다. 도핑된 산소에 의해 제2 금속 산화물층(159A) 내에 저항 변화를 일으킬만한 산소 공공이 부족하거나 부존재하게 되는 경우, 예컨대, 제2 금속 산화물층(159A)이 화학 양론비를 만족하게 되는 경우, 비활성 영역(150A)은 더 이상 가변 저항 특성을 나타낼 수 없다. 반면, 활성 영역(150B)은 도 9a와 같은 막 구조물을 유지할 수 있다.
도 4를 참조하면, 도 3의 공정 결과물 상에 홀(H)을 충분히 매립하는 두께로 도전 물질을 증착함으로써, 제2 전극층(160)을 형성할 수 있다. 제2 전극층(160)이 평탄화된 상면을 갖게 하기 위하여, 제2 전극층(160)의 형성 후에 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 등이 추가 수행될 수도 있다.
제2 전극층(160)은 가변 저항 물질층(150)과 후술하는 제2 콘택 플러그 사이에 개재되어 제2 콘택 플러그로부터의 전압 또는 전류를 가변 저항 물질층(150)으로 전달하는 역할을 수행할 수 있으며, Ti, Ta, Cu, W, Al, Pt, Au, Ag, Ni, Hf, La 등의 금속, HfN, TiN, TaN 등의 금속 질화물과 같은 다양한 도전 물질을 포함할 수 있다.
이어서, 제2 전극층(160) 상에 홀(H)과 중첩하는 마스크 패턴(M1)을 형성할 수 있다. 여기서, 수평 방향에서 마스크 패턴(M1)의 폭(W1)은 홀(H)의 폭(W2)보다 더 클 수 있다. 그에 따라, 마스크 패턴(M1)은 제2 층간 절연막(130) 상에 위치하는 비활성 영역(150A)의 일부 및 제1 전극층(140)의 일부를 덮을 수 있다.
도 5a 및 도 5b을 참조하면, 마스크 패턴(M1)을 식각 베리어로 제2 층간 절연막(130) 상의 제2 전극층(160), 비활성 영역(150A) 및 제1 전극층(140)을 식각할 수 있다. 식각된 제2 전극층(160), 비활성 영역(150A) 및 제1 전극층(140)을 각각 도면부호 160', 150A' 및 140'로 나타내었다.
본 공정 결과, 제1 전극층(140')은 홀(H)의 저면 및 측벽을 따라 형성되면서 최상부가 홀(H)의 테두리에 대응하는 제2 층간 절연막(130) 위까지 연장하는 형상을 가질 수 있다. 또한, 비활성 영역(150A, 150A') 및 활성 영역(150B)은 제1 전극층(140') 상에서 이를 따라 형성됨으로써, 제1 전극층(140')과 유사한 형상을 가질 수 있다. 특히, 비활성 영역(150A, 150A')은 제1 전극층(140')의 수평부 상에 위치하고 활성 영역(150B)은 제1 전극층(140')의 수직부 상에 위치할 수 있다. 비활성 영역(150A, 150A') 및 활성 영역(150B)을 이하, 가변 저항층(15)이라 하기로 한다.
제2 전극층(160')은 제1 전극층(140') 및 가변 저항층(15)이 형성된 홀(H)을 매립하면서 제2 층간 절연막(130) 위로 돌출된 형상을 가질 수 있다. 제2 전극층(160') 중 측벽 및 저면이 가변 저항층(15)에 의해 둘러싸이는 부분을 제2 전극층(160')의 하부라 하고, 이 하부 위에 위치하는 부분을 제2 전극층(160')의 상부라 할 때, 제2 전극층(160')의 상부의 폭은 제2 전극층(160')의 하부의 폭보다 클 수 있다. 제2 층간 절연막(130) 상에 위치하는 제1 전극층(140')의 최상부 및 비활성 영역(150A')은 제2 전극층(160')의 상부 아래에서 제2 전극층(160')의 상부와 정렬된 측벽을 가질 수 있다.
도 6을 참조하면, 도 5a 및 도 5b의 공정 결과물을 따라 스페이서(170)를 형성한 후, 스페이서(170)를 덮는 제3 층간 절연막(180)을 형성할 수 있다. 스페이서(170)는 제2 전극층(160'), 가변 저항층(15) 및 제1 전극층(140')을 보호하는 역할을 수행하면서 후속 제2 콘택 플러그 형성 공정에서 식각 정지막의 역할을 수행할 수 있다. 스페이서(170)는 예컨대, 질화물 등의 절연 물질로 형성될 수 있다. 제3 층간 절연막(180)은 스페이서(170)와 상이한 특성 및/또는 식각율을 갖는 절연 물질 예컨대, 산화물 등으로 형성될 수 있다. 스페이서(170) 형성 공정은 생략될 수도 있다.
도 7을 참조하면, 제3 층간 절연막(180) 및 스페이서(170)를 선택적으로 식각하여 제2 전극층(160')의 상면을 노출시키는 홀을 형성한 후, 이 홀을 도전 물질로 매립하여 제2 콘택 플러그(190)를 형성할 수 있다. 제2 콘택 플러그(190)는 가변 저항 소자 위에서 가변 저항 소자로 전압 또는 전류를 공급하는 통로로서, 다양한 도전 물질 예컨대, 금속, 금속 질화물 등을 포함할 수 있다. 나아가, 제2 콘택 플러그(190)는 제2 전극층(160')과 동일한 물질로 형성될 수도 있다.
이어서, 도시하지는 않았으나, 다양한 후속 공정들 예컨대, 제2 콘택 플러그(190)와 접속하는 비트라인 형성 공정 등을 수행할 수 있다.
이상으로 설명한 공정에 의하여 도 7과 같은 반도체 장치가 제조될 수 있다.
도 7을 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 제1 콘택 플러그(120), 제1 콘택 플러그(120) 상에서 제1 콘택 플러그(120)의 적어도 일부를 노출시키는 홀(H)을 갖는 제2 층간 절연막(130), 홀(H)의 측벽 및 저면과 홀(H)의 테두리에 대응하는 제2 층간 절연막(130)의 상면을 따라 형성되는 제1 전극층(140'), 제1 전극층(140') 상에서 제1 전극층(140')을 따라 형성되고 비활성 영역(150A, 150A') 및 활성 영역(150B)을 갖는 가변 저항층(15), 제1 전극층(140') 및 가변 저항층(15)이 형성된 홀(H)을 매립하면서 제2 층간 절연막(130) 위로 돌출된 제2 전극층(160'), 및 제2 전극층(160') 상에서 제2 전극층(160')과 접속하는 제2 콘택 플러그(190)를 포함할 수 있다. 여기서, 가변 저항층(15)의 비활성 영역(150A, 150A')은 제1 전극층(140')의 수평부 상에 위치하고, 활성 영역(150B)은 제1 전극층(140')의 수직부 상에 위치할 수 있다.
결과적으로, 가변 저항층(15)의 활성 영역(150B)은 기둥과 유사한 형상을 갖는 제2 전극층(160')의 하부 측벽을 둘러쌀 수 있고, 제1 전극층(140')은 활성 영역(150B)의 측벽을 둘러쌀 수 있다. 이로써, 활성 영역(150B)은 내측벽과 접속하는 제2 전극층(160') 및 외측벽과 접속하는 제1 전극층(140')을 통하여 요구되는 전압 또는 전류를 공급받을 수 있고, 그에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 제1 전극층(140')은 저면이 제1 콘택 플러그(120)와 접속하고 제2 전극층(160')은 상면이 제2 콘택 플러그(190)와 접속하므로, 가변 저항층(15)의 활성 영역(150B)으로의 전압 또는 전류 공급의 통로가 될 수 있다. 비활성 영역(150A, 150A')도 제1 전극층(140') 및 제2 전극층(160')과 접속하기는 하나, 전술한 바와 같이, 비활성 영역(150A, 150A')은 가변 저항 특성을 상실한 상태이므로 제1 및 제2 전극층(140', 160')에 의해 그 저항이 변화하지 않는다.
활성 영역(150B)은 도 8a와 같은 MTJ 구조물 또는 도 9a와 같은 금속 산화물을 포함할 수 있다. 다만, 활성 영역(150B)에 포함되는 다중막 각각은 수직 방향으로 배치된다. 비활성 영역(150A, 150A')은 도 8b와 같이 자기 상실 불순물이 도핑된 MTJ 구조물 또는 도 9b와 같이 산소 도핑된 금속 산화물을 포함할 수 있다.
기타, 제조 방법에서 이미 설명한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.
우선, 기판 상에 하부 전극층, 가변 저항층 및 상부 전극층을 순차적으로 적층하는 종래의 가변 저항 소자에서는, 메모리 셀로서 기능하게 하기 위하여 일정 수준 이상의 평면 면적이 확보되어야 하는 문제가 있다. 반면, 본 실시예에서는 기둥 형상의 전극층을 가변 저항층이 둘러싸게 하고 이 가변 저항층을 다른 전극층이 둘러싸게 하는 일명 올 어라운드(all around) 구조의 가변 저항 소자를 형성할 수 있다. 이 구조에서는 수직 방향의 면적이 확보되면 되므로 가변 저항 소자의 평면 면적을 감소시킬 수 있다. 결과적으로 반도체 장치의 집적도를 증가시킬 수 있다.
또한, 올 어라운드 구조의 가변 저항 소자를 형성하는 공정이 용이한 장점이 있다. 특히, 이온주입 공정으로 가변 저항 소자의 활성 영역을 정의하기 때문에, 활성 영역이 식각 공정에 의한 영향을 받지 않는다. 따라서, 식각 손상에 의해 야기될 수 있는 가변 저항 소자의 특성 저하가 원천적으로 방지될 수 있다. 즉, 가변 저항 소자의 안정적인 특성 확보가 가능해진다.
나아가, 본 실시예와 같이, 상부 전극이 가변 저항 소자가 형성되는 홀 위로 돌출되면서 그보다 큰 폭을 갖도록 형성하는 경우, 상부 전극 상에 위치하는 콘택 플러그와의 정렬 마진을 확보하기가 용이하다. 또한, 상부 전극이 평탄화된 표면을 갖도록 하는 것이 용이하기 때문에, 콘택 플러그와의 계면 저항이 감소하는 장점이 있다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 전술한 실시예와의 차이점을 중심으로 설명한다.
우선, 전술한 도 1 내지 도 3과 유사한 공정을 수행할 수 있다.
이어서, 도 3의 공정 결과물 상에 도전 물질을 증착하고 제2 층간 절연막(230)이 드러날 때까지 평탄화 공정 예컨대, CMP 등을 수행함으로써, 홀(H)의 측벽 및 저면을 따라 형성된 제1 전극층(240), 제1 전극층(240) 상에서 제1 전극층(240)을 따라 형성되고 비활성 영역(250A) 및 활성 영역(250B)을 포함하는 가변 저항층(25), 및 제1 전극층(240) 및 가변 저항층(25)이 형성된 홀(H)의 내부에 매립되는 제2 전극층(260)이 형성될 수 있다. 본 실시예에서는 제1 전극층(240), 가변 저항층(25) 및 제2 전극층(260)이 모두 홀 내부에 위치하고, 이들의 최상면이 수직 방향에서 모두 동일한 레벨 즉, 제2 층간 절연막(230)의 상면과 동일한 높이에 위치한다는 점에서, 전술한 실시예와 차이가 있다.
이어서, 결과물을 덮는 제3 층간 절연막(280)을 형성하고, 제3 층간 절연막(280)을 관통하여 제2 전극층(260)의 상면과 접속하는 제2 콘택 플러그(290)를 형성할 수 있다.
본 실시예에 의하면, 제2 전극층(260)의 상면 면적이 다소 좁아 제2 콘택 플러그(290)와의 정렬 마진이 감소할 수 있으나, 제2 전극층(260) 식각을 위한 마스크 형성 공정 등이 요구되지 않기 때문에 공정 단순화가 가능한 이점이 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 11 내지 도 15는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 11을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해, 기억부(1010)의 집적도 증가 및 데이터 저장 특성이 향상이 가능하다. 결과적으로, 마이크로프로세서(1000)의 사이즈 감소 및 동작 특성이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 12를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도 증가 및 데이터 저장 특성 향상이 가능하다. 결과적으로, 프로세서(1100)의 사이즈 감소 및 동작 특성이 가능하다.
도 12에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 13을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해, 주기억장치(1220)의 집적도 증가 및 데이터 저장 특성 향상이 가능하다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성을 향상시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해, 보조기억장치(1230)의 집적도 증가 및 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성을 향상시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 14를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해, 임시 저장 장치(1340)의 집적도 증가 및 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 사이즈 감소 및 동작 특성을 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 15를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해, 메모리(1410)의 직접도 증가 및 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성을 향상시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상의 제1 콘택 플러그; 상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막; 상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층; 상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및 상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고, 상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실할 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도 증가 및 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성을 향상시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 11 내지 도 15의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판
120: 제1 콘택 플러그
140': 제1 전극층 150A, 150A', 150B: 가변 저항층
160': 제2 전극층 190: 제2 콘택 플러그
140': 제1 전극층 150A, 150A', 150B: 가변 저항층
160': 제2 전극층 190: 제2 콘택 플러그
Claims (29)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판 상의 제1 콘택 플러그;
상기 제1 콘택 플러그 상에 위치하고 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 갖는 층간 절연막;
상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층;
상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되는 가변 저항층; 및
상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하고,
상기 가변 저항층 중 상기 홀의 측벽과 평행한 제1 부분은 가변 저항 특성을 갖고, 상기 홀의 저면과 평행한 제2 부분은 가변 저항 특성을 상실한
전자 장치.
- 제1 항에 있어서,
상기 가변 저항층은, 가변 저항 물질을 포함하고,
상기 제2 부분은, 상기 제1 부분보다 가변 저항 특성을 상실시키는 불순물을 더 포함하는
전자 장치.
- 제1 항에 있어서,
상기 가변 저항층은, 고정된 자화 방향을 갖는 제1 자성층, 변경 가능한 자화 방향을 갖는 제2 자성층, 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 베리어층을 포함하고,
상기 제2 부분은, 상기 제1 부분보다 자성 상실 불순물을 더 포함하는
전자 장치.
- 제3 항에 있어서,
상기 자성 상실 불순물은, Ga, Ge, As, In, P, C, Si 및 B 중 적어도 하나를 포함하는
전자 장치.
- 제1 항에 있어서,
상기 가변 저항층은, 금속 산화물을 포함하고,
상기 제2 부분은, 상기 제1 부분보다 산소를 더 포함하는
전자 장치.
- 제5 항에 있어서,
상기 제2 부분은, 화학 양론비를 만족하는
전자 장치.
- 제1 항에 있어서,
상기 제2 전극층은, 상기 가변 저항층에 의해 측벽 및 저면이 둘러싸이는 하부와, 상기 하부 위에 위치하면서 상기 하부보다 큰 폭을 갖는 상부를 포함하고,
상기 제1 전극층 및 상기 가변 저항층 각각은, 상기 제2 전극층의 상기 상부와 정렬된 측벽을 갖도록 상기 층간 절연막 상으로 더 연장되는
전자 장치.
- 제7 항에 있어서,
상기 가변 저항층 중 상기 층간 절연막 상에 위치하는 제3 부분은 가변 저항 특성을 상실한
전자 장치. - 제1 항에 있어서,
상기 제1 전극층, 상기 가변 저항층 및 상기 제2 전극층의 최상면은 상기 층간 절연막의 상면과 동일한 레벨에 위치하는
전자 장치.
- 제1 항에 있어서,
상기 제2 전극층의 상면과 접속하는 제2 콘택 플러그를 더 포함하는
전자 장치.
- 제1 항에 있어서,
상기 가변 저항층의 상기 제2 부분은, 상기 제2 부분의 내측벽과 접속하는 상기 제2 전극층과 상기 제2 부분의 외측벽과 접속하는 상기 제1 전극층을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는
전자 장치.
- 제1 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제1 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제1 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치. - 제1 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제1 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
- 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
기판 상에 제1 콘택 플러그를 형성하는 단계;
상기 제1 콘택 플러그 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그의 적어도 일부를 노출시키는 홀을 형성하는 단계;
홀이 형성된 결과물의 전면을 따라 제1 전극층 및 가변 저항 물질층을 형성하는 단계;
상기 기판의 표면과 실질적으로 수직인 방향에서 상기 가변 저항 물질층을 향하여 가변 저항 특성을 상실시키는 불순물을 도핑하는 단계; 및
상기 홀을 매립하는 제2 전극층을 형성하는 단계를 포함하는
전자 장치의 제조 방법.
- 제17 항에 있어서,
상기 가변 저항 물질층 형성 단계는,
제1 자성층, 터널 베리어층 및 제2 자성층을 순차적으로 형성하는 단계를 포함하고,
상기 불순물은, 상기 제1 및 제2 자성층의 자성을 상실시키는
전자 장치의 제조 방법.
- 제18 항에 있어서,
상기 불순물은, Ga, Ge, As, In, P, C, Si 및 B 중 적어도 하나를 포함하는
전자 장치의 제조 방법.
- 제17 항에 있어서,
상기 가변 저항층 물질층 형성 단계는,
산소 공공을 포함하는 금속 산화물을 형성하는 단계를 포함하고,
상기 불순물은, 산소를 포함하는
전자 장치의 제조 방법.
- 제17 항에 있어서,
상기 제2 전극층 형성 단계는,
불순물이 도핑된 상기 가변 저항 물질층을 덮는 도전 물질을 형성하는 단계;
상기 도전 물질 상에 상기 홀과 중첩하면서 상기 홀보다 더 큰 폭을 갖는 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴을 이용하여 상기 도전 물질을 식각하는 단계를 포함하고,
상기 제2 전극층 형성 단계 후에,
상기 제2 전극층에 의해 드러나는 상기 가변 저항 물질층 및 상기 제1 전극층을 식각하는 단계를 더 포함하는
전자 장치의 제조 방법.
- 제17 항에 있어서,
상기 제2 전극층 형성 단계는,
불순물이 도핑된 상기 가변 저항 물질층을 덮는 도전 물질을 형성하는 단계; 및
상기 층간 절연막의 상면이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하고,
상기 평탄화 공정에서 상기 층간 절연막 상에 위치하는 상기 제1 전극층 및 상기 가변 저항 물질층이 제거되는
전자 장치의 제조 방법.
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
도전층을 갖는 기판;
상기 기판 상에 위치하고 상기 도전층을 노출시키는 홀을 갖는 층간 절연막;
상기 홀의 측벽 및 저면을 따라 형성되는 제1 전극층;
상기 제1 전극층 상에서 상기 제1 전극층을 따라 형성되고, 상기 홀의 저면 상에 위치하는 절연 부분을 포함하는 가변 저항층; 및
상기 제1 전극층 및 상기 가변 저항층이 형성된 상기 홀을 매립하는 제2 전극층을 포함하는
전자 장치.
- 제23 항에 있어서,
상기 가변 저항층은, 제1 자성층, 제2 자성층 및 제1 자성층과 제2 자성층 사이에 개재되는 터널 베리어층을 포함하고,
상기 절연 부분의 상기 제1 및 제2 자성층은, 자성을 상실한
전자 장치.
- 제24 항에 있어서,
상기 절연 부분의 상기 제1 및 제2 자성층은, 상기 가변 저항층의 나머지 부분보다 Ga, Ge, As, In, P, C, Si 및 B 중 적어도 하나를 더 포함하는
전자 장치.
- 제23 항에 있어서,
상기 가변 저항층은, 금속 산화물을 포함하고,
상기 절연 부분은, 상기 가변 저항층의 나머지 부분보다 산소를 더 포함하는
전자 장치.
- 제26 항에 있어서,
상기 절연 부분은, 화학 양론비를 만족하는
전자 장치.
- 제23 항에 있어서,
상기 제1 전극층은, 상기 층간 절연막 상으로 더 연장되고,
상기 가변 저항층은, 상기 제1 전극층 상에서 상기 층간 절연막 상에 위치하는 추가 절연 부분을 더 포함하는
전자 장치.
- 제28 항에 있어서,
상기 제2 전극층은, 상기 가변 저항층에 의해 측벽 및 저면이 둘러싸이는 하부와, 상기 하부 위에 위치하면서 상기 하부보다 큰 폭을 갖는 상부를 포함하고,
상기 층간 절연막 상의 상기 가변 저항층 및 상기 제1 전극층의 측벽은 상기 제2 전극층의 상기 상부의 측벽과 정렬된
전자 장치.
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