KR102631425B1 - 전자 장치 및 그 형성 방법 - Google Patents
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Abstract
반도체 메모리를 갖는 전자 장치가 제공된다. 상기 반도체 메모리는 가변저항소자를 가질 수 있다. 상기 가변저항소자는, 하부 전극; 상기 하부 전극의 측면에 형성된 스페이서; 및 상기 하부 전극 상의 가변 저항 패턴을 가질 수 있다. 상기 하부 전극의 일부분은 상기 스페이서의 상단을 덮을 수 있다.
Description
메모리 회로 또는 장치와, 그 형성 방법, 그리고 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명 기술적 사상의 실시 예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상 및 공정 개선이 가능한 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.
또한 본 발명 기술적 사상의 실시 예들이 해결하려는 과제는, 특성 향상 및 공정 개선이 가능한 가변 저항 소자의 형성 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명 기술적 사상의 실시 예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는 가변저항소자를 포함하고, 상기 가변저항소자는, 하부 전극; 상기 하부 전극의 측면에 형성된 스페이서; 및 상기 하부 전극 상의 가변 저항 패턴을 포함하되, 상기 하부 전극의 일부분은 상기 스페이서의 상단을 덮을 수 있다.
상기 하부 전극은 상기 스페이서의 측면에 접촉된 하부; 및 상기 하부에 연속된(in continuity with) 상부를 포함할 수 있다. 상기 상부는 상기 스페이서의 상단보다 높은 레벨에 돌출되고 상기 스페이서의 상단에 접촉될 수 있다. 상기 상부의 측면은 상기 가변 저항 패턴의 측면에 정렬될 수 있다. 상기 스페이서는 상기 상부의 외측에 형성된 리세스(recess) 영역을 포함할 수 있다. 상기 리세스 영역의 측벽은 상기 상부의 측면 및 상기 가변 저항 패턴의 측면에 정렬될 수 있다.
상기 하부 전극은 상기 스페이서의 측면에 접촉된 제1 하부 전극; 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함할 수 있다. 상기 제2 하부 전극의 일부분은 상기 스페이서의 상단에 접촉될 수 있다. 상기 스페이서의 상부 영역의 두께는 하부 영역보다 두껍거나 하부 영역과 동일할 수 있다.
상기 가변 저항 패턴은 제1 자성 층; 상기 제1 자성 층 상의 제2 자성 층; 상기 제1 자성 층 및 상기 제2 자성 층 사이의 터널 배리어 층; 및 상기 제2 자성 층 상의 상부 전극을 포함할 수 있다. 상기 제1 자성 층은 자유 층 또는 고정 층을 포함할 수 있다. 상기 제2 자성 층은 상기 자유 층 및 상기 고정 층 중 상기 제1 자성 층과 다른 하나를 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
본 발명 기술적 사상의 실시 예에 따른 전자 장치 형성 방법은, 기판 상의 층간 절연 층 내에 하부 플러그를 노출하는 홀을 형성하는 단계; 상기 홀의 측벽 상에 스페이서를 형성하되, 상기 스페이서의 상단은 상기 층간 절연 층의 상부 표면보다 낮은 레벨에 형성되는 단계; 상기 홀 내에 하부 전극을 형성하되, 상기 하부 전극의 일부분은 상기 스페이서의 상단을 덮도록 형성되는 단계; 및 상기 하부 전극 상에 가변 저항 패턴을 형성하는 단계를 포함할 수 있다.
상기 하부 전극은 상기 스페이서의 측면에 접촉된 하부; 및 상기 하부에 연속된(in continuity with) 상부를 포함할 수 있다. 상기 상부는 상기 스페이서의 상단보다 높은 레벨에 돌출되고 상기 스페이서의 상단에 접촉될 수 있다. 상기 상부의 측면은 상기 가변 저항 패턴의 측면에 정렬될 수 있다. 상기 스페이서는 상기 상부의 외측에 형성된 리세스(recess) 영역을 포함할 수 있다. 상기 리세스 영역의 측벽은 상기 상부의 측면 및 상기 가변 저항 패턴의 측면에 정렬될 수 있다.
상기 하부 전극은 상기 스페이서의 측면에 접촉된 제1 하부 전극; 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함할 수 있다. 상기 제2 하부 전극의 일부분은 상기 스페이서의 상단에 접촉될 수 있다. 상기 스페이서의 상부 영역의 두께는 하부 영역보다 두껍거나 하부 영역과 동일할 수 있다.
상기 가변 저항 패턴은 제1 자성 층; 상기 제1 자성 층 상의 제2 자성 층; 상기 제1 자성 층 및 상기 제2 자성 층 사이의 터널 배리어 층; 및 상기 제2 자성 층 상의 상부 전극을 포함할 수 있다. 상기 제1 자성 층은 자유 층 또는 고정 층을 포함할 수 있다. 상기 제2 자성 층은 상기 자유 층 및 상기 고정 층 중 상기 제1 자성 층과 다른 하나를 포함할 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 가변 저항 소자의 특성이 향상될 수 있으며, 상기 가변 저항 소자를 형성하는 공정이 개선될 수 있다. 상기 가변 저항 소자를 채택하는 전자 장치의 특성이 개선될 수 있다.
도 1 내지 도 4는 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치를 설명하기 위한 단면도들 이다.
도 5 내지 도 12는 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치의 형성 방법을 설명하기 위한 단면도들 이다.
도 13은 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치를 설명하기 위한 단면도 이다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도 이다.
도 15는 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 프로세서의 구성도 이다.
도 16은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 시스템의 구성도 이다.
도 17은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도 이다.
도 18은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도 이다.
도 5 내지 도 12는 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치의 형성 방법을 설명하기 위한 단면도들 이다.
도 13은 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치를 설명하기 위한 단면도 이다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도 이다.
도 15는 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 프로세서의 구성도 이다.
도 16은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 시스템의 구성도 이다.
도 17은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도 이다.
도 18은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도 이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시 예들이 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시 예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시 예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판 상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판 상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명 기술적 사상의 실시 예들에 따른 전자 장치는 가변저항소자를 갖는 반도체 메모리 또는 반도체 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변저항소자는 하부 전극, 자기 터널 접합(Magnetic Tunnel Junction; MTJ), 및 상부 전극을 포함할 수 있다. 상기 반도체 메모리 또는 상기 반도체 소자는 STT-RAM (Spin Transfer Torque Random Access Memory) 또는 MRAM(Magnetic Random Access Memory)을 포함할 수 있다.
상기 하부 전극 및 상기 자기 터널 접합(MTJ)은 다수의 금속화합물 층들을 포함할 수 있다. 상기 다수의 금속화합물 층들을 패터닝 하는 공정은 다양한 난관에 직면할 수 있다. 예를 들면, 식각 공정에 기인한 도전성 부산물들이 상기 자기 터널 접합(MTJ)의 측면에 재증착(re-deposition)되어 불량을 유발할 수 있다. 예를 들면, 라이트 에러 율(write error rate; WER, WERO)의 증가 또는 shunt failure 와 같은 문제를 일으킬 수 있다. 상기 하부 전극 및 상기 자기 터널 접합(MTJ)을 갖는 상기 가변저항소자의 특성 및 공정을 개선할 수 있는 새로운 기술이 필요하다.
도 1 내지 도 4는 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치를 설명하기 위한 단면도들 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자는 기판(21) 상에 형성된 제1 층간 절연 층(35), 제2 층간 절연 층(36), 하부 플러그(37), 하부 스페이서(38), 상부 스페이서(41), 하부 전극(45), 제1 보조 층(51), 제1 자성 층(53), 터널 배리어 층(54), 제2 자성 층(55), 제2 보조 층(59), 및 상부 전극(61)을 포함할 수 있다. 상기 하부 전극(45)은 제1 하부 전극(43) 및 제2 하부 전극(44)을 포함할 수 있다. 상기 제2 하부 전극(44)은 하부(44A) 및 상부(44B)를 포함할 수 있다.
상기 제1 자성 층(53), 상기 터널 배리어 층(54), 및 상기 제2 자성 층(55)은 자기터널접합(magnetic tunnel junction; MTJ; 57)을 구성할 수 있다. 상기 제1 보조 층(51), 상기 자기터널접합(MTJ; 57), 상기 제2 보조 층(59), 및 상기 상부 전극(61)은 가변 저항 패턴(62)을 구성할 수 있다. 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)은 가변 저항 소자(63)를 구성할 수 있다.
상기 하부 스페이서(38)는 상기 하부 플러그(37)의 측면을 둘러쌀 수 있다. 상기 하부 플러그(37)는 상기 하부 스페이서(38)의 내부에 한정될(confined) 수 있다. 상기 상부 스페이서(41)는 상기 하부 스페이서(38)를 덮을 수 있다. 상기 상부 스페이서(41)는 상기 하부 스페이서(38)보다 두꺼울 수 있다. 상기 상부 스페이서(41)의 하부 표면은 상기 하부 스페이서(38) 및 상기 하부 플러그(37)에 접촉될 수 있다.
상기 제1 하부 전극(43)의 측면은 상기 상부 스페이서(41)로 둘러싸일 수 있다. 상기 제1 하부 전극(43)은 상기 상부 스페이서(41)에 의하여 한정될(confined) 수 있다. 상기 제1 하부 전극(43)은 상기 하부 플러그(37)에 접촉될 수 있다. 상기 제1 하부 전극(43)의 상단은 상기 상부 스페이서(41)의 상단보다 낮은 레벨에 형성될 수 있다. 일 실시 예에서, 상기 제1 하부 전극(43)의 수평 폭은 상기 하부 플러그(37)의 상부표면보다 좁을 수 있다.
상기 제2 하부 전극(44)은 상기 제1 하부 전극(43)에 직접적으로 접촉될 수 있다. 상기 제2 하부 전극(44)의 상기 상부(44B)는 상기 하부(44A)에 연속될(in continuity with) 수 있다. 상기 하부(44A) 및 상기 상부(44B)는 물리적 화학적으로 동일한 물질을 포함할 수 있다. 상기 제2 하부 전극(44)의 상기 하부(44A)는 상기 제1 하부 전극(43)에 접촉될 수 있다. 상기 하부(44A)의 측면은 상기 상부 스페이서(41)로 둘러싸일 수 있다. 상기 하부(44A)는 상기 상부 스페이서(41)에 의하여 한정될(confined) 수 있다. 상기 제2 하부 전극(44)의 상기 상부(44B)는 상기 상부 스페이서(41) 상을 덮을 수 있다.
상기 제1 하부 전극(43)은 상기 하부 플러그(37)에 자기-정렬될(self-aligned) 수 있다. 상기 제1 하부 전극(43)의 중심은 상기 하부 플러그(37)의 중심에 수직 정렬될 수 있다. 상기 제2 하부 전극(44)의 상기 상부(44B)의 측면은 상기 가변 저항 패턴(62)의 측면에 정렬될 수 있다. 상기 상부 스페이서(41)는 상기 제2 하부 전극(44)의 외측에 형성된 리세스 영역(41R)을 포함할 수 있다. 상기 리세스 영역(41R)은 상기 제2 하부 전극(44)의 상기 상부(44B)의 외측에 정렬될 수 있다. 상기 리세스 영역(41R)의 측벽은 상기 상부(44B)의 측면 및 상기 가변 저항 패턴(62)의 측면에 정렬될 수 있다.
상기 제1 보조 층(51)은 상기 제2 하부 전극(44)상에 형성될 수 있다. 상기 제1 보조 층(51)은 언더 레이어(under layer; UL), 씨드(seed) 층, 스페이서(spacer) 층, 자기 보정 층, 시프트 캔슬링 층(shift cancelling layer; SCL), 식각 정지 층, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 보조 층(51)은 언더 레이어(UL)를 포함할 수 있다. 상기 제1 자성 층(53)은 상기 제1 보조 층(51) 상에 형성될 수 있다. 상기 제1 자성 층(53)은 자유 층 또는 고정 층을 포함할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제1 자성 층(53)이 상기 자유 층을 포함하는 경우를 상정하여 설명하기로 한다. 상기 제1 자성 층(53)은 스토리지 층(storage layer; SL)에 해당될 수 있다.
상기 제2 자성 층(55)은 상기 터널 배리어 층(54) 상을 덮을 수 있다. 상기 제2 자성 층(55)은 자유 층 및 고정 층 중 상기 제1 자성 층(53)과 다른 하나를 포함할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제1 자성 층(53)이 상기 자유 층을 포함하고 상기 제2 자성 층(55)은 상기 고정 층을 포함하는 경우를 상정하여 설명하기로 한다. 상기 터널 배리어 층(54)은 상기 제1 자성 층(53) 및 상기 제2 자성 층(55) 사이에 개재될 수 있다. 상기 제2 자성 층(55)은 레퍼런스 층(reference layer; RL)에 해당될 수 있다. 상기 제2 보조 층(59)은 상기 제2 자성 층(55) 상을 덮을 수 있다. 상기 제2 보조 층(59)은 전극 층, 씨드(seed) 층, 스페이서(spacer) 층, 자기 보정 층, 시프트 캔슬링 층(shift cancelling layer; SCL), 식각 정지 층, 캐핑 층(capping layer), 또는 이들의 조합을 포함할 수 있다. 상기 제2 보조 층(59)은 상기 제1 보조 층(51)과 다른 층을 포함할 수 있다. 일 실시 예에서, 상기 제2 보조 층(59)은 상기 시프트 캔슬링 층(SCL) 및 상기 시프트 캔슬링 층(SCL) 상에 형성된 상기 캐핑 층(capping layer)을 포함할 수 있다. 상기 제2 보조 층(59) 상에 상기 상부 전극(61)이 형성될 수 있다.
도 2를 참조하면, 가변 저항 패턴(62)은 사진 공정 또는 패터닝 공정에 기인한 정렬 오차를 포함할 수 있다. 제2 하부 전극(44)의 상부(44B)의 측면은 상기 가변 저항 패턴(62)의 측면에 정렬될 수 있다. 상부 스페이서(41)는 상기 상부(44B)의 외측에 형성된 리세스 영역(41R)을 포함할 수 있다. 상기 리세스 영역(41R)은 상기 상부 스페이서(41)의 상부영역에 국부적으로 형성될 수 있다. 상기 리세스 영역(41R)의 측벽은 상기 상부(44B)의 측면 및 상기 가변 저항 패턴(62)의 측면에 정렬될 수 있다.
도 3을 참조하면, 상부 스페이서(41)는 하부 영역에 비하여 두꺼운 상부 영역을 가질 수 있다. 제2 하부 전극(44)의 하부(44A)는 제1 하부 전극(43)보다 좁은 수평 폭을 가질 수 있다.
도 4를 참조하면, 제1 하부 전극(43)은 가장자리에 형성된 돌출부(43E)를 포함할 수 있다. 상기 제1 하부 전극(43)의 상단은 중심 부분으로 갈수록 낮은 레벨에 함몰된 모양을 갖는 것으로 해석될 수 있다.
도 5 내지 도 12는 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치의 형성 방법을 설명하기 위한 단면도들 이다.
도 5를 참조하면, 기판(21) 상에 제1 층간 절연 층(35)이 형성될 수 있다. 상기 제1 층간 절연 층(35) 상에 제2 층간 절연 층(36)이 형성될 수 있다. 상기 제1 층간 절연 층(35) 내에 하부 플러그(37) 및 하부 스페이서(38)가 형성될 수 있다. 상기 제2 층간 절연 층(36)을 관통하여 상기 하부 플러그(37)를 노출하는 홀(36H)이 형성될 수 있다.
상기 하부 스페이서(38)는 상기 제1 층간 절연 층(35) 및 상기 하부 플러그(37) 사이에 개재될 수 있다. 상기 하부 스페이서(38)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 상기 하부 스페이서(38)는 상기 하부 플러그(37)의 측면을 둘러쌀 수 있다. 상기 하부 플러그(37)는 상기 하부 스페이서(38)의 내부에 한정될(confined) 수 있다. 상기 하부 플러그(37)는 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 하부 플러그(37)는 TiN을 포함할 수 있다. 상기 제1 층간 절연 층(35) 및 상기 제2 층간 절연 층(36)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 일 실시 예에서, 상기 제2 층간 절연 층(36)은 상기 제1 층간 절연 층(35) 및 상기 하부 스페이서(38)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 홀(36H)을 형성하는 공정은 상기 하부 플러그(37) 및 상기 하부 스페이서(38)를 리세스(recess)하는 공정을 포함할 수 있다. 상기 홀(36H)은 상기 하부 플러그(37)에 자기-정렬될(self-aligned) 수 있다. 상기 홀(36H)의 중심은 상기 하부 플러그(37)의 중심에 수직 정렬될 수 있다. 상기 홀(36H)은 상기 하부 플러그(37)의 상단보다 큰 폭을 가질 수 있다. 상기 홀(36H)의 바닥은 상기 제1 층간 절연 층(35)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 홀(36H) 내에 상기 하부 플러그(37) 및 상기 하부 스페이서(38)가 노출될 수 있다.
상기 하부 스페이서(38)의 상단은 상기 하부 플러그(37)보다 높은 레벨에 돌출되거나 상기 하부 플러그(37)보다 낮은 레벨에 함몰될 수 있으나 간략한 설명을 위하여 상기 하부 플러그(37)의 상부 표면과 실질적으로 동일한 레벨에 형성된 경우를 상정하여 설명하기로 한다. 상기 하부 플러그(37)의 상단은 중심 부분으로 갈수록 낮은 레벨에 함몰된 모양 또는 중심 부분으로 갈수록 높은 레벨에 돌출된 모양과 같은 다양한 형상을 가질 수 있으나 간략한 설명을 위하여 평평한 모양을 갖는 경우를 상정하여 설명하기로 한다.
일 실시 예에서, 상기 홀(36H)을 형성하는 공정은 패터닝 공정을 포함할 수 있다.
도 6을 참조하면, 상기 홀(36H)의 내벽들 및 상기 제2 층간 절연 층(36) 상을 덮는 스페이서 층(41L)이 형성될 수 있다. 상기 홀(36H)의 측벽 상에서 상기 스페이서 층(41L)은 상부로 갈수록 돌출될 수 있다. 상기 스페이서 층(41L)은 오버행(overhang)을 포함할 수 있다. 상기 스페이서 층(41L)은 상기 제2 층간 절연 층(36)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 스페이서 층(41L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 예를 들면, 상기 스페이서 층(41L)은 스텝커버리지(stepcoverage)가 열악하면서 전기전도율이 낮은 물질을 포함할 수 있다. 일 실시 예에서, 상기 스페이서 층(41L)은 카본(carbon) 기를 갖는 물질을 포함할 수 있다. 상기 스페이서 층(41L)은 비정질 카본(Amorphous carbon)을 포함할 수 있다. 일 실시 예에서, 상기 스페이서 층(41L)은 USG(undoped silica glass)와 같은 산화물을 포함할 수 있다.
도 7을 참조하면, 상기 스페이서 층(41L)을 부분적으로 제거하여 상부 스페이서(41)가 형성될 수 있다. 상기 상부 스페이서(41)를 형성하는 공정은 이방성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다.
상기 상부 스페이서(41)는 상기 홀(36H)의 측벽 상에 형성될 수 있다. 상기 상부 스페이서(41)는 상기 하부 스페이서(38)를 덮을 수 있다. 상기 상부 스페이서(41)는 상기 하부 스페이서(38)보다 두꺼울 수 있다. 상기 상부 스페이서(41)의 하부 표면은 상기 하부 스페이서(38) 및 상기 하부 플러그(37)에 접촉될 수 있다. 상기 상부 스페이서(41)의 상단은 상기 제2 층간 절연 층(36)의 상부표면보다 낮은 레벨에 형성될 수 있다. 상기 상부 스페이서(41)의 상부에 상기 홀(36H)의 측벽이 노출될 수 있다. 상기 홀(36H)의 바닥에 상기 하부 플러그(37)가 노출될 수 있다.
도 8을 참조하면, 상기 홀(36H) 내에 제1 하부 전극(43)이 형성될 수 있다. 상기 제1 하부 전극(43)의 형성에는 박막 형성 공정 및 에치-백(etch-back) 공정이 적용될 수 있다. 상기 제1 하부 전극(43)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 하부 전극(43)은 TiN을 포함할 수 있다. 상기 제1 하부 전극(43)은 상기 하부 플러그(37)에 접촉될 수 있다. 상기 제1 하부 전극(43)의 상단은 상기 상부 스페이서(41)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 하부 전극(43)의 측면은 상기 상부 스페이서(41)로 둘러싸일 수 있다. 상기 제1 하부 전극(43)은 상기 상부 스페이서(41)에 의하여 한정될(confined) 수 있다.
일 실시 예에서, 상기 제1 하부 전극(43)의 수평 폭은 상기 하부 플러그(37)의 상부표면보다 좁을 수 있다. 상기 제1 하부 전극(43)의 상단은 중심 부분으로 갈수록 낮은 레벨에 함몰된 모양 또는 중심 부분으로 갈수록 높은 레벨에 돌출된 모양과 같은 다양한 형상을 가질 수 있으나 간략한 설명을 위하여 평평한 모양을 갖는 경우를 상정하여 설명하기로 한다.
도 9를 참조하면, 상기 홀(36H)을 채우고 상기 제2 층간 절연 층(36) 상을 덮는 제2 하부 전극 층(44L)이 형성될 수 있다. 상기 제2 하부 전극 층(44L)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 상기 제2 하부 전극 층(44L)은 상기 제1 하부 전극(43)에 직접적으로 접촉될 수 있다. 상기 제1 하부 전극(43)은 상기 제2 하부 전극 층(44L)보다 갭-필(gap-fill) 특성이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제1 하부 전극(43)은 TiN을 포함할 수 있으며, 상기 제2 하부 전극 층(44L)은 Ta를 포함할 수 있다.
일 실시 예에서, 상기 제1 하부 전극(43)은 생략될 수 있다. 상기 제2 하부 전극 층(44L)은 상기 하부 플러그(37)에 직접적으로 접촉될 수 있다.
도 10을 참조하면, 상기 제2 층간 절연 층(36)이 노출될 때까지 상기 제2 하부 전극 층(44L)을 평탄화 하여 제2 하부 전극(44)이 형성될 수 있다. 상기 제2 하부 전극(44)은 하부(44A) 및 상부(44B)를 포함할 수 있다. 상기 제1 하부 전극(43) 및 상기 제2 하부 전극(44)은 하부 전극(45)을 구성할 수 있다. 상기 제2 하부 전극(44)의 상기 상부(44B)는 상기 하부(44A)에 연속될(in continuity with) 수 있다. 상기 하부(44A) 및 상기 상부(44B)는 물리적 화학적으로 동일한 물질을 포함할 수 있다.
상기 제2 하부 전극(44)의 상기 하부(44A)는 상기 제1 하부 전극(43)에 접촉될 수 있다. 상기 하부(44A)의 측면은 상기 상부 스페이서(41)로 둘러싸일 수 있다. 상기 하부(44A)는 상기 상부 스페이서(41)에 의하여 한정될(confined) 수 있다. 상기 제2 하부 전극(44)의 상기 상부(44B)는 상기 상부 스페이서(41) 상을 덮을 수 있다.
상기 제2 하부 전극 층(44L)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 본 발명 기술적 사상의 실시 예들에 따르면, 상기 상부 스페이서(41)는 상기 제2 하부 전극(44)의 상기 상부(44B)에 의하여 완전히 덮일 수 있다. 상기 상부(44B) 및 상기 제2 층간 절연 층(36)의 상부 표면들은, 상기 상부 스페이서(41)가 노출되는 경우에 비하여, 현저히 평평한 평면을 가질 수 있다. 상기 상부(44B) 및 상기 제2 층간 절연 층(36)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
도 11을 참조하면, 상기 제2 하부 전극(44)상에 가변 저항 패턴(62)이 형성될 수 있다. 상기 가변 저항 패턴(62)은 제1 보조 층(51), 제1 자성 층(53), 터널 배리어 층(54), 제2 자성 층(55), 제2 보조 층(59), 및 상부 전극(61)을 포함할 수 있다. 상기 제1 자성 층(53), 상기 터널 배리어 층(54), 및 상기 제2 자성 층(55)은 자기터널접합(MTJ; 57)을 구성할 수 있다. 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)은 가변 저항 소자(63)를 구성할 수 있다.
상기 제1 보조 층(51)은 상기 제2 하부 전극(44)상에 형성될 수 있다. 상기 제1 보조 층(51)은 언더 레이어(under layer; UL), 씨드(seed) 층, 스페이서(spacer) 층, 자기 보정 층, 시프트 캔슬링 층(shift cancelling layer; SCL), 식각 정지 층, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 보조 층(51)은 언더 레이어(UL)를 포함할 수 있다. 일 실시 예에서, 상기 제1 보조 층(51)은 AlN 층을 포함할 수 있다.
상기 제1 자성 층(53)은 상기 제1 보조 층(51) 상에 형성될 수 있다. 상기 제1 자성 층(53)은 자유 층 또는 고정 층을 포함할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제1 자성 층(53)이 상기 자유 층을 포함하는 경우를 상정하여 설명하기로 한다. 상기 제1 자성 층(53)은 스토리지 층(storage layer; SL)에 해당될 수 있다. 일 실시 예에서, 상기 자유 층은 에스에이에프 (synthetic antiferromagnet; SAF) 구조를 포함할 수 있다. 상기 제1 자성 층(53)은 강자성 물질을 갖는 단일 층 또는 다중 층 구조를 포함할 수 있다. 예를 들면, 상기 제1 자성 층(53)은 Fe, Ni 또는 Co를 주성분으로 하는 합금을 포함할 수 있다. 상기 제1 자성 층(53)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Fe-B 합금, 또는 이들의 조합을 포함할 수 있다. 상기 제1 자성 층(53)은 Co/Pt 또는 Co/Pd 와 같은 적층 구조를 포함할 수 있다. 일 실시 예에서, 상기 제1 자성 층(53)은 Co-Fe-B 합금을 포함할 수 있다.
일 실시 예에서, 상기 제1 자성 층(53)은 상기 제1 보조 층(51) 상을 덮을 수 있다. 상기 제1 자성 층(53)의 일면은 상기 제1 보조 층(51)에 직접적으로 접촉될 수 있다. 일 실시 예에서, 상기 제1 보조 층(51) 및 상기 제1 자성 층(53)은 번갈아 가며 반복적으로 적층 될 수 있다.
상기 터널 배리어 층(54)은 상기 제1 자성 층(53) 상을 덮을 수 있다. 상기 터널 배리어 층(54)의 일면은 상기 제1 자성 층(53)에 직접적으로 접촉될 수 있다. 상기 터널 배리어 층(54)은 MgO, CaO, SrO, TiO, VO, NbO, 또는 이들의 조합과 같은 산화물을 포함할 수 있다. 일 실시 예에서, 상기 터널 배리어 층(54)은 MgO를 포함할 수 있다.
상기 제2 자성 층(55)은 상기 터널 배리어 층(54) 상을 덮을 수 있다. 상기 제2 자성 층(55)의 일면은 상기 터널 배리어 층(54)에 직접적으로 접촉될 수 있다. 상기 제2 자성 층(55)은 자유 층 및 고정 층 중 상기 제1 자성 층(53)과 다른 하나를 포함할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제1 자성 층(53)이 상기 자유 층을 포함하고 상기 제2 자성 층(55)은 상기 고정 층을 포함하는 경우를 상정하여 설명하기로 한다. 상기 터널 배리어 층(54)은 상기 제1 자성 층(53) 및 상기 제2 자성 층(55) 사이에 개재될 수 있다.
상기 제2 자성 층(55)은 레퍼런스 층(reference layer; RL)에 해당될 수 있다. 일 실시 예에서, 상기 고정 층은 에스에이에프 (synthetic antiferromagnet; SAF) 구조를 포함할 수 있다. 상기 제2 자성 층(55)은 강자성 물질을 갖는 단일 층 또는 다중 층 구조를 포함할 수 있다. 예를 들면, 상기 제2 자성 층(55)은 Fe, Ni 또는 Co를 주성분으로 하는 합금을 포함할 수 있다. 상기 제2 자성 층(55)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Fe-B 합금, 또는 이들의 조합을 포함할 수 있다. 상기 제2 자성 층(55)은 Co/Pt 또는 Co/Pd 와 같은 적층 구조를 포함할 수 있다. 일 실시 예에서, 상기 제2 자성 층(55)은 Co-Fe-B 합금을 포함할 수 있다.
상기 제2 보조 층(59)은 상기 제2 자성 층(55) 상을 덮을 수 있다. 상기 제2 보조 층(59)의 일면은 상기 제2 자성 층(55)에 직접적으로 접촉될 수 있다. 상기 제2 보조 층(59)은 전극 층, 씨드(seed) 층, 스페이서(spacer) 층, 자기 보정 층, 시프트 캔슬링 층(shift cancelling layer; SCL), 식각 정지 층, 캐핑 층(capping layer), 또는 이들의 조합을 포함할 수 있다. 상기 제2 보조 층(59)은 상기 제1 보조 층(51)과 다른 층을 포함할 수 있다. 일 실시 예에서, 상기 제2 보조 층(59)은 상기 시프트 캔슬링 층(SCL) 및 상기 시프트 캔슬링 층(SCL) 상에 형성된 상기 캐핑 층(capping layer)을 포함할 수 있다. 상기 시프트 캔슬링 층(SCL)은 상기 고정 층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소하기 위하여 상기 고정 층과 반대되는 자화 방향을 가질 수 있다. 상기 시프트 캔슬링 층(SCL)은 상기 고정 층에 의해 생성되는 표류자계의 영향으로 상기 자유 층에 편향 자기장이 발생하는 것을 완화시키는 역할을 할 수 있다. 상기 시프트 캔슬링 층(SCL)은 CoPt, CoPd, FePt, FePd, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 상기 시프트 캔슬링 층(SCL)은 CoPt 층을 포함할 수 있다. 상기 캐핑 층(capping layer)은 Ru 과 같은 금속 층을 포함할 수 있다.
일 실시 예에서, 상기 제2 자성 층(55) 및 상기 제2 보조 층(59)은 번갈아 가며 반복적으로 적층 될 수 있다.
상기 제2 보조 층(59) 상에 상기 상부 전극(61)이 형성될 수 있다. 상기 상부 전극(61)은 하드 마스크의 역할을 수행할 수 있다. 상기 상부 전극(61)은 W 과 같은 금속 층을 포함할 수 있다.
상기 가변 저항 패턴(62)을 형성하는 공정은 다수의 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 가변 저항 패턴(62)의 측면은 상기 상부 전극(61)의 측면에 정렬될 수 있다. 상기 가변 저항 패턴(62)의 외측에 상기 제2 하부 전극(44) 및 상기 제2 층간 절연 층(36)의 상부 표면들이 노출될 수 있다.
도 12를 참조하면, 상기 하부 전극(45)을 부분적으로 제거하여 상기 상부 스페이서(41)가 노출될 수 있다.
이방성 식각 공정을 이용하여 상기 제2 하부 전극(44)의 상기 상부(44B)를 부분적으로 제거하여 상기 상부 스페이서(41)가 노출될 수 있다. 상기 상부(44B)의 측면은 상기 가변 저항 패턴(62)의 측면에 정렬될 수 있다. 상기 상부(44B)를 부분적으로 제거하는 동안 상기 제2 층간 절연 층(36) 또한 부분적으로 제거되어 아래로 리세스(recess)될 수 있다.
도 1을 다시 한번 참조하면, 이방성 식각 공정을 이용하여 상기 상부 스페이서(41)를 부분적으로 제거하여 리세스 영역(41R)이 형성될 수 있다. 상기 상부 스페이서(41)를 부분적으로 제거하는 동안 상기 제2 층간 절연 층(36) 또한 부분적으로 제거되어 아래로 리세스(recess)될 수 있다. 상기 리세스 영역(41R)은 상기 제2 하부 전극(44)의 상기 상부(44B)의 외측에 정렬될 수 있다. 상기 리세스 영역(41R)의 측벽은 상기 상부(44B)의 측면 및 상기 가변 저항 패턴(62)의 측면에 정렬될 수 있다.
본 발명 기술적 사상의 실시 예에 따르면, 상기 제2 하부 전극(44)의 상기 상부(44B)를 부분적으로 제거하는 공정이 수행되는 동안 식각 공정에서 발생된 금속성 물질이 상기 가변 저항 패턴(62)의 측면에 부착된다 할지라도, 상기 가변 저항 패턴(62)의 측면에 부착된 금속성 물질은 상기 상부 스페이서(41)를 부분적으로 제거하는 공정이 수행되는 동안 모두 제거될 수 있다. 상기 가변 저항 패턴(62)의 측면 오염은 현저히 감소될 수 있다. 상기 가변 저항 소자(63)의 특성은 종래에 비하여 현저히 개선될 수 있으며, 상기 가변 저항 소자(63)를 갖는 반도체 소자의 양산 효율을 극대화 할 수 있다.
도 13은 본 발명 기술적 사상의 실시 예에 따른 가변 저항 소자를 갖는 반도체 소자 및 관련된 전자 장치를 설명하기 위한 단면도 이다.
도 13을 참조하면, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 기판(21), 활성 영역(23), 소자 분리 층(25), 게이트 유전 층(27), 게이트 전극(28), 게이트 캐핑 층(29), 드레인 영역(31), 소스 영역(33), 제1 층간 절연 층(35), 제2 층간 절연 층(36), 하부 플러그(37), 하부 스페이서(38), 소스 플러그(39), 가변 저항 소자(63), 제3 층간 절연 층(65), 제4 층간 절연 층(75), 상부 플러그(77), 소스 라인(79), 및 비트 라인(81)을 포함할 수 있다.
상기 기판(21) 상에 상기 활성 영역(23)을 한정하는 상기 소자 분리 층(25)이 형성될 수 있다. 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 상기 소자 분리 층(25)은 에스티아이(shallow trench isolation; STI) 방법을 이용하여 형성될 수 있다. 상기 소자 분리 층(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다.
상기 활성 영역(23) 내에 상기 게이트 유전 층(27), 상기 게이트 전극(28), 상기 게이트 캐핑 층(29), 상기 드레인 영역(31), 및 상기 소스 영역(33)이 형성될 수 있다. 상기 게이트 전극(28)의 상단은 상기 드레인 영역(31) 및 상기 소스 영역(33)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 게이트 캐핑 층(29)은 상기 게이트 전극(28)을 덮을 수 있다. 상기 활성 영역(23), 상기 게이트 유전 층(27), 상기 게이트 전극(28), 상기 드레인 영역(31), 및 상기 소스 영역(33)은 리세스 채널 트랜지스터(recess channel transistor)를 구성할 수 있다. 상기 리세스 채널 트랜지스터는 스위칭 소자의 역할을 할 수 있다.
일 실시 예에서, 상기 스위칭 소자는 상기 리세스 채널 트랜지스터 대신에 3차원 트랜지스터, 수직 트랜지스터, 핀펫(finFET), 나노와이어 트랜지스터, 플래너(planar) 트랜지스터, 다이오드, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 유전 층(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectrics), 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 상기 게이트 전극(28)은 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 상기 게이트 캐핑 층(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 상기 드레인 영역(31) 및 상기 소스 영역(33)은 상기 활성 영역(23) 내에 불순물들을 주입하여 형성될 수 있다. 예를 들면, 상기 활성 영역(23)은 p형 불순물들을 포함할 수 있으며, 상기 드레인 영역(31) 및 상기 소스 영역(33)은 n형 불순물들을 포함할 수 있다.
상기 제1 층간 절연 층(35), 상기 제2 층간 절연 층(36), 상기 제3 층간 절연 층(65), 및 상기 제4 층간 절연 층(75)은 상기 리세스 채널 트랜지스터 및 상기 소자 분리 층(25)을 갖는 상기 기판(21) 상에 차례로 적층될 수 있다. 상기 제1 층간 절연 층(35), 상기 제2 층간 절연 층(36), 상기 제3 층간 절연 층(65), 및 상기 제4 층간 절연 층(75)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다.
상기 하부 플러그(37)는 상기 제1 층간 절연 층(35)을 관통하여 상기 드레인 영역(31)에 접속될 수 있다. 상기 하부 스페이서(38)는 상기 하부 플러그(37)의 측면을 둘러쌀 수 있다. 상기 하부 플러그(37) 상에 상기 가변 저항 소자(63)가 형성될 수 있다. 상기 가변 저항 소자(63)는 도 1 내지 도 12를 참조하여 설명된 것과 유사한 방법으로 형성될 수 있다. 상기 제4 층간 절연 층(75)을 관통하여 상기 가변 저항 소자(63)에 접속된 상기 상부 플러그(77)가 형성될 수 있다. 상기 상부 플러그(77)는 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다.
상기 제4 층간 절연 층(75), 상기 제3 층간 절연 층(65), 상기 제2 층간 절연 층(36), 및 상기 제1 층간 절연 층(35)을 관통하여 상기 소스 영역(33)에 접속된 상기 소스 플러그(39)가 형성될 수 있다. 상기 소스 플러그(39)는 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 상기 제4 층간 절연 층(75) 상에 상기 소스 플러그(39)에 접속된 상기 소스 라인(79)이 형성될 수 있다. 상기 제4 층간 절연 층(75) 상에 상기 상부 플러그(77)에 접속된 상기 비트 라인(81)이 형성될 수 있다. 상기 소스 라인(79) 및 상기 비트 라인(81)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다.
상술한 실시 예들에 따른 반도체 메모리는(메모리 회로 또는 반도체 장치는) 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 14 내지 도 18은 상술한 실시 예들에 따른 가변저항소자를 포함하는 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도 이다.
도 14를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시 예들 중 하나 이상을 포함할 수 있다. 예컨대, 상기 기억부(1010)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 발명 기술적 사상의 실시 예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 15는 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 프로세서의 구성도 이다.
도 15를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 발명 기술적 사상의 실시 예에 따른 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 15에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 발명 기술적 사상의 실시 예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 일 실시 예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 발명 기술적 사상의 실시 예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 16은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 시스템의 구성도 이다.
도 16을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시 예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 17의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 17의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 17은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도 이다.
도 17을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 18은 본 발명 기술적 사상의 실시 예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도 이다.
도 18을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 메모리(1410)는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시 예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 상기 가변저항소자(63) 및 상기 가변저항소자(63)를 포함하는 메모리 소자를 포함할 수 있다. 일 실시 예에서, 상기 가변 저항 소자(63)는 상기 상부 스페이서(41), 상기 하부 전극(45), 및 상기 가변 저항 패턴(62)을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내의 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
21: 기판 23: 활성 영역
25: 소자 분리 층 27: 게이트 유전 층
28: 게이트 전극 29: 게이트 캐핑 층
31: 드레인 영역 33: 소스 영역
35: 제1 층간 절연 층 36: 제2 층간 절연 층
37: 하부 플러그 38: 하부 스페이서
39: 소스 플러그 41: 상부 스페이서
43: 제1 하부 전극 44: 제2 하부 전극
45: 하부 전극 51: 제1 보조 층
53: 제1 자성 층 54: 터널 배리어 층
55: 제2 자성 층
57: 자기터널접합(magnetic tunnel junction; MTJ)
59: 제2 보조 층 61: 상부 전극
62: 가변 저항 패턴 63: 가변 저항 소자
65: 제3 층간 절연 층 75: 제4 층간 절연 층
77: 상부 플러그 79: 소스 라인
81: 비트 라인
25: 소자 분리 층 27: 게이트 유전 층
28: 게이트 전극 29: 게이트 캐핑 층
31: 드레인 영역 33: 소스 영역
35: 제1 층간 절연 층 36: 제2 층간 절연 층
37: 하부 플러그 38: 하부 스페이서
39: 소스 플러그 41: 상부 스페이서
43: 제1 하부 전극 44: 제2 하부 전극
45: 하부 전극 51: 제1 보조 층
53: 제1 자성 층 54: 터널 배리어 층
55: 제2 자성 층
57: 자기터널접합(magnetic tunnel junction; MTJ)
59: 제2 보조 층 61: 상부 전극
62: 가변 저항 패턴 63: 가변 저항 소자
65: 제3 층간 절연 층 75: 제4 층간 절연 층
77: 상부 플러그 79: 소스 라인
81: 비트 라인
Claims (21)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는 가변저항소자를 포함하고,
상기 가변저항소자는,
하부 전극;
상기 하부 전극의 측면에 형성된 스페이서; 및
상기 하부 전극 상의 가변 저항 패턴을 포함하되,
상기 하부 전극은
상기 스페이서의 측면에 접촉된 하부; 및
상기 스페이서의 상단을 덮는 상부를 포함하되,
상기 상부는 상기 스페이서의 상단보다 높은 레벨에 돌출되고 상기 스페이서의 상단에 접촉하고,
상기 스페이서는 상기 상부의 외측에 형성된 리세스 영역을 포함하는 전자 장치.
- 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 상부의 측면은 상기 가변 저항 패턴의 측면에 정렬된 전자 장치.
- 삭제
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 리세스 영역의 측벽은 상기 상부의 측면 및 상기 가변 저항 패턴의 측면에 정렬된 전자 장치.
- 삭제
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는 가변저항소자를 포함하고,
상기 가변저항소자는,
하부 전극;
상기 하부 전극의 측면에 형성된 스페이서; 및
상기 하부 전극 상의 가변 저항 패턴을 포함하되,
상기 하부 전극의 일부분은 상기 스페이서의 상단을 덮고,
상기 스페이서의 상부 영역의 두께는 하부 영역보다 두껍거나 하부 영역과 동일한 전자 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 가변 저항 패턴은
제1 자성 층;
상기 제1 자성 층 상의 제2 자성 층;
상기 제1 자성 층 및 상기 제2 자성 층 사이의 터널 배리어 층; 및
상기 제2 자성 층 상의 상부 전극을 포함하되,
상기 제1 자성 층은 자유 층 또는 고정 층을 포함하고,
상기 제2 자성 층은 상기 자유 층 및 상기 고정 층 중 상기 제1 자성 층과 다른 하나를 포함하는 전자 장치.
- 기판 상의 층간 절연 층 내에 하부 플러그를 노출하는 홀을 형성하는 단계;
상기 홀의 측벽 상에 스페이서를 형성하되, 상기 스페이서의 상단은 상기 층간 절연 층의 상부 표면보다 낮은 레벨에 형성되는 단계;
상기 홀 내에 하부 전극을 형성하는 단계; 및
상기 하부 전극 상에 가변 저항 패턴을 형성하는 단계를 포함하고,
상기 하부 전극은
상기 스페이서의 측면에 접촉된 하부; 및
상기 스페이서의 상단을 덮는 상부를 포함하되,
상기 상부는 상기 스페이서의 상단보다 높은 레벨에 돌출되고 상기 스페이서의 상단에 접촉하고,
상기 스페이서는 상기 상부의 외측에 형성된 리세스 영역을 포함하는 전자 장치 형성 방법.
- 삭제
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서,
상기 상부의 측면은 상기 가변 저항 패턴의 측면에 정렬된 전자 장치 형성 방법.
- 삭제
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서,
상기 리세스 영역의 측벽은 상기 상부의 측면 및 상기 가변 저항 패턴의 측면에 정렬된 전자 장치 형성 방법.
- 삭제
- 기판 상의 층간 절연 층 내에 하부 플러그를 노출하는 홀을 형성하는 단계;
상기 홀의 측벽 상에 스페이서를 형성하되, 상기 스페이서의 상단은 상기 층간 절연 층의 상부 표면보다 낮은 레벨에 형성되는 단계;
상기 홀 내에 하부 전극을 형성하되, 상기 하부 전극의 일부분은 상기 스페이서의 상단을 덮도록 형성되는 단계; 및
상기 하부 전극 상에 가변 저항 패턴을 형성하는 단계를 포함하고,
상기 스페이서의 상부 영역의 두께는 하부 영역보다 두껍거나 하부 영역과 동일한 전자 장치 형성 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서,
상기 가변 저항 패턴은
제1 자성 층;
상기 제1 자성 층 상의 제2 자성 층;
상기 제1 자성 층 및 상기 제2 자성 층 사이의 터널 배리어 층; 및
상기 제2 자성 층 상의 상부 전극을 포함하되,
상기 제1 자성 층은 자유 층 또는 고정 층을 포함하고,
상기 제2 자성 층은 상기 자유 층 및 상기 고정 층 중 상기 제1 자성 층과 다른 하나를 포함하는 전자 장치 형성 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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