KR20150007520A - 상변화 메모리 장치 및 그의 제조방법 - Google Patents

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Abstract

본 기술은 상변화 메모리 장치 및 그의 제조방법에 관한 것으로, 본 기술에 따른 상변화 메모리 장치는 반도체 기판 상부에 형성되는 복수 개의 홀을 포함하여 형성되는 다층절연막, 상기 홀의 저면에 형성되는 하부전극, 상기 하부전극의 상부의 상기 홀의 측벽에 형성되는 제1스페이서, 상기 제1스페이서의 상단 측벽에 형성되는 제2스페이서, 상기 제1스페이서의 하단 측벽 및 상기 제2스페이서 하부에 형성되는 제3스페이서, 상기 하부전극 상부에 형성되되 상기 홀의 상부표면의 높이보다 낮게 형성되는 상변화 물질막 및 상기 상변화 물질막 상부에 상기 홀이 매립되도록 형성되는 상부전극를 포함할 수 있다.

Description

상변화 메모리 장치 및 그의 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
최근 반도체 메모리 장치는 최근 고성능화 및 저전력화의 요구에 따라 비휘발성(non-volitile)이며 리프레쉬(refresh)가 필요없는 차세대 메모리 장치들이 연구되고 있다. 이러한 차세대 반도체 메모리 장치들에는 저항성 메모리 장치가 포함될 수 있다.
이와 같은 저항성 메모리 장치 중 하나인 상변화 메모리 장치는 온도에 따라 저항이 변화하는 물질인 상변화 물질을 결정질 또는 비정질로 제어하여 셋 또는 리셋 상태를 갖도록 함으로써 메모리 동작을 수행하게 된다.
이러한 상변화 메모리 장치는 리셋 전류, 즉 상변화 물질을 비정질로 만들기 위해 필요로 하는 전류를 낮추기 위한 연구가 진행되고 있다. 이러한 상변화 메모리 소자의 리셋 전류는 하부전극과 상변화 물질막과의 접촉 면적 및 상변화 물질막의 저항에 의해 전류의 낮음이 결정될 수 있다.
이에, 현재는 공정에 의해 제어가 가능한 하부전극과 상변화 물질막간의 접촉 면적을 감소시키는 노력이 계속되고 있다.
본 실시예에서는 하부전극과 상변화 물질막의 구조를 개선하여 그 접촉 면적을 감소시킬 수 있도록 하는 상변화 메모리 장치 및 그의 제조방법을 제공하려는 것이다.
본 발명의 일실시예에 따른 상변화 메모리 장치는 반도체 기판 상부에 형성되는 복수 개의 홀을 포함하여 형성되는 다층절연막, 상기 홀의 저면에 형성되는 하부전극, 상기 하부전극의 상부의 상기 홀의 측벽에 형성되는 제1스페이서, 상기 제1스페이서의 상단 측벽에 형성되는 제2스페이서, 상기 제1스페이서의 하단 측벽 및 상기 제2스페이서 하부에 형성되는 제3스페이서, 상기 하부전극 상부에 형성되되 상기 홀의 상부표면의 높이보다 낮게 형성되는 상변화 물질막 및 상기 상변화 물질막 상부에 상기 홀이 매립되도록 형성되는 상부전극를 포함할 수 있다.
본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법은 반도체 기판 상부에 다층절연막을 형성하는 단계, 상기 다층절연막을 식각하여 상기 반도체 기판의 상부 표면 일부가 노출되도록 하는 홀을 형성하는 단계, 상기 홀의 저면에 하부전극을 형성하는 단계, 상기 하부전극의 상부의 상기 홀의 측벽에 제1스페이서를 형성하는 단계, 상기 제1스페이서의 상단 측벽에 제2스페이서를 형성하는 단계, 상기 제1스페이서의 하단 측벽 및 상기 제2스페이서의 하부에 제3스페이서를 형성하는 단계, 상기 홀의 내부에 상기 홀의 높이보다 낮은 높이를 갖는 상변화 물질막을 형성하는 단계 및 상기 상변화 물질막 상부에 상기 홀의 내부가 매립되도록 형성되는 상부전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면 하부전극과 상변화 물질막간의 접촉 면적을 감소시켜 리셋 전류를 감소시킬 수 있게 된다.
도 1 내지 도 8은 본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 8은 본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(110) 상부에 절연막(120)을 형성한 후, 절연막(120) 내에 홀(H)을 형성한다. 이렇게 형성된 홀(H) 내부에 도전물을 갭필(Gap-fill)한 후, Cl- 또는 F- 계열의 식각 가스를 이용하여 리세스(recess)하여 상기 홀(H) 내부의 하단에 일정 높이를 갖는 하부전극(130)을 형성한다. 본 실시예에서, 반도체 기판(110)은 도시하지는 않았으나, 워드 라인 및 스위칭 소자를 포함할 수 있다. 또한, 본 실시예에서, 절연막(120)은 반도체 기판(110) 상부에 형성된 질화막(121), 상기 질화막(121) 상부에 형성된 산화막(122), 상기 산화막(122) 상부에 형성된 버퍼질화막(123) 및 상기 버퍼질화막(123) 상부에 형성된 버퍼산화막(124)으로 이루어진 다층절연막일 수 있다.
이후, 도 2에 도시된 바와 같이, 상기 하부전극(130)이 형성된 상기 홀(H) 내부가 매립되도록 폴리실리콘 물질을 증착한 후 에치백(Etch-back) 공정을 통해 상기 홀(H)의 측벽에만 폴리실리콘 물질이 남도록 하여 제1스페이서(140)를 형성한다. 이때 에치백 공정은 하부전극(130)의 로스(loss)를 방지할 수 있는 HBr 가스를 이용하여 진행될 수 있다. 이렇게 제1스페이서(140)가 형성된 상기 홀(H) 내부가 매립되도록 질화물(Nitride)를 증착한 후 리세스(recess)하여 상기 하부전극(130) 상부에 일정 높이를 갖도록 하는 희생막(145)를 형성한다. 이때, 희생막(145)은 습식(Wet) 식각 방법을 통해 형성할 수 있다.
이후, 도 3에 도시된 바와 같이, 상기 홀(H)의 측벽에 형성된 제1스페이서(140)를 선택적으로 산화시켜 상기 제1스페이서(140)의 측벽에 제2스페이서(150)를 형성한다.
이후, 도 4에 도시된 바와 같이, 상기 홀(H) 내부에 형성된 희생막(145)을 제거한다.
이후, 도 5에 도시된 바와 같이, 상기 홀(H) 내부에 제3스페이서 물질(160a)를 증착한다. 이때, 제3스페이서 물질(160a)는 질화물일 수 있다. 또한, 상기 제2스페이서(150)가 상기 홀(H) 중심을 향해 돌출된 형태를 갖게 되어 제3스페이서 물질(160a)의 매립이 용이하지 않게 된다. 이에 따라, 제3스페이서 물질(160a)은 상기 홀(H) 내부에 완전히 매립되지 않고, 그 내부에 키홀(Key Hole, KH) 패턴이 발생된 상태로 형성된다. 이러한 키홀(KH) 패턴은 홀(H)의 물리적인 형태에 의해 발생되는 것으로, 상기 제2스페이서(150)의 돌출 정도에 따라, 다시 말해 상기 제1스페이서(140)의 산화되는 폭에 따라 그 크기를 조절할 수 있다.
이후, 도 6에 도시된 바와 같이, 상기 제3스페이서 물질(160a)만을 선택적으로 식각하여 상기 하부전극(130) 상부와 상기 제2스페이서(150)의 하부에 제3스페이서(160)를 형성한다. 이때, 제3스페이서 물질(160a) 식각은 CH3F 가스와 O2 가스를 조합하여 이루어질 수 있다.
이후, 도 7에 도시된 바와 같이, 상기 홀(H) 내부가 매립되도록 상변화 물질을 증착한 후, 상기 상변화 물질이 일정한 높이를 갖도록 리세스(recess)하여 상기 홀(H)의 높이보다 낮은 높이를 갖는 상변화 물질막(170)을 형성한다. 이때, 상변화 물질막(170)은 제3스페이서(160)의 높이보다 높에 형성될 수 있다.
이후, 도 8에 도시된 바와 같이, 상기 홀(H) 내부가 매립되도록 상부전극 물질을 증착한 후, 평탄화 공정을 통해 상부전극(180)을 형성한다. 이때, 평탄화 공정에서 상기 절연막(120) 중 버퍼질화막(123)이 식각정지막의 역할을 상변화 메모리 셀의 높이(Height)를 유지하는 역할을 할 수 있다.
이와 같이, 본 발명의 일실시예에 따른 상변화 메모리 장치는 키홀(KH)을 통해 하부전극(130)과 상변화 물질막(170)의 접촉이 이루어지기 때문에 그 면적이 감소되어 리셋 전류를 감소시킬 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110: 반도체 기판 120: 절연막
130: 하부전극 140: 제1스페이서
150: 제2스페이서 160: 제3스페이서
170: 상변화 물질막 180: 상부전극

Claims (12)

  1. 반도체 기판 상부에 형성되는 복수 개의 홀을 포함하여 형성되는 다층절연막;
    상기 홀의 저면에 형성되는 하부전극;
    상기 하부전극의 상부의 상기 홀의 측벽에 형성되는 제1스페이서;
    상기 제1스페이서의 상단 측벽에 지정된 높이로 형성되는 제2스페이서;
    상기 제1스페이서의 하단 측벽 및 상기 제2스페이서 하부에 형성되는 제3스페이서;
    상기 하부전극 상부에 형성되되 상기 홀의 상부표면의 높이보다 낮게 형성되는 상변화 물질막; 및
    상기 상변화 물질막 상부에 상기 홀이 매립되도록 형성되는 상부전극;
    을 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 다층절연막은,
    상기 하부전극 상부에 질화물로 형성되는 제1절연막;
    상기 제1절연막 상부에 상기 산화물로 형성되는 제2절연막;
    상기 제2절연막 상부에 상기 질화물로 형성되는 제3절연막; 및
    상기 제3절연막 상부에 상기 산화물로 형성되는 제4절연막;
    을 포함하는 상변화 메모리 장치.
  3. 제2항에 있어서,
    상기 제2스페이서는 상기 제1스페이서를 산화시켜 형성되는 상변화 메모리 장치.
  4. 제3항에 있어서,
    상기 제1스페이서, 상기 제2스페이서 및 상기 제3스페이서는 식각선택비가 서로 상이한 물질로 형성되는 상변화 메모리 장치.
  5. 제4항에 있어서,
    상기 상변화 물질막의 높이가 상기 제3스페이서의 높이보다 높게 형성되는 상변화 메모리 장치.
  6. 반도체 기판 상부에 다층절연막을 형성하는 단계;
    상기 다층절연막을 식각하여 상기 반도체 기판의 상부 표면 일부가 노출되도록 하는 홀을 형성하는 단계;
    상기 홀의 저면에 하부전극을 형성하는 단계;
    상기 하부전극의 상부의 상기 홀의 측벽에 제1스페이서를 형성하는 단계;
    상기 제1스페이서의 상단 측벽에 제2스페이서를 형성하는 단계;
    상기 제1스페이서의 하단 측벽 및 상기 제2스페이서 하부에 제3스페이서를 형성하는 단계;
    상기 홀의 내부에 상기 홀의 높이보다 낮은 높이를 갖는 상변화 물질막을 형성하는 단계; 및
    상기 상변화 물질막 상부에 상기 홀의 내부가 매립되도록 형성되는 상부전극을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 다층절연막은,
    상기 하부전극 상부에 질화물로 형성되는 제1절연막;
    상기 제1절연막 상부에 상기 산화물로 형성되는 제2절연막;
    상기 제2절연막 상부에 상기 질화물로 형성되는 제3절연막; 및
    상기 제3절연막 상부에 상기 산화물로 형성되는 제4절연막;
    을 포함하는 상변화 메모리 장치의 제조방법.
  8. 제7항에 있어서,
    상기 제4절연막은 상기 상부전극을 형성하는 단계에서 제3절연막을 식각정지막으로 하여 제거되는 상변화 메모리 장치의 제조방법.
  9. 제8항에 있어서,
    상기 제2스페이서를 형성하는 단계에서, 상기 제2스페이서는 상기 제1스페이서를 산화시켜 형성되는 상변화 메모리 장치의 제조방법.
  10. 제9항에 있어서,
    상기 제1스페이서를 형성하는 단계 이후에, 상기 홀 내부에 일정높이를 갖는 희생막을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  11. 제10항에 있어서,
    상기 제2스페이서를 형성하는 단계 이후에, 상기 희생막을 제거하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  12. 제11항에 있어서,
    상기 상변화 물질막을 형성하는 단계에서, 상기 상변화 물질막의 높이가 상기 제3스페이서의 높이보다 높게 형성되는 상변화 메모리 장치의 제조방법.
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